RU1805465C - Генератор псевдослучайных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  статистического моделировани  и диагностики цифровых систем. Целью изобретени   вл етс  расширение функциональных возможностей генератора путем обеспечени  возможности изменени  периода и вида формируемой последовательности. Генератор содержит i-разр дный регистр, выходы которого  вл ютс  выходами генератора , блок сумматоров по модулю два, втора  группа входов которого подключена к i-выходам i-разр дного регистра, блок пам ти и блок задани  режимов, первый вход которого  вл етс  входом Пуск генератора , четвертый и п тый выходы блока задани  режимов соединены соответственно с синхровходом и входом управлени  режимом i-разр дного регистра. Новым  вл етс  введение в генератор второго и третьего блоков пам ти, первого и второго блоков элементов И, мультиплексора, i-входового сумматора по модулю два, двухвходового сумматора по модулю два и триггера с соответствующими св з ми. Работа генератора псевдослучайных чисел основана на принципе эмул ции регистра сдвига длиной по N1 разр дов, состо щего из D- и Т-тригге- ров. 1 з.п. ф-лы, 6 ил. ел С

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  статистического моделировани  и диагностики цифровых систем.

Цель изобретени  - расширение функциональных возможностей генератора путем обеспечени  возможности изменени  периода и вида формируемой последовательности .

На фиг.1 представлена схема генератора; на фиг.2 - схема блока управлени ; на фиг.З и 4 показано расположение разр дов в блоках пам ти; на фиг.5 - временные диаграммы работы генератора; на фиг.6 - схема генератора, построенного на модул х операций сдвига и суммировани  по модулю два.

Генератор содержит (фиг.1) триггер 1, первый сумматор 2 по модулю два, первый блок пам ти 3, первый блок элементов И 4, блок 5 сумматоров по модулю два. мультиплексор 6, регистр 7, второй блок элементов И 8, второй сумматор 9 по модулю два. выход 10 генератора, второй блок пам ти 11. третий блок пам ти 12 и блок 13 управлени .

Блок 13 управлени  содержит первый регистр 14. второй регистр 15, счетчик адреса 16, мультиплексор 17. сумматор 18, третий регистр 19, генератор 20 тактовых импульсов, счетчик тактов 21. дешифратор 22, триггер 23, элементы И 24, элементы НЕ 25 и элементы ИЛИ 26.

Первый блок пам ти 3. второй блок пам ти 11 и третий блок пам ти 12 организоСО О СЛ

Јь Оч СЛ

ваны в виде (Ы+1)1-разр дных  чеек (1-раз- р дность выхода генератора). Первый блок пам ти 3 эмулирует регистр сдвига длиной по NI разр дов, состо щий из D- и Т-тригге- ров. Расположение разр дов эмулируемого регистра сдвига в  чейках первого блока пам ти 3 показано на фиг.З. Местоположение D-триггеров определ етс  нул ми в соответствующих разр дах второго блока пам ти 11, единицы определ ют местополо- жение Т-триггеров. Третий блок пам ти 12 определ ет структуру обратной св зи таким образом, что в формировании суммы обратной св зи участвуют только разр ды эмулируемого регистра сдвига, помеченные единицами в третьем блоке пам ти 12. В начальный момент в нулевых  чейках всех блоков пам ти записаны логические нули. Дл  упрощени  цепи занесени  исходной информации в блоки пам ти не показаны. Управление работой устройства осуществл ет блок 13 управлени . По первому выходу блока 13 поступают сигналы на синхровход регистра 7, запись в который производитс  по переднему фронту синхро- сигнала. По второму выходу блок 13 задает режим записи (при логическом нуле) или сдвига (при логической единице) регистра 7. По третьему выходу блока 13 поступают сигналы на синхровход триггера 1, запись в который производитс  по переднему фронту синхросигнала. По четвертому выходу блок 13 управлени  передает сигнал установки в нулевое состо ние триггера 1 (при логической единице). По п тому выходу блок 13 задает адрес  чейки первого блока пам ти 3, второго блока пам ти 11 и третьего блока пам ти 12. По шестому выходу блок 13 управлени  задает режим записи/ /чтени  первому блоку пам ти 3 (логиче- ский ноль задает режим записи, логическа  единица - режим чтени ). По седьмому выходу блок 13 управл ет передачей данных через мультиплексор 6 (при логической единице передаютс  данные с первого информационного входа, при логическом нуле - со второго информационного входа мультиплексора 6).

Устройство работает следующим образом .

По сигналу Сброс, поступающему на второй вход блока 13 управлени , производитс  установка в начальное состо ние блока 13 и установка в нулевое состо ние триггера 1 по сигналу, поступающему по четвертому выходу блока 13 на вход сброса триггера 1.

По сигналу Пуск, поступающему на второй вход блока 13 управлени , он начинает выдавать управл ющие сигналы по

своим выходам в каждом такте. В первом такте (фиг.5) по сигналам с выходов блока 13 производитс  следующее: из первого блока пам ти 3 считываетс  содержимое N-й  чейки и через первую группу входов мультиплексора 6 записываетс  в регистр 7. Во втором такте считываетс  содержимое N-й  чейки из третьего блока пам ти 12 и поступает на второй вход второго блока элементов И 8, на первый вход которого поступает информаци  с выхода регистра 7. На выходе второго сумматора 9 по модулю два формируетс  сумма обратной св зи от N-й  чейки первого блока пам ти 3, котора  через первый сумматор 2 по модулю два записываетс  в триггер 1 в конце такта. В третьем такте из первого блока пам ти 3 считываетс  содержимое нулевой  чейки и поступает на первый вход первого блока элементов И 4, из второго блока пам ти 11 считываетс  содержимое нулевой  чейки и поступает на второй вход первого блока элементов И 4, информаци  с выхода которого поразр дно суммируетс  в блоке 5 сумматоров по модулю два с содержимым регистра 7. Результат суммировани  через второй вход мультиплексора 6 записываетс  в регистр 7. Так как во всех разр дах нулевой  чейки второго блока пам ти 11 записаны логические нули, то содержание регистра 7 не измен етс . В четвертом такте информаци  с выхода регистра 7 записываетс  в нулевую  чейку первого блока пам ти 3. Таким образом , содержимое N-й  чейки первого блока пам ти 3 переписываетс  в нулевую  чейку. В п том такте из первого блока пам ти 3 считываетс  содержимое (N-1)-u  чейки и через первый вход мультиплексора 6 записываетс  в регистр 7. В шестом такте из третьего блока пам ти 12 считываетс  содержимое (N-iy-й  чейки и поступает на второй вход второго блока элементов И 8, на первый вход которого поступает информаци  с выхода регистра 7. На выходе второго сумматора 9 по модулю два формируетс  сумма обратной св зи от (N-1)  чейки первого блока пам ти 3, котора  поступает на второй вход первого сумматора 2 по модулю два, на первый вход которого поступает сумма обратной св зи от N-й  чейки первого блока пам ти 3 с выхода триггера 1. На выходе первого сумматора 2 по модулю два формируетс  сумма обратной св зи от N-й и (N-1)-u  чеек первого блока пам ти 3, котора  записываетс  в триггер 1 в конце шестого такта. В седьмом такте из первого блока пам ти 3 считываетс  содержимое N- й  чейки и поступает на первый вход первого блока элементов И4, из второго блока пам ти 11 считываетс  содержимое N-й

 чейки и поступает на второй вход первого блока элементов И 4, информаци  с выхода которого поразр дно суммируетс  в блоке 5 сумматоров по модулю два с содержимым регистра 7. Результат суммировани  через второй вход мультиплексора 6 записываетс  в регистр 7. В восьмом такте информаци  с выхода регистра 7 поступает на выход 10 генератора в качестве разр дов псевдослучайного числа и записываетс  в N-ю  чейку первого блока пам ти 3. Таким образом, в тактах с четвертого по восьмой формируетс  новое содержимое N-й  чейки первого блока пам ти 3 и выдаетс  на выход 10 генератора . В следующих четырех тактах (с дев того по двенадцатый) аналогично формируетс  новое содержимое (М-1)-й  чейки первого блока пам ти 3, и так далее (по четыре такта) до второй  чейки первого блока пам ти 3. Новое содержимое первой  чейки первого блока пам ти 3 формируетс  следующим образом. В (4N+1)-M такте из первого блока пам ти 3 считываетс  содержимое нулевой  чейки и через первый вход мультиплексора б записываетс  в регистр 7. (В (4Ы+2)-м такте блока 13 управлени  по своему второму выходу задает режим сдвига в регистре 7. В освобождающийс  разр д заноситс  сумма обратной св зи, поступающа  с выхода триггера 1 на последовательный информационный вход регистра 7. В (4N+3)-M такте из первого блока пам ти 3 считываетс  содержимое первой  чейки и поступает на первый вход первого блока элементов И 4, из второго блока пам ти 11 считываетс  содержимое первой  чейки и поступает на второй вход первого блока элементов И 4, информаци  с выхода которого поразр дно суммируетс  в блоке 5 сумматоров по модулю два с содержимым регистра 7, Результат суммировани  через второй вход мультиплексора 6 записываетс  в регистр 7. В (4N+4)-M такте содержимое регистра 7 поступает на выход 10 генератора в качестве разр дов псевдослучайного числа и записываетс  в первую  чейку первого блока пам ти 3. В этом же такте триггер 1 устанавливаетс  в нулевое состо ние по сигналу, поступающему по четвертому выходу блока 13 управлени  на вход сброса триггера 1. Таким образом, эмул ци  сдвига информации в N-разр дном регистре завершена . Далее генератор работает аналогично .

В общем случае в первом блоке пам ти 3 может эмулироватьс  несколько независимых регистров сдвига (см. фиг.4). Дл  каждого из этих регистров отводитс  по одной дополнительной  чейке (в данном случае нулева  дл  регистра сдвига А. i-  дл  регистра сдвига В и (М-З)-  дл  регистра сдвига С. В 0-й, i-й и (1Х1-3)-й  чейках второго блока пам ти 11 записаны логические нули во всех разр дах. Каждый из эмулируемых в первом блоке пам ти 3 регистров сдвига можно охарактеризовать двум  величинами: количеством занимаемых  чеек первого блока пам ти 3 и адресом первой (младшей ) из этих  чеек. Дл  примера на фиг.4

0 регистр сдвига А характеризуетс  так: количество занимаемых  чеек равно двум, адрес первой  чейки равен нулю, регистр сдвига В характеризуетс  так: количество занимаемых  чеек равно трем, адрес первой

5 из них равен i, регистр сдвига С характеризуетс  так: количество занимаемых  чеек равно четырем, адрес первой из них равен (N-3).

Блок 13 управлени  работает следую0 щим образом.

Предварительно во второй регистр 15 заноситс  количество занимаемых  чеек первого блока пам ти 3, в третий регистр 19 заноситс  адрес первой из этих  чеек. Дл 

5 упрощени  цепи занесени  информации во второй регистр 15 и третий регистр 19 не показаны. Счетчик адреса 16 работает как вычитающий счетчик по модулю, задаваемому во втором регистре 15. По сигналу, посту0 пающему на вход Сброс генератора, триггер 23. счетчик тактов 21 и счетчик адреса 16 устанавливаютс  в нулевое состо ние . Через элемент ИЛИ 26i этот сигнал поступает на четвертый выход блока 13.

5 Логический ноль с пр мого выхода триггера 23 блокирует прохождение синхроимпульсов (СИ) с выхода генератора 20 тактовых импульсов через элемент И 24i, a также запрещает дешифрацию дешифрато0 ру 22. По сигналу, поступающему на вход Пуск генератора, триггер 23 устанавливаетс  в единичное состо ние и разрешает прохождение СИ через элемент И 24-|. а также разрешает дешифрацию дешифрато5 ру 22. С выхода элемента И 24ч СИ поступают на первый вход элемента И 242 и на счетный вход счетчика тактов 21. На выходах с первого по четвертый дешифратора 22 формируютс  импульсы соответственно в

0 каждый первый, второй, третий и четвертый такты. В самом первом такте содержимое счетчика адреса 16 (в данном случае нулевое ) переписываетс  в первый регистр 14, а в счетчик адреса 16 заноситс  модуль счета

5 из второго регистра 15. Мультиплексор 17 первые два такта из каждых четырех передает данные со счетчика адреса 16. последующие два такта - с выхода первого регистра 14, в котором хранитс  предыдущее состо ние счетчика адреса 16. Сумматор 18 обеспечивает сложение адреса с выхода мультиплексора с адресом первой занимаемой  чейки первого блока пам ти 3, поступающим с выхода третьего регистра 19. С выхода сумматора 18 результат сложени  поступает на п тый выход блока 13. Последующие импульсы с первого выхода дешифратора 22 вызывают уменьшение на единицу содержимого счетчика адреса 16 вплоть до нулевого. Следующий импульс снова приведет к загрузке в счетчик адреса 15 модул  счета. При нулевом содержимом счетчика адреса 16 на его выходе окончани  счета по вл етс  логическа  единица. Импульсы с первого выхода дешифратора 22 поступают на вход элемента НЕ 25а и на третий выход блока 13, на седьмой выход которого поступают импульсы с третьего выхода дешифратора 22. СИ с выхода элемента И 24i поступают через элемент И 24а на первый выход блока 13 в каждом первом и третьем из четырех тактов, а также во втором такте из четырех при наличии сигнала окончани  счета счетчика 16. Этот сигнал формируетс  в начале первого из четырех тактов, в которых завершаетс  сдвиг информации в эмулируемом в первом блоке пам ти 3 регистре сдвига. Во втором из этих четырех тактов формируетс  логическа  единица на выходе элемента И 24з и поступает на второй выход блока 13. В четвертом из этих четырех тактов формируетс  логическа  единица на выходе элемента И 244 и через элемент ИЛИ 26i поступает на четвертый выход блока 13. По второму входу элемента ИЛИ 26т на четвертый выход блока 13 поступают сигналы со входа Сброс генератора.

В случае эмул ции нескольких регистров сдвига в первом блоке пам ти 3 дл  перехода от одного регистра сдвига к другому подаетс  сигнал по входу Сброс генератора , во второй регистр 15 и третий регистр 19 заноситс  информаци  о выбранном регистре сдвига и по сигналу Пуск осуществл етс  вышеописанным образом сдвиг информации в этом регистре.

Первый блок 4 элементов И, блок 5 сумматоров по модулю два, мультиплексор 6, регистр 7, второй блок 8 элементов И и второй сумматор 9 по модулю два образуют 1-разр дный модуль 27 операций сдвига и суммировани  по модулю два, первый вход которого соединен с выходом первого блока пам ти 3, второй вход - с выходом второго блока пам ти 11, третий, четвертый и п тый входы соединены соответственно с седьмым , первым и вторым выходами блока 13 управлени , шестой вход соединен с пр мым выходом триггера 1. седьмой вход соединен с выходом третьего блока пам ти 12. Первый выход модул  27 операций сдвига и суммировани  по модулю два соединен с выходом генератора и с информационным

входом первого блока пам ти 3, второй выход соединен со вторым входом первого сумматора 2 по модулю два. На фиг.6 представлена схема генератора псевдослучайных чисел, построенного с использованием

m модулей 27 операций сдвига и суммировани  по модулю два. Шестой вход первого модул  27i операций сдвига и суммировани  по модулю два соединен с выходом триггера 1, шестой вход i-ro (i 2, m ) модул 

27, операций сдвига и суммировани  по модулю два соединен с -м разр дом первого выхода (Н)-го модул  27н операций сдвига и суммировани  по модулю два. Количество входов первого сумматора 2 по модулю два

увеличиваетс  до (т+1). На выходе 10 генератора формируютс  ml разр дов псевдослучайного числа.

Claims (2)

1. Генератор псевдослучайных чисел, содержащий регистр, выход которого  вл етс  выходом генератора, блок сумматоров по модулю два, первый вход которого подключен к выходу регистра, первый блок пам ти и блок управлени , первый выход которого соединен с синхровходом регистра , вход управлени  режимом которого соединен с вторым выходом блока управлени , первый вход которого  вл етс  входом Пуск генератора, отличающий- с   тем, что, с целью расширени  функциональных возможностей генератора путем обеспечени  изменени  периода и вида формируемой последовательности, в него

дополнительно введены второй и третий блоки пам ти, первый и второй блоки элементов И, первый и второй сумматоры по модулю два, мультиплексор и триггер, синх- ровход которого соединен с третьим выходом блока управлени , четвертый выход которого соединен с входом сброса триггера , информационный вход которого соединен с выходом первого сумматора по модулю два, первый вход которого соединен с пр мым выходом триггера и с последовательным информационным входом регистра, параллельный информационный вход которого соединен с выходом мультиплексора , первый информационный вход

которого соединен с выходом первого блока пам ти и первым входом первого блока элементов И, второй вход которого соединен с выходом второго блока пам ти, адресный вход которого соединен с адресными входами второго и третьего блоков пам ти и с

п тым выходом блока управлени , шестой выход которого соединен с входом управлени  записью-чтением первого блока пам ти , информационный вход которого соединен с выходом регистра и с первым входом второго блока элементов И, второй вход которого соединен с выходом третьего блока пам ти, а выход - с входом второго сумматора по модулю два, выход которого соединен с вторым входом первого сумма- тора по модулю два, второй вход блока управлени   вл етс  входом Сброс генератора, а седьмой выход соединен с управл ющим входом мультиплексора, второй информационный вход которого соединен с выходом первого блока элементов И.

2. Генератор поп.1,отличающий- с   тем, что блок управлени  содержит генератор тактовых импульсов, счетчик тактов, дешифратор, три регистра, счетчик адреса, мультиплексор, сумматор, четыре элемента И, три элемента НЕ, два элемента ИЛИ и триггер, вход установки в 1 которого  вл етс  входом Пуск блока, вход Сброс ко- торого соединен с входами сброса счетчика тактов, счетчика адреса, первым входом первого элемента ИЛИ и входом установки в О триггера, пр мой выход которого соединен с входом разрешени  дешифрато- ра и с первым входом первого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход - со счетным входом счетчика тактов и первым входом второго элемента И, выход ко- торого  вл етс  первым выходом блока, выход которого соединен с выходом третьего элемента И и первым входом второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, а второй вход - с выходом первого элемента НЕ, вход которого соединен с младшим разр дным выходом счетчика тактов и с первым информационным входом дешифратора, первый выход которого соединен со счетным входом счетчика адреса и синхровхо- дом первого регистра, второй выход дешифратора соединен с входом второго элемента НЕ и с третьим выходом блока, четвертый выход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом окончани  счета счетчика адреса и с первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента НЕ, выход второго регистра соединен с информационным входом счетчика адреса, выход которого соединен с первым информационным входом мультиплексора и с информационным входом первого регистра, выход которого соединен с вторым входом дешифратора и старшим разр дным выходом счетчика тактов , выход мультиплексора соединен с первым входом сумматора, второй вход которого соединен с выходом третьего регистра , а выход  вл етс  п тым выходом блока , шестой выход которого соединен с третьим выходом дешифратора и с входом третьего элемента НЕ, выход которого соединен с вторым входом четвертого элемента И, четвертый выход дешифратора  вл етс  седьмым выходом блока.

««,.2

0

2

N-i

N

ft/,.3

(П к со ю |

o