JP3013800B2 - 非同期ｆｉｆｏ回路 - Google Patents
非同期ｆｉｆｏ回路Info
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- JP3013800B2 JP3013800B2 JP9016604A JP1660497A JP3013800B2 JP 3013800 B2 JP3013800 B2 JP 3013800B2 JP 9016604 A JP9016604 A JP 9016604A JP 1660497 A JP1660497 A JP 1660497A JP 3013800 B2 JP3013800 B2 JP 3013800B2
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Description
【０００１】
【発明の属する技術分野】本発明は非同期ＦＩＦＯ回路
に関する。
に関する。
【０００２】
【従来の技術】従来の非同期ＦＩＦＯ回路の１例が図４
に示される。当該従来例は（４ワード）×（８ビット）
の非同期ＦＩＦＯ回路（以下、ＦＩＦＯ回路と略称す
る）の例であり、セレクタ４ー２およびＤフリップフロ
ップ４ー３〜４ー７を含む（４ワード）×（８ビット）
のレジスターファイル４ー１と、書き込み回路４ー８
と、読み出し回路４ー９と、インバータ４ー１０および
４ー１１と、書き込みポインタ４ー１２と、読み出しポ
インタ４ー１３と、フル／エンプティ検出回路４ー１４
と、同期化回路４ー１５および４ー１６とを備えて構成
される。
に示される。当該従来例は（４ワード）×（８ビット）
の非同期ＦＩＦＯ回路（以下、ＦＩＦＯ回路と略称す
る）の例であり、セレクタ４ー２およびＤフリップフロ
ップ４ー３〜４ー７を含む（４ワード）×（８ビット）
のレジスターファイル４ー１と、書き込み回路４ー８
と、読み出し回路４ー９と、インバータ４ー１０および
４ー１１と、書き込みポインタ４ー１２と、読み出しポ
インタ４ー１３と、フル／エンプティ検出回路４ー１４
と、同期化回路４ー１５および４ー１６とを備えて構成
される。
【０００３】図４において、データの書き込みに対応し
て、外部からの書き込み信号ＷＲは、書き込み回路４ー
８と、インバータ４ー１０により反転されて書き込みポ
インタ４ー１２および同期化回路４ー１５に入力され
る。同様に、データ読み出しに対応して、外部からの読
み出し信号ＲＤは、Ｄフリップフロップ４７と、インバ
ータ４１１により反転されて読み出しポインタ４ー１３
および同期化回路４ー１６に入力される。書き込みポイ
ンタ４ー１２は、データ書き込み時の書き込みアドレス
信号を出力する書き込みポインタであり、３ビットのカ
ウンタにより構成されて、Ｗ2 、Ｗ1 およびＷ0 を含む
３ビットの書き込みアドレス信号が出力される。これら
の３ビット書き込みアドレス信号Ｗ2 、Ｗ1 およびＷ0
は、フル／エンプティ検出回路４ー１４に対して出力さ
れるとともに、この内の下位２ビットＷ1 およびＷ
0 は、書き込みアドレス信号として書き込み回路４ー８
に出力される。なお当該書き込みポインタ４ー１２を構
成するカウンタは、書き込み信号ＷＲのインバータ４ー
１０による反転信号の立ち上がりにおいてカウントアッ
プされる。
て、外部からの書き込み信号ＷＲは、書き込み回路４ー
８と、インバータ４ー１０により反転されて書き込みポ
インタ４ー１２および同期化回路４ー１５に入力され
る。同様に、データ読み出しに対応して、外部からの読
み出し信号ＲＤは、Ｄフリップフロップ４７と、インバ
ータ４１１により反転されて読み出しポインタ４ー１３
および同期化回路４ー１６に入力される。書き込みポイ
ンタ４ー１２は、データ書き込み時の書き込みアドレス
信号を出力する書き込みポインタであり、３ビットのカ
ウンタにより構成されて、Ｗ2 、Ｗ1 およびＷ0 を含む
３ビットの書き込みアドレス信号が出力される。これら
の３ビット書き込みアドレス信号Ｗ2 、Ｗ1 およびＷ0
は、フル／エンプティ検出回路４ー１４に対して出力さ
れるとともに、この内の下位２ビットＷ1 およびＷ
0 は、書き込みアドレス信号として書き込み回路４ー８
に出力される。なお当該書き込みポインタ４ー１２を構
成するカウンタは、書き込み信号ＷＲのインバータ４ー
１０による反転信号の立ち上がりにおいてカウントアッ
プされる。
【０００４】また、読み出しポインタ４ー１３は、デー
タ読み出し時に読み出しアドレス信号を出力する読み出
しポインタであり、同様に、３ビットのカウンタにより
構成されて、Ｒ2 、Ｒ1 およびＲ0 を含む３ビットの読
み出しアドレス信号が出力される。これらの３ビットの
読み出しアドレス信号は、フル／エンプティ検出回路４
ー１４に対して出力されるとともに、この内の下位２ビ
ットＲ1 およびＲ0 は読み出しアドレス信号として読み
出し回路４ー９に出力される。この読み出しポインタ４
ー１３においても、当該読み出しポインタ４ー１３を構
成するカウンタは、読み出し信号ＲＤのインバータ４ー
１１による反転信号の立ち上がりにおいてカウントアッ
プされる。これらの書き込みポインタ４ー１２および読
み出しポインタ４ー１３は、上述のように、共に同一構
成のカウンタとして構成されており、外部からのリセッ
ト信号ＲＳＴにより初期化される。
タ読み出し時に読み出しアドレス信号を出力する読み出
しポインタであり、同様に、３ビットのカウンタにより
構成されて、Ｒ2 、Ｒ1 およびＲ0 を含む３ビットの読
み出しアドレス信号が出力される。これらの３ビットの
読み出しアドレス信号は、フル／エンプティ検出回路４
ー１４に対して出力されるとともに、この内の下位２ビ
ットＲ1 およびＲ0 は読み出しアドレス信号として読み
出し回路４ー９に出力される。この読み出しポインタ４
ー１３においても、当該読み出しポインタ４ー１３を構
成するカウンタは、読み出し信号ＲＤのインバータ４ー
１１による反転信号の立ち上がりにおいてカウントアッ
プされる。これらの書き込みポインタ４ー１２および読
み出しポインタ４ー１３は、上述のように、共に同一構
成のカウンタとして構成されており、外部からのリセッ
ト信号ＲＳＴにより初期化される。
【０００５】データ書き込みに対応する場合には、書き
込み回路４ー８においては、書き込みポインタ４ー１２
より入力される書き込みアドレス信号Ｗ1 およびＷ0 が
デコードされ、外部から入力される書き込み信号ＷＲと
の論理演算により、書き込み信号ＷＲに同期した４ビッ
トの書き込み制御信号ＷＲ3 、ＷＲ2 、ＷＲ1 およびＷ
Ｒ0 が生成されて出力されて、それぞれ対応するＤフリ
ップフロップ４ー３〜４ー６のクロック入力端子に入力
される。Ｄフリップフロップ４ー６、４ー５、４ー４お
よび４ー３の各データ入力端子に対しては、外部からの
入力データＤ7〜Ｄ0 が入力されており、これらの入力
データの内の一つの入力データが、書き込み制御信号Ｗ
Ｒ3 、ＷＲ2 、ＷＲ1 およびＷＲ0 により選択されて、
Ｄフリップフロップ４ー６、４ー５、４ー４および４ー
３の内の、対応するＤフリップフロップに書き込まれ
る。
込み回路４ー８においては、書き込みポインタ４ー１２
より入力される書き込みアドレス信号Ｗ1 およびＷ0 が
デコードされ、外部から入力される書き込み信号ＷＲと
の論理演算により、書き込み信号ＷＲに同期した４ビッ
トの書き込み制御信号ＷＲ3 、ＷＲ2 、ＷＲ1 およびＷ
Ｒ0 が生成されて出力されて、それぞれ対応するＤフリ
ップフロップ４ー３〜４ー６のクロック入力端子に入力
される。Ｄフリップフロップ４ー６、４ー５、４ー４お
よび４ー３の各データ入力端子に対しては、外部からの
入力データＤ7〜Ｄ0 が入力されており、これらの入力
データの内の一つの入力データが、書き込み制御信号Ｗ
Ｒ3 、ＷＲ2 、ＷＲ1 およびＷＲ0 により選択されて、
Ｄフリップフロップ４ー６、４ー５、４ー４および４ー
３の内の、対応するＤフリップフロップに書き込まれ
る。
【０００６】一方、データの読み出しに対応する場合に
は、読み出し回路４ー９においては、読み出しポインタ
４ー１３より入力される読み出しアドレス信号Ｒ1 およ
びＲ0 がデコードされ、４ビットの読み出し制御信号Ｒ
Ｄ3 、ＲＤ2 、ＲＤ1 およびＲＤ0 が生成されてセレク
タ４ー２に出力され、セレクタ４ー２においては、当該
読み出し制御信号ＲＤ3 、ＲＤ2 、ＲＤ1 およびＲＤ0
を介して、Ｄフリップフロップ４ー６、４ー５、４ー４
および４ー３より入力されるデータが適宜選択されてＤ
フリップフロップ４ー７に入力され、外部からの読み出
し信号ＲＤを介して当該Ｄフリップフロップ４ー７に書
き込まれて、出力データＱ7 〜Ｑ0 として外部に出力さ
れる。
は、読み出し回路４ー９においては、読み出しポインタ
４ー１３より入力される読み出しアドレス信号Ｒ1 およ
びＲ0 がデコードされ、４ビットの読み出し制御信号Ｒ
Ｄ3 、ＲＤ2 、ＲＤ1 およびＲＤ0 が生成されてセレク
タ４ー２に出力され、セレクタ４ー２においては、当該
読み出し制御信号ＲＤ3 、ＲＤ2 、ＲＤ1 およびＲＤ0
を介して、Ｄフリップフロップ４ー６、４ー５、４ー４
および４ー３より入力されるデータが適宜選択されてＤ
フリップフロップ４ー７に入力され、外部からの読み出
し信号ＲＤを介して当該Ｄフリップフロップ４ー７に書
き込まれて、出力データＱ7 〜Ｑ0 として外部に出力さ
れる。
【０００７】また、フル／エンプティ検出回路４ー１４
は、ＦＩＦＯ回路がフル（満杯）状態にあるかエンプテ
ィ（空）状態にあるのかを検出する回路であり、その具
体回路は図５に示される。図５に示されるように、当該
フル／エンプティ検出回路４ー１４は、ＥＸＯＲゲート
５ー１〜５ー３と、ＯＲゲート５ー４および５ー７と、
ＡＮＤゲート５ー６により構成される。図５において、
書き込みポインタ４ー１２より入力される３ビット出力
Ｗ2 、Ｗ1 およびＷ0 と、読み出しポインタ４ー１３よ
り入力される３ビット出力Ｒ2 、Ｒ1 およびＲ0 が一致
した時には、ＯＲゲート５ー７よりは、ＦＩＦＯ回路が
エンプティ状態であることを示すエンプティ信号ＥＭＰ
ＴＹが出力され、また書き込みポインタ４ー１２の３ビ
ット出力の下位２ビットＷ1 およびＷ0 （書き込みアド
レス信号）と、読み出しポインタの３ビット出力の下位
２ビットＲ1 およびＲ0 （読み出しアドレス信号）とが
一致し、且つ、これらの書き込みアドレス信号の上位ビ
ットＷ2 と読み出しアドレス信号の上位ビットＲ2 が不
一致である場合には、ＡＮＤゲート５ー６より、ＦＩＦ
Ｏ回路がフル状態であることを示すフル信号ＦＵＬＬが
出力される。これらのフル信号ＦＵＬＬおよびエンプテ
ィ信号ＥＭＰＴＹは、それぞれ対応する同期化回路４ー
１５および４ー１６に入力される。
は、ＦＩＦＯ回路がフル（満杯）状態にあるかエンプテ
ィ（空）状態にあるのかを検出する回路であり、その具
体回路は図５に示される。図５に示されるように、当該
フル／エンプティ検出回路４ー１４は、ＥＸＯＲゲート
５ー１〜５ー３と、ＯＲゲート５ー４および５ー７と、
ＡＮＤゲート５ー６により構成される。図５において、
書き込みポインタ４ー１２より入力される３ビット出力
Ｗ2 、Ｗ1 およびＷ0 と、読み出しポインタ４ー１３よ
り入力される３ビット出力Ｒ2 、Ｒ1 およびＲ0 が一致
した時には、ＯＲゲート５ー７よりは、ＦＩＦＯ回路が
エンプティ状態であることを示すエンプティ信号ＥＭＰ
ＴＹが出力され、また書き込みポインタ４ー１２の３ビ
ット出力の下位２ビットＷ1 およびＷ0 （書き込みアド
レス信号）と、読み出しポインタの３ビット出力の下位
２ビットＲ1 およびＲ0 （読み出しアドレス信号）とが
一致し、且つ、これらの書き込みアドレス信号の上位ビ
ットＷ2 と読み出しアドレス信号の上位ビットＲ2 が不
一致である場合には、ＡＮＤゲート５ー６より、ＦＩＦ
Ｏ回路がフル状態であることを示すフル信号ＦＵＬＬが
出力される。これらのフル信号ＦＵＬＬおよびエンプテ
ィ信号ＥＭＰＴＹは、それぞれ対応する同期化回路４ー
１５および４ー１６に入力される。
【０００８】同期化回路４−１５においては、フル／エ
ンプティ検出回路４−１４より出力されるフル信号ＦＵ
ＬＬを入力して、書き込み信号ＷＲの反転信号を同期化
クロックとして、当該書き込み信号ＷＲに同期するＷＲ
ＩＴＥ−ＡＣＫ信号が生成され、次の書き込みを受け付
けるか否かを示す信号として外部に出力される。同様
に、同期回路４−１６においては、フル／エンプティ検
出回路４−１４より出力されるエンプティ信号ＥＭＰＴ
Ｙを入力して、読み出し信号ＲＤの反転信号を同期化ク
ロックとして、当該読み出し信号ＲＤに同期するＲＥＡ
Ｄ−ＡＣＫ信号が生成され、次の読み出しを受け付ける
か否かを示す信号として外部に出力される。
ンプティ検出回路４−１４より出力されるフル信号ＦＵ
ＬＬを入力して、書き込み信号ＷＲの反転信号を同期化
クロックとして、当該書き込み信号ＷＲに同期するＷＲ
ＩＴＥ−ＡＣＫ信号が生成され、次の書き込みを受け付
けるか否かを示す信号として外部に出力される。同様
に、同期回路４−１６においては、フル／エンプティ検
出回路４−１４より出力されるエンプティ信号ＥＭＰＴ
Ｙを入力して、読み出し信号ＲＤの反転信号を同期化ク
ロックとして、当該読み出し信号ＲＤに同期するＲＥＡ
Ｄ−ＡＣＫ信号が生成され、次の読み出しを受け付ける
か否かを示す信号として外部に出力される。
【０００９】
【発明が解決しようとする課題】上述した従来の非同期
ＦＩＦＯ回路においては、当該ＦＩＦＯ回路のフル状態
またはエンプティ状態を検出するために、書き込みポイ
ンタより出力される書き込みアドレス信号および読み出
しポインタより出力される読み出しアドレス信号が、非
同期の状態においてフル／エンプティ検出回路に入力さ
れており、当該フル／エンプティ検出回路においては、
上記非同期の書き込みアドレス信号および読み出しアド
レス信号よりフル信号またはエンプティ信号が生成され
る過程においてスパイクが発生し、このスパイクによる
妨害作用により、ＦＩＦＯ回路がフル状態にあるか、ま
たはエンプティ状態になっているかの判定において誤認
識が生じるという問題があり、その対応策として、上記
の書き込み信号と読み出し信号とを同期させてフル状態
およびエンプティ状態の判別が行われている。このため
に、書き込み信号と読み出し信号とを同期させるための
冗長的な時間が余分に必要となり、データの書き込み／
読み出しの速度が劣化されるという欠点がある。
ＦＩＦＯ回路においては、当該ＦＩＦＯ回路のフル状態
またはエンプティ状態を検出するために、書き込みポイ
ンタより出力される書き込みアドレス信号および読み出
しポインタより出力される読み出しアドレス信号が、非
同期の状態においてフル／エンプティ検出回路に入力さ
れており、当該フル／エンプティ検出回路においては、
上記非同期の書き込みアドレス信号および読み出しアド
レス信号よりフル信号またはエンプティ信号が生成され
る過程においてスパイクが発生し、このスパイクによる
妨害作用により、ＦＩＦＯ回路がフル状態にあるか、ま
たはエンプティ状態になっているかの判定において誤認
識が生じるという問題があり、その対応策として、上記
の書き込み信号と読み出し信号とを同期させてフル状態
およびエンプティ状態の判別が行われている。このため
に、書き込み信号と読み出し信号とを同期させるための
冗長的な時間が余分に必要となり、データの書き込み／
読み出しの速度が劣化されるという欠点がある。
【００１０】
【課題を解決するための手段】本発明の非同期ＦＩＦＯ
回路は、外部からの複数ビットのデータの入力を受け
て、所定の複数ビットの書き込み制御信号を介して格納
するとともに、格納された当該複数ビットのデータを所
定の複数ビットの読み出し制御信号を介して選択し、外
部からの読み出し信号を介して複数ビットの読み出しデ
ータとして出力するレジスタファイルと、外部からのリ
セット信号を介してリセットされ、外部からの書き込み
信号の反転信号を介して、当該書き込み信号に同期した
複数ビットの書き込みアドレス信号を生成して出力する
書き込みポインタと、外部からの前記書き込み信号およ
び前記書き込みポインタより出力される書き込みアドレ
ス信号を入力して、複数ビットの前記書き込み制御信号
を生成して出力する書き込み回路と、外部からのリセッ
ト信号を介してリセットされ、外部からの前記読み出し
信号の反転信号を介して、当該読み出し信号に同期した
複数ビットの読み出しアドレス信号を生成して出力する
読み出しポインタと、前記読み出しポインタより出力さ
れる読み出しアドレス信号を入力して、複数ビットの前
記読み出し制御信号を生成して出力する読み出し回路
と、外部からの前記書き込み信号の反転信号ならびに前
記読み出し信号の反転信号の入力を受けて、内部に含ま
れるシフトレジスタブロックのフル（ＦＵＬＬ：満杯）
状態を示すフル信号またはエンプティ（ＥＭＰＴＹ：
空）状態を示すエンプティ信号を生成して出力するフル
／エンプティ識別回路と、を備えて構成されていて、ｎ
段の非同期ＦＩＦＯ回路に対応して、前記フル／エンプ
ティ識別回路は、第１の入力端に前記書き込み信号の反
転信号が入力される第１の２入力ＮＡＮＤゲートと、外
部からのリセット信号の反転信号を出力する第１のイン
バータと、第１の入力端に前記第１の２入力ＮＡＮＤゲ
ートの出力端が接続され、第２の入力端に前記第１のイ
ンバータの出力端が接続されて、第３の入力端に第１の
トークン消去信号が入力される第１の３入力ＮＡＮＤゲ
ートと、第１の入力端に前記書き込み信号の反転信号が
入力され、第２の入力端に前記第１の２入力ＡＮＤゲー
トの出力端が接続される第１の２入力ＡＮＤゲートと、
前記第１のインバータより出力されるリセット反転信号
によりリセットされるシフトレジスタブロックにより形
成され、前記第１の２入力Ａ ＮＤゲートより出力される
トークン信号および縦続接続される第２のユニットより
出力される第２のトークン消去信号を入力とし、前記第
１のトークン消去信号および第１のトーク信号を出力と
する第１のユニットと、前記第１のトーク信号を反転し
て前記フル信号として出力する第２のインバータと、前
記リセット反転信号によりリセットされるシフトレジス
タブロックにより形成され、第ｉ（ｉ＝１，２，３，…
…，ｎ−１）のユニットより出力される第ｉ（ｉ＝１，
２，３，……，ｎー２）のトークン信号および第（ｉ＋
２）のユニットより出力される第（ｉ＋２）のトークン
消去信号を入力とし、第（ｉ＋１）のトークン信号およ
び第（ｉ＋１）のトークン消去信号を出力とする第（ｉ
＋１）のユニットと、前記リセット反転信号によりリセ
ットされるシフトレジスタブロックにより形成され、第
（ｎ−１）のユニットより出力される第（ｎ−１）のト
ークン信号および前記読み出し信号の反転信号を介して
生成されるトークン消去信号を入力とし、第ｎのトーク
ン信号およひ第ｎのトークン消去信号を出力とする第ｎ
のユニットと、前記第ｎのトークン消去信号を反転して
前記エンプティ信号として出力する第３のインバータ
と、第１の入力端に前記第ｎのトークン消去信号が入力
され、第２の入力端に前記リセット反転信号が入力され
る第２の３入力ＮＡＮＤゲートと、第１の入力端に前記
第２の３入力ＮＡＮＤゲートの出力端が接続され、第２
の入力端に前記読み出し信号の反転信号が入力される第
２の２入力ＮＡＮＤゲートと、第１の入力端に前記第２
の２入力ＮＡＮＤゲートの出力端が接続され、第２の入
力端に前記読み出し信号の反転信号が入力されて、出力
端より、前記第ｎのユニットに対して前記トークン消去
信号を出力する第３の２入力ＮＡＮＤゲートと、を備え
て構成される。
回路は、外部からの複数ビットのデータの入力を受け
て、所定の複数ビットの書き込み制御信号を介して格納
するとともに、格納された当該複数ビットのデータを所
定の複数ビットの読み出し制御信号を介して選択し、外
部からの読み出し信号を介して複数ビットの読み出しデ
ータとして出力するレジスタファイルと、外部からのリ
セット信号を介してリセットされ、外部からの書き込み
信号の反転信号を介して、当該書き込み信号に同期した
複数ビットの書き込みアドレス信号を生成して出力する
書き込みポインタと、外部からの前記書き込み信号およ
び前記書き込みポインタより出力される書き込みアドレ
ス信号を入力して、複数ビットの前記書き込み制御信号
を生成して出力する書き込み回路と、外部からのリセッ
ト信号を介してリセットされ、外部からの前記読み出し
信号の反転信号を介して、当該読み出し信号に同期した
複数ビットの読み出しアドレス信号を生成して出力する
読み出しポインタと、前記読み出しポインタより出力さ
れる読み出しアドレス信号を入力して、複数ビットの前
記読み出し制御信号を生成して出力する読み出し回路
と、外部からの前記書き込み信号の反転信号ならびに前
記読み出し信号の反転信号の入力を受けて、内部に含ま
れるシフトレジスタブロックのフル（ＦＵＬＬ：満杯）
状態を示すフル信号またはエンプティ（ＥＭＰＴＹ：
空）状態を示すエンプティ信号を生成して出力するフル
／エンプティ識別回路と、を備えて構成されていて、ｎ
段の非同期ＦＩＦＯ回路に対応して、前記フル／エンプ
ティ識別回路は、第１の入力端に前記書き込み信号の反
転信号が入力される第１の２入力ＮＡＮＤゲートと、外
部からのリセット信号の反転信号を出力する第１のイン
バータと、第１の入力端に前記第１の２入力ＮＡＮＤゲ
ートの出力端が接続され、第２の入力端に前記第１のイ
ンバータの出力端が接続されて、第３の入力端に第１の
トークン消去信号が入力される第１の３入力ＮＡＮＤゲ
ートと、第１の入力端に前記書き込み信号の反転信号が
入力され、第２の入力端に前記第１の２入力ＡＮＤゲー
トの出力端が接続される第１の２入力ＡＮＤゲートと、
前記第１のインバータより出力されるリセット反転信号
によりリセットされるシフトレジスタブロックにより形
成され、前記第１の２入力Ａ ＮＤゲートより出力される
トークン信号および縦続接続される第２のユニットより
出力される第２のトークン消去信号を入力とし、前記第
１のトークン消去信号および第１のトーク信号を出力と
する第１のユニットと、前記第１のトーク信号を反転し
て前記フル信号として出力する第２のインバータと、前
記リセット反転信号によりリセットされるシフトレジス
タブロックにより形成され、第ｉ（ｉ＝１，２，３，…
…，ｎ−１）のユニットより出力される第ｉ（ｉ＝１，
２，３，……，ｎー２）のトークン信号および第（ｉ＋
２）のユニットより出力される第（ｉ＋２）のトークン
消去信号を入力とし、第（ｉ＋１）のトークン信号およ
び第（ｉ＋１）のトークン消去信号を出力とする第（ｉ
＋１）のユニットと、前記リセット反転信号によりリセ
ットされるシフトレジスタブロックにより形成され、第
（ｎ−１）のユニットより出力される第（ｎ−１）のト
ークン信号および前記読み出し信号の反転信号を介して
生成されるトークン消去信号を入力とし、第ｎのトーク
ン信号およひ第ｎのトークン消去信号を出力とする第ｎ
のユニットと、前記第ｎのトークン消去信号を反転して
前記エンプティ信号として出力する第３のインバータ
と、第１の入力端に前記第ｎのトークン消去信号が入力
され、第２の入力端に前記リセット反転信号が入力され
る第２の３入力ＮＡＮＤゲートと、第１の入力端に前記
第２の３入力ＮＡＮＤゲートの出力端が接続され、第２
の入力端に前記読み出し信号の反転信号が入力される第
２の２入力ＮＡＮＤゲートと、第１の入力端に前記第２
の２入力ＮＡＮＤゲートの出力端が接続され、第２の入
力端に前記読み出し信号の反転信号が入力されて、出力
端より、前記第ｎのユニットに対して前記トークン消去
信号を出力する第３の２入力ＮＡＮＤゲートと、を備え
て構成される。
【００１１】
【００１２】また、前記第１のユニットは、第１の入力
端に前記トークン信号が入力される第４の２入力ＮＡＮ
Ｄゲートと、第１の入力端に前記第４の２入力ＮＡＮＤ
ゲートの出力端が接続され、出力端より前記第１のトー
クン出力信号が出力される第５の２入力ＮＡＮＤゲート
と、第１の入力端に前記第５の２入力ＮＡＮＤゲートの
出力端が接続され、第２の入力端に前記リセット反転信
号が入力されて、第３の入力端に前記第２のトークン消
去信号が入力され、前記第５の２入力ＮＡＮＤゲートの
第２の入力に出力端が接続される第３の３入力ＮＡＮＤ
ゲートと、入力端に前記第３の３入力ＮＡＮＤゲートの
出力端が接続される第４のインバータと、入力端に前記
第４のインバータの出力端が接続される第５のインバー
タと、第１の入力端に前記第２のトークン消去信号が入
力され、第２の入力端に前記第５のインバータの出力端
が接続されて、第３の入力端に前記トークン信号が入力
され、出力端が前記第４の２入力ＮＡＮＤゲートの第２
の入力端に接続される第４の３入力ＡＮＤゲートと、入
力端に前記第４の３入力ＡＮＤゲートの出力端が接続さ
れる第６のインバータと、第１の入力端に前記トークン
信号が入力される第６の２入力ＮＡＮＤゲートと、第１
の入力端に前記第６の２入力ＮＡＮＤゲートの出力端が
接続され、第２の入力端に前記第６のインバータの出力
端が接続されて、出力端に前記第６の２入力ＮＡＮＤゲ
ートの第２の入力端が接続される第７の２入力ＮＡＮＤ
ゲートと、第１の入力端に前記第７の２入力ＮＡＮＤゲ
ートの出力端が接続され、第２の入力端に前記第６のイ
ンバータの出力端が接続されて、出力端より前記第１の
トークン消去信号が出力される第８の２入力ＮＡＮＤゲ
ートと、を備えて構成するとともに、前記第２のユニッ
ト乃至第ｎのユニットを含む（ｎ−１）個の各ユニット
を、それぞれ上記の第１のユニットと同一回路構成によ
り形成することを特徴としている。
端に前記トークン信号が入力される第４の２入力ＮＡＮ
Ｄゲートと、第１の入力端に前記第４の２入力ＮＡＮＤ
ゲートの出力端が接続され、出力端より前記第１のトー
クン出力信号が出力される第５の２入力ＮＡＮＤゲート
と、第１の入力端に前記第５の２入力ＮＡＮＤゲートの
出力端が接続され、第２の入力端に前記リセット反転信
号が入力されて、第３の入力端に前記第２のトークン消
去信号が入力され、前記第５の２入力ＮＡＮＤゲートの
第２の入力に出力端が接続される第３の３入力ＮＡＮＤ
ゲートと、入力端に前記第３の３入力ＮＡＮＤゲートの
出力端が接続される第４のインバータと、入力端に前記
第４のインバータの出力端が接続される第５のインバー
タと、第１の入力端に前記第２のトークン消去信号が入
力され、第２の入力端に前記第５のインバータの出力端
が接続されて、第３の入力端に前記トークン信号が入力
され、出力端が前記第４の２入力ＮＡＮＤゲートの第２
の入力端に接続される第４の３入力ＡＮＤゲートと、入
力端に前記第４の３入力ＡＮＤゲートの出力端が接続さ
れる第６のインバータと、第１の入力端に前記トークン
信号が入力される第６の２入力ＮＡＮＤゲートと、第１
の入力端に前記第６の２入力ＮＡＮＤゲートの出力端が
接続され、第２の入力端に前記第６のインバータの出力
端が接続されて、出力端に前記第６の２入力ＮＡＮＤゲ
ートの第２の入力端が接続される第７の２入力ＮＡＮＤ
ゲートと、第１の入力端に前記第７の２入力ＮＡＮＤゲ
ートの出力端が接続され、第２の入力端に前記第６のイ
ンバータの出力端が接続されて、出力端より前記第１の
トークン消去信号が出力される第８の２入力ＮＡＮＤゲ
ートと、を備えて構成するとともに、前記第２のユニッ
ト乃至第ｎのユニットを含む（ｎ−１）個の各ユニット
を、それぞれ上記の第１のユニットと同一回路構成によ
り形成することを特徴としている。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の１実施形態を示すブロッ
ク図である。図１に示されるように、本実施形態は、
（４ワード）×（８ビット）の４段のＦＩＦＯ回路の実
施形態であり、セレクタ１−２およびＤフリップフロッ
プ１−３〜１−７を含む（４ワード）×（８ビット）の
レジスターファイル１−１と、書き込み回路１−８と、
読み出し回路１−９と、インバータ１−１０および１−
１１と、書き込みポインタ１−１２と、読み出しポイン
タ１−１３と、ＮＡＮＤゲート１−１４、１−１６、１
−２３〜１−２５と、インバータ１−１７、１−１８、
１−２６と、ＡＮＤゲート１−１５と、４段のＦＩＦＯ
回路に対応して、それぞれシフトレジスタとして形成さ
れ、１ビットのトークンを保持する４個のユニット１−
１９〜１−２２とを備えて構成される。なお、ユニット
の数は、非同期ＦＩＦＯ回路の段数に等しい個数に設定
される。図２は、上記のシフトレジスタブロックを形成
するユニット１ー１９の内部構成を示す回路図であり、
ＮＡＮＤゲート２−１〜２−３および２−７，２−９，
２−１０と、インバータ２−４、２−５および２−８
と、ＡＮＤゲート２−６とを備えて構成される。他のユ
ニット１−２０〜１−２２の内部構成についても当該回
路図と同一である。また、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）およ
び（ｏ）は、当該実施形態における動作タイミング図で
ある。以下、図１、図２および図３を参照して、本実施
形態の動作について説明する。
して説明する。図１は本発明の１実施形態を示すブロッ
ク図である。図１に示されるように、本実施形態は、
（４ワード）×（８ビット）の４段のＦＩＦＯ回路の実
施形態であり、セレクタ１−２およびＤフリップフロッ
プ１−３〜１−７を含む（４ワード）×（８ビット）の
レジスターファイル１−１と、書き込み回路１−８と、
読み出し回路１−９と、インバータ１−１０および１−
１１と、書き込みポインタ１−１２と、読み出しポイン
タ１−１３と、ＮＡＮＤゲート１−１４、１−１６、１
−２３〜１−２５と、インバータ１−１７、１−１８、
１−２６と、ＡＮＤゲート１−１５と、４段のＦＩＦＯ
回路に対応して、それぞれシフトレジスタとして形成さ
れ、１ビットのトークンを保持する４個のユニット１−
１９〜１−２２とを備えて構成される。なお、ユニット
の数は、非同期ＦＩＦＯ回路の段数に等しい個数に設定
される。図２は、上記のシフトレジスタブロックを形成
するユニット１ー１９の内部構成を示す回路図であり、
ＮＡＮＤゲート２−１〜２−３および２−７，２−９，
２−１０と、インバータ２−４、２−５および２−８
と、ＡＮＤゲート２−６とを備えて構成される。他のユ
ニット１−２０〜１−２２の内部構成についても当該回
路図と同一である。また、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）およ
び（ｏ）は、当該実施形態における動作タイミング図で
ある。以下、図１、図２および図３を参照して、本実施
形態の動作について説明する。
【００１４】図１において、データの書き込みに対応し
て、外部からの書き込み信号ＷＲは、書き込み回路１−
８と、インバータ１−１０により反転されて書き込みポ
インタ１−１２、ＮＡＮＤゲート１−１４およびＡＮＤ
ゲート１−１５に入力される。同様に、データ読み出し
に対応して、外部からの読み出し信号ＲＤは、Ｄフリッ
プフロップ１−７と、インバータ１−１１により反転さ
れて読み出しポインタ１−１３、ＮＡＮＤゲート１−２
４およびＮＡＮＤゲート１−２５に入力される。
て、外部からの書き込み信号ＷＲは、書き込み回路１−
８と、インバータ１−１０により反転されて書き込みポ
インタ１−１２、ＮＡＮＤゲート１−１４およびＡＮＤ
ゲート１−１５に入力される。同様に、データ読み出し
に対応して、外部からの読み出し信号ＲＤは、Ｄフリッ
プフロップ１−７と、インバータ１−１１により反転さ
れて読み出しポインタ１−１３、ＮＡＮＤゲート１−２
４およびＮＡＮＤゲート１−２５に入力される。
【００１５】書き込みポインタ１ー１２は、データ書き
込み時の書き込みアドレス信号を出力する書き込みポイ
ンタであり、３ビットのカウンタにより構成されてお
り、外部からのリセット信号ＲＳＴにより初期化され
る。データの書き込み時においては、外部から入力され
る書き込み信号ＷＲのインバータ１−１０による反転書
き込み信号がクロック入力端子に入力されて、当該反転
書き込み信号の立ち上がりにおいてカウントアップさ
れ、３ビット出力の内の下位２ビットＷ1 およびＷ0が
書き込みアドレス信号として出力されて、書き込み回路
１−８に入力される。書き込み回路１−８においては、
書き込み信号ＷＲに同期して書き込みポインタ１−１２
から出力される書き込みアドレス信号の入力を受けて、
当該書き込みアドレス信号に対応する書き込み制御信号
ＷＲ0 、ＷＲ1 、ＷＲ2 およびＷＲ3 が出力され、対応
するＤフリップフロップ１−３、１−４、１−５および
１−６のクロック入力端子に入力される。これらのＤフ
リップフロップ１−３、１−４、１−５および１−６の
データ入力端子に入力されるデータＤ7 〜Ｄ0 は、上記
の書き込み制御信号ＷＲ0 、ＷＲ1 、ＷＲ2 およびＷＲ
3 を介して、これらのＤフリップフロップに書き込まれ
る。
込み時の書き込みアドレス信号を出力する書き込みポイ
ンタであり、３ビットのカウンタにより構成されてお
り、外部からのリセット信号ＲＳＴにより初期化され
る。データの書き込み時においては、外部から入力され
る書き込み信号ＷＲのインバータ１−１０による反転書
き込み信号がクロック入力端子に入力されて、当該反転
書き込み信号の立ち上がりにおいてカウントアップさ
れ、３ビット出力の内の下位２ビットＷ1 およびＷ0が
書き込みアドレス信号として出力されて、書き込み回路
１−８に入力される。書き込み回路１−８においては、
書き込み信号ＷＲに同期して書き込みポインタ１−１２
から出力される書き込みアドレス信号の入力を受けて、
当該書き込みアドレス信号に対応する書き込み制御信号
ＷＲ0 、ＷＲ1 、ＷＲ2 およびＷＲ3 が出力され、対応
するＤフリップフロップ１−３、１−４、１−５および
１−６のクロック入力端子に入力される。これらのＤフ
リップフロップ１−３、１−４、１−５および１−６の
データ入力端子に入力されるデータＤ7 〜Ｄ0 は、上記
の書き込み制御信号ＷＲ0 、ＷＲ1 、ＷＲ2 およびＷＲ
3 を介して、これらのＤフリップフロップに書き込まれ
る。
【００１６】また、読み出しポインタ１ー１３は、デー
タ読み出し時の読み出しアドレス信号を出力する読み出
しポインタであり、書き込みポインタ１ー１２と同様
に、３ビットのカウンタにより構成されており、外部か
らのリセット信号ＲＳＴにより初期化される。データの
読み出し時においては、外部から入力される読み出し信
号ＲＤのインバータ１−１１による反転読み出し信号が
クロック入力端子に入力されて、当該反転読み出し信号
の立ち上がりにおいてカウントアップされ、３ビット出
力の内の下位２ビットＲ1 およびＲ0 が読み出しアドレ
ス信号として出力されて、読み出し回路１−９に入力さ
れる。読み出し回路１−９においては、読み出し信号Ｒ
Ｄに同期して読み出しポインタ１−１３から出力される
読み出しアドレス信号の入力を受けて、当該読み出しア
ドレス信号に対応する読み出しデータ選択信号ＲＤ3 、
ＲＤ2 、ＲＤ1 およびＲＤ0 が出力され、セレクタ１−
２に入力される。
タ読み出し時の読み出しアドレス信号を出力する読み出
しポインタであり、書き込みポインタ１ー１２と同様
に、３ビットのカウンタにより構成されており、外部か
らのリセット信号ＲＳＴにより初期化される。データの
読み出し時においては、外部から入力される読み出し信
号ＲＤのインバータ１−１１による反転読み出し信号が
クロック入力端子に入力されて、当該反転読み出し信号
の立ち上がりにおいてカウントアップされ、３ビット出
力の内の下位２ビットＲ1 およびＲ0 が読み出しアドレ
ス信号として出力されて、読み出し回路１−９に入力さ
れる。読み出し回路１−９においては、読み出し信号Ｒ
Ｄに同期して読み出しポインタ１−１３から出力される
読み出しアドレス信号の入力を受けて、当該読み出しア
ドレス信号に対応する読み出しデータ選択信号ＲＤ3 、
ＲＤ2 、ＲＤ1 およびＲＤ0 が出力され、セレクタ１−
２に入力される。
【００１７】Ｄフリップフロップ１−７においては、前
記読み出し回路１−９より出力される読み出しデータ選
択信号ＲＤ3 、ＲＤ2 、ＲＤ1 およびＲＤ0 を介して、
セレクタ１−２において選択されるＤフリップフロップ
１−３〜１−６のデータ出力が、外部からクロック入力
端子に入力される読み出し信号ＲＤの立ち上がりにおい
て書き込まれ、当該Ｄフリップフロップ１−７のデータ
出力端子より、ＦＩＦＯ回路の読み出し信号Ｑ7 〜Ｑ0
として出力される。
記読み出し回路１−９より出力される読み出しデータ選
択信号ＲＤ3 、ＲＤ2 、ＲＤ1 およびＲＤ0 を介して、
セレクタ１−２において選択されるＤフリップフロップ
１−３〜１−６のデータ出力が、外部からクロック入力
端子に入力される読み出し信号ＲＤの立ち上がりにおい
て書き込まれ、当該Ｄフリップフロップ１−７のデータ
出力端子より、ＦＩＦＯ回路の読み出し信号Ｑ7 〜Ｑ0
として出力される。
【００１８】次に、図１、図２および図３を参照して、
本実施形態における、トークンの生成動作、トークンの
バブル・スルー動作およびトークンの消去動作について
説明する。図１において、本実施形態のＦＩＦＯ回路に
対する書き込み信号ＷＲにより、レジスタファイル１−
１に対する書き込み入力データＤ7 〜Ｄ0 の書き込みが
完了する。その際には、インバータ１−９により書き込
み信号ＷＲが反転されて、反転書き込み信号１０１が生
成されるため（図３（ａ）参照）、ＡＮＤゲート１−１
５からは、“Ｈ”レベルのトークン信号１０３（図３
（ｃ）参照）が出力される。当該トークン信号１０３は
ユニット１−１９を形成する初段のシフトレジスタに入
力される。図２において、当該シフトレジスタ内には、
当該シフトレジスタの初段においてトークン信号を保持
するために、ＮＡＮＤゲート２−２と２−３によりフリ
ップフロップ回路が形成されており、当該フリップフロ
ップ回路に対するデータ書き込み動作は、ＮＡＮＤゲー
ト２−１の出力１０５（図３（ｅ）参照）により、ＡＮ
Ｄゲート２−６の動作条件が揃うまで禁止されている。
従って、ＮＡＮＤゲート２−２と２−３により形成され
るフリップフロップ回路に対する書き込み動作は、前段
からのトークン信号の伝播と、ＮＡＮＤゲート２−２と
２−３のフリップフロップ回路にトークン信号が存在し
ていないこと、および次段に対するトークン信号の伝播
が完了して、ＮＡＮＤゲート２−２と２−３のフリップ
フロップ回路に保持されるトークン信号を消去させてい
る過程ではないこと（ユニット１−２０より入力される
トークン消去信号１１５が“Ｈ”レベル：図３（ｏ）参
照）によって行われる。
本実施形態における、トークンの生成動作、トークンの
バブル・スルー動作およびトークンの消去動作について
説明する。図１において、本実施形態のＦＩＦＯ回路に
対する書き込み信号ＷＲにより、レジスタファイル１−
１に対する書き込み入力データＤ7 〜Ｄ0 の書き込みが
完了する。その際には、インバータ１−９により書き込
み信号ＷＲが反転されて、反転書き込み信号１０１が生
成されるため（図３（ａ）参照）、ＡＮＤゲート１−１
５からは、“Ｈ”レベルのトークン信号１０３（図３
（ｃ）参照）が出力される。当該トークン信号１０３は
ユニット１−１９を形成する初段のシフトレジスタに入
力される。図２において、当該シフトレジスタ内には、
当該シフトレジスタの初段においてトークン信号を保持
するために、ＮＡＮＤゲート２−２と２−３によりフリ
ップフロップ回路が形成されており、当該フリップフロ
ップ回路に対するデータ書き込み動作は、ＮＡＮＤゲー
ト２−１の出力１０５（図３（ｅ）参照）により、ＡＮ
Ｄゲート２−６の動作条件が揃うまで禁止されている。
従って、ＮＡＮＤゲート２−２と２−３により形成され
るフリップフロップ回路に対する書き込み動作は、前段
からのトークン信号の伝播と、ＮＡＮＤゲート２−２と
２−３のフリップフロップ回路にトークン信号が存在し
ていないこと、および次段に対するトークン信号の伝播
が完了して、ＮＡＮＤゲート２−２と２−３のフリップ
フロップ回路に保持されるトークン信号を消去させてい
る過程ではないこと（ユニット１−２０より入力される
トークン消去信号１１５が“Ｈ”レベル：図３（ｏ）参
照）によって行われる。
【００１９】ＮＡＮＤゲート２−２と２−３のフリップ
フロップ回路にトークン信号が存在していない場合に
は、ＮＡＮＤゲート２−２の出力１０６（図３（ｆ）参
照）が“Ｌ”レベルで、ＮＡＮＤゲート２−３の出力
（図３（ｇ）参照）が“Ｈ”レベルとなっており、ユニ
ット１−２０より入力されるトークン消去信号１１５
（図３（ｏ）参照）が“Ｈ”レベルで入力される際に、
ＡＮＤゲート１−１５より出力されるトークン信号１０
３（図３（ｃ）参照）は、ＡＮＤゲート２−６およびＮ
ＡＮＤゲート２−１を介して２−２と２−３のフリップ
フロップ回路に伝播される。このトークン信号の伝播に
より、ＮＡＮＤゲート２−２の出力１０６（図３（ｆ）
参照）が“Ｌ”レベルから“Ｈ”レベルに転移し、ＮＡ
ＮＤゲート２−３の出力１０７（図３（ｇ）参照）が
“Ｈ”レベルから“Ｌ”レベルに転移する。これによ
り、インバータ２−４および２−５を介して“Ｌ”レベ
ルの出力１０９（図３（ｉ）参照）がＡＮＤゲート２−
６に入力されて、当該ＡＮＤゲート２−６の出力１１０
（図３（ｊ）参照）は“Ｈ”レベルから“Ｌ”レベルに
転移し、次のトークン信号の伝播が禁止される状態とな
る。この動作過程により、ＮＡＮＤゲート１−１５にお
いて生成されたトークン信号（図３（ｃ）参照）は、ユ
ニット１−１９を形成するシフトレジスタの初段に伝播
されるために、次の動作としては、前段のトークン信号
を消去させることが必要となる。この消去動作により、
ＡＮＤゲート２−６により、ＮＡＮＤゲート２−２と２
−３のフリップフロップ回路に対するトークン信号の伝
播が可能になるとともに、インバータ２−８の反転作用
を介してＡＮＤゲート２−６の出力１１０（図３（ｊ）
参照）が反転されて“Ｌ”レベルから“Ｈ”レベルに転
移し、そして再度“Ｌ”レベルに戻ってトークン信号の
伝播完了に伴ない、ＡＮＤゲート２−６の出力１１０
（図３（ｊ）参照）の立ち下がりエッジにおいて、前段
に対するトークン消去信号１１４（図３（ｎ）参照）が
“Ｈ”レベルから“Ｌ”レベルに転移されて、ＮＡＮＤ
ゲート２−１０より、トークン消去信号１１４（図３
（ｎ）参照）として出力される。この状態においては、
ＮＡＮＤゲート２−２と２−３のフリップフロップ回路
に保持されているトークン信号は消去され、ＡＮＤゲー
ト１−１５の出力１０３（図３（ｃ）参照）が“Ｌ”レ
ベルになるため、ＮＡＮＤゲート２−７と２−９により
形成されるフリップフロップ回路はリセットされた状態
となる。これにより、ＮＡＮＤゲート２−１０より出力
されるトークン消去信号１１４（図３（ｎ）参照）は
“Ｌ”レベルから“Ｈ”レベルに戻り、前段に対するト
ークン消去要求は解除されて、一連のトークン消去作業
が完了する。
フロップ回路にトークン信号が存在していない場合に
は、ＮＡＮＤゲート２−２の出力１０６（図３（ｆ）参
照）が“Ｌ”レベルで、ＮＡＮＤゲート２−３の出力
（図３（ｇ）参照）が“Ｈ”レベルとなっており、ユニ
ット１−２０より入力されるトークン消去信号１１５
（図３（ｏ）参照）が“Ｈ”レベルで入力される際に、
ＡＮＤゲート１−１５より出力されるトークン信号１０
３（図３（ｃ）参照）は、ＡＮＤゲート２−６およびＮ
ＡＮＤゲート２−１を介して２−２と２−３のフリップ
フロップ回路に伝播される。このトークン信号の伝播に
より、ＮＡＮＤゲート２−２の出力１０６（図３（ｆ）
参照）が“Ｌ”レベルから“Ｈ”レベルに転移し、ＮＡ
ＮＤゲート２−３の出力１０７（図３（ｇ）参照）が
“Ｈ”レベルから“Ｌ”レベルに転移する。これによ
り、インバータ２−４および２−５を介して“Ｌ”レベ
ルの出力１０９（図３（ｉ）参照）がＡＮＤゲート２−
６に入力されて、当該ＡＮＤゲート２−６の出力１１０
（図３（ｊ）参照）は“Ｈ”レベルから“Ｌ”レベルに
転移し、次のトークン信号の伝播が禁止される状態とな
る。この動作過程により、ＮＡＮＤゲート１−１５にお
いて生成されたトークン信号（図３（ｃ）参照）は、ユ
ニット１−１９を形成するシフトレジスタの初段に伝播
されるために、次の動作としては、前段のトークン信号
を消去させることが必要となる。この消去動作により、
ＡＮＤゲート２−６により、ＮＡＮＤゲート２−２と２
−３のフリップフロップ回路に対するトークン信号の伝
播が可能になるとともに、インバータ２−８の反転作用
を介してＡＮＤゲート２−６の出力１１０（図３（ｊ）
参照）が反転されて“Ｌ”レベルから“Ｈ”レベルに転
移し、そして再度“Ｌ”レベルに戻ってトークン信号の
伝播完了に伴ない、ＡＮＤゲート２−６の出力１１０
（図３（ｊ）参照）の立ち下がりエッジにおいて、前段
に対するトークン消去信号１１４（図３（ｎ）参照）が
“Ｈ”レベルから“Ｌ”レベルに転移されて、ＮＡＮＤ
ゲート２−１０より、トークン消去信号１１４（図３
（ｎ）参照）として出力される。この状態においては、
ＮＡＮＤゲート２−２と２−３のフリップフロップ回路
に保持されているトークン信号は消去され、ＡＮＤゲー
ト１−１５の出力１０３（図３（ｃ）参照）が“Ｌ”レ
ベルになるため、ＮＡＮＤゲート２−７と２−９により
形成されるフリップフロップ回路はリセットされた状態
となる。これにより、ＮＡＮＤゲート２−１０より出力
されるトークン消去信号１１４（図３（ｎ）参照）は
“Ｌ”レベルから“Ｈ”レベルに戻り、前段に対するト
ークン消去要求は解除されて、一連のトークン消去作業
が完了する。
【００２０】このようにして、ユニット１−１９、１−
２０、１−２１および２２を形成する各シフトレジスタ
ブロックにおいては、次段に対するトークンの伝播動作
と、後段のトークン消去動作とを連動し繰返して行うこ
とにより、これらシフトレジスタの出力段に対するトー
クン信号の伝播が実施される。なお、ユニット１−２１
の出力段においては、ＦＩＦＯ回路に対する読み出し信
号ＲＤの後縁エッジにおいて読み出し動作が完了する
が、読み出し信号ＲＤのインバータ１−１１による反転
読み出し信号が、ＮＡＮＤゲート１−２４および１−２
５に入力されているために、ユニット１−２２のトーク
ン信号の消去を行うことが可能となり、このトークンの
消去により、当該ユニット１−２２より出力されるトー
クン信号１１７のレベルが“Ｈ”レベルから“Ｌ”レベ
ルに転移し、これにより、ＮＡＮＤゲート１−２５の出
力レベルが再度“Ｈ”レベルに戻り、上記のトークン信
号の消去要求が解除される。
２０、１−２１および２２を形成する各シフトレジスタ
ブロックにおいては、次段に対するトークンの伝播動作
と、後段のトークン消去動作とを連動し繰返して行うこ
とにより、これらシフトレジスタの出力段に対するトー
クン信号の伝播が実施される。なお、ユニット１−２１
の出力段においては、ＦＩＦＯ回路に対する読み出し信
号ＲＤの後縁エッジにおいて読み出し動作が完了する
が、読み出し信号ＲＤのインバータ１−１１による反転
読み出し信号が、ＮＡＮＤゲート１−２４および１−２
５に入力されているために、ユニット１−２２のトーク
ン信号の消去を行うことが可能となり、このトークンの
消去により、当該ユニット１−２２より出力されるトー
クン信号１１７のレベルが“Ｈ”レベルから“Ｌ”レベ
ルに転移し、これにより、ＮＡＮＤゲート１−２５の出
力レベルが再度“Ｈ”レベルに戻り、上記のトークン信
号の消去要求が解除される。
【００２１】次に、図１において、ユニット１−１９の
ＮＡＮＤゲート２−２より出力されるトークン信号１０
６が、インバータ１−１７により反転して出力されるフ
ル信号ＦＵＬＬと、ユニット１−２２のＮＡＮＤゲート
２−２より出力されるトークン信号１１７が、インバー
タ１−２６により反転して出力されるエンプティ信号Ｅ
ＭＰＴＹについて敷衍して説明する。ここで、ＦＩＦＯ
回路のフル状態とは、シフトレジスタブロックを形成す
るユニット１−１９内にトークンが存在している状態を
意味するものとし、ＦＩＦＯ回路のエンプティ状態と
は、シフトレジスタブロックを形成するユニット１−２
２内にトークンが存在していない状態を意味するものと
する。
ＮＡＮＤゲート２−２より出力されるトークン信号１０
６が、インバータ１−１７により反転して出力されるフ
ル信号ＦＵＬＬと、ユニット１−２２のＮＡＮＤゲート
２−２より出力されるトークン信号１１７が、インバー
タ１−２６により反転して出力されるエンプティ信号Ｅ
ＭＰＴＹについて敷衍して説明する。ここで、ＦＩＦＯ
回路のフル状態とは、シフトレジスタブロックを形成す
るユニット１−１９内にトークンが存在している状態を
意味するものとし、ＦＩＦＯ回路のエンプティ状態と
は、シフトレジスタブロックを形成するユニット１−２
２内にトークンが存在していない状態を意味するものと
する。
【００２２】ＦＩＦＯ回路をフル状態にするためのトリ
ガー信号は、常にＦＩＦＯ回路に対する書き込み信号Ｗ
Ｒそのものであり、当該書き込み信号ＷＲによってのみ
ＦＩＦＯ回路はフル状態となる。実際には、ＦＩＦＯ回
路に対する読み出し信号ＲＤは、常にフル信号ＦＵＬＬ
をクリアする方向に対してのみ作用しているために、同
期化回路を介することなくフル信号ＦＵＬＬを読み出す
ことにより、高速の書き込みを行うことが可能となる。
トークン信号の伝播は、各ゲート回路の遅延作用を介し
て処理されているために、当該ゲート回路の遅延分が、
連続書き込みを行う際のサイクル時間に影響してくるこ
とになるが、書き込み動作が完了してから、ユニット１
−１９の初段に対するトークン信号の伝播が終了して、
次段に移行するまでに通過するゲート回路の段数は、本
実施形態のＦＩＦＯ回路の場合には２０段程度となるた
めに、動作の所要時間としては１０ｎｓ程度で終了し、
従って、５０ＭＨｚ（２０ｎｓ）での連続的な書き込み
動作が可能となる。
ガー信号は、常にＦＩＦＯ回路に対する書き込み信号Ｗ
Ｒそのものであり、当該書き込み信号ＷＲによってのみ
ＦＩＦＯ回路はフル状態となる。実際には、ＦＩＦＯ回
路に対する読み出し信号ＲＤは、常にフル信号ＦＵＬＬ
をクリアする方向に対してのみ作用しているために、同
期化回路を介することなくフル信号ＦＵＬＬを読み出す
ことにより、高速の書き込みを行うことが可能となる。
トークン信号の伝播は、各ゲート回路の遅延作用を介し
て処理されているために、当該ゲート回路の遅延分が、
連続書き込みを行う際のサイクル時間に影響してくるこ
とになるが、書き込み動作が完了してから、ユニット１
−１９の初段に対するトークン信号の伝播が終了して、
次段に移行するまでに通過するゲート回路の段数は、本
実施形態のＦＩＦＯ回路の場合には２０段程度となるた
めに、動作の所要時間としては１０ｎｓ程度で終了し、
従って、５０ＭＨｚ（２０ｎｓ）での連続的な書き込み
動作が可能となる。
【００２３】また、ＦＩＦＯ回路をエンプティ状態にす
るためのトリガー信号は、常にＦＩＦＯ回路に対する読
み出し信号ＲＤそのものであり、当該読み出し信号ＲＤ
によってのみＦＩＦＯ回路はエンプティ状態となる。実
際には、ＦＩＦＯ回路に対する読み出し信号ＲＤは、常
にエンプティ信号ＥＭＰＴＹをクリアする方向に対して
のみ作用しているために、同期化回路を介することなく
エンプティ信号ＥＭＰＴＹを読み出すことにより、高速
の読み出しを行うことが可能となる。またトークン信号
の伝播は、各ゲート回路の遅延作用を介して制御されて
いるために、一旦読み出しが行われてから、次のトーク
ン信号が伝播されるまでの時間が、連続的な読み出し動
作時のサイクル時間に影響してくることになるが、読み
出し動作が完了した後に、トークンが伝播する際に通過
するゲート回路の段数は、本実施形態のＦＩＦＯ回路の
場合には２０段程度となるために、１０ｎｓ程度の経過
時間の後に、次の読み出し動作を行うことが可能とな
る。従って、５０ＭＨｚ（２０ｎｓ）での連続的な読み
出し動作が可能となる。
るためのトリガー信号は、常にＦＩＦＯ回路に対する読
み出し信号ＲＤそのものであり、当該読み出し信号ＲＤ
によってのみＦＩＦＯ回路はエンプティ状態となる。実
際には、ＦＩＦＯ回路に対する読み出し信号ＲＤは、常
にエンプティ信号ＥＭＰＴＹをクリアする方向に対して
のみ作用しているために、同期化回路を介することなく
エンプティ信号ＥＭＰＴＹを読み出すことにより、高速
の読み出しを行うことが可能となる。またトークン信号
の伝播は、各ゲート回路の遅延作用を介して制御されて
いるために、一旦読み出しが行われてから、次のトーク
ン信号が伝播されるまでの時間が、連続的な読み出し動
作時のサイクル時間に影響してくることになるが、読み
出し動作が完了した後に、トークンが伝播する際に通過
するゲート回路の段数は、本実施形態のＦＩＦＯ回路の
場合には２０段程度となるために、１０ｎｓ程度の経過
時間の後に、次の読み出し動作を行うことが可能とな
る。従って、５０ＭＨｚ（２０ｎｓ）での連続的な読み
出し動作が可能となる。
【００２４】
【発明の効果】以上説明したように、本発明は、非同期
ＦＩＦＯ回路に適用されて、当該非同期ＦＩＦＯ回路の
フル状態およびエンプティ状態を生成するために、書き
込みポインタと読み出しポインタのそれぞれのアドレス
信号に対するデコード処理を行うフル／エンプティ検出
回路を除去し、当該デコード処理により発生するスパイ
クを排除することにより、フル状態とエンプティ状態と
の相互間における誤認識を防止することがでいきるとい
う効果がある。
ＦＩＦＯ回路に適用されて、当該非同期ＦＩＦＯ回路の
フル状態およびエンプティ状態を生成するために、書き
込みポインタと読み出しポインタのそれぞれのアドレス
信号に対するデコード処理を行うフル／エンプティ検出
回路を除去し、当該デコード処理により発生するスパイ
クを排除することにより、フル状態とエンプティ状態と
の相互間における誤認識を防止することがでいきるとい
う効果がある。
【００２５】また、上記のフルの状態およびエンプティ
状態を生成するための回路手段として同期回路の導入を
除去しているために、当該同期回路による同期化動作に
起因する時間遅延を排除することが可能となり、非同期
ＦＩＦＯ回路の処理速度を改善することができるという
効果がある。
状態を生成するための回路手段として同期回路の導入を
除去しているために、当該同期回路による同期化動作に
起因する時間遅延を排除することが可能となり、非同期
ＦＩＦＯ回路の処理速度を改善することができるという
効果がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】本実施形態におけるユニットの内部構成を示す
回路図である。
回路図である。
【図３】本実施形態における動作タイミング図である。
【図４】従来例を示すブロック図である。
【図５】従来例におけるフル／エンプティ検出回路の内
部構成を示す回路図である。
部構成を示す回路図である。
１ー１、４ー１ レジスタファイル １ー２、４ー２ セレクタ １ー３〜１ー７、４ー３〜４ー７ Ｄフリップフロッ
プ １ー８、４ー８ 書き込み回路 １ー９、４ー９ 読み出し回路 １ー１０、１ー１１、１ー１７、１ー１８、１ー２６、
２ー４、２ー５、２ー７、４ー１０、４ー１１、５ー５
インバータ １ー１２、４ー１２ 書き込みポインタ １ー１３、４ー１３ 読み出しポインタ １ー１４、１ー１６、１ー２３〜１ー２５、２ー１〜２
ー３、２ー８〜２ー１０ ＮＡＮＤゲート １ー１５、２ー６、５ー６ ＡＮＤゲート １ー１９〜１ー２２ ユニット ４ー１４ フル／エンプティ検出回路 ４ー１５、４ー１６ 同期化回路 ５ー１〜５ー３ ＥＸＯＲゲート ５ー４、５ー７ ＯＲゲート
プ １ー８、４ー８ 書き込み回路 １ー９、４ー９ 読み出し回路 １ー１０、１ー１１、１ー１７、１ー１８、１ー２６、
２ー４、２ー５、２ー７、４ー１０、４ー１１、５ー５
インバータ １ー１２、４ー１２ 書き込みポインタ １ー１３、４ー１３ 読み出しポインタ １ー１４、１ー１６、１ー２３〜１ー２５、２ー１〜２
ー３、２ー８〜２ー１０ ＮＡＮＤゲート １ー１５、２ー６、５ー６ ＡＮＤゲート １ー１９〜１ー２２ ユニット ４ー１４ フル／エンプティ検出回路 ４ー１５、４ー１６ 同期化回路 ５ー１〜５ー３ ＥＸＯＲゲート ５ー４、５ー７ ＯＲゲート
Claims (2)
- 【請求項１】 外部からの複数ビットのデータの入力を
受けて、所定の複数ビットの書き込み制御信号を介して
格納するとともに、格納された当該複数ビットのデータ
を所定の複数ビットの読み出し制御信号を介して選択
し、外部からの読み出し信号を介して複数ビットの読み
出しデータとして出力するレジスタファイルと、外部か
らのリセット信号を介してリセットされ、外部からの書
き込み信号の反転信号を介して、当該書き込み信号に同
期した複数ビットの書き込みアドレス信号を生成して出
力する書き込みポインタと、 外部からの前記書き込み信号および前記書き込みポイン
タより出力される書き込みアドレス信号を入力して、複
数ビットの前記書き込み制御信号を生成して出力する書
き込み回路と、 外部からのリセット信号を介してリセットされ、外部か
らの前記読み出し信号の反転信号を介して、当該読み出
し信号に同期した複数ビットの読み出しアドレス信号を
生成して出力する読み出しポインタと、 前記読み出しポインタより出力される読み出しアドレス
信号を入力して、複数ビットの前記読み出し制御信号を
生成して出力する読み出し回路と、 外部からの前記書き込み信号の反転信号ならびに前記読
み出し信号の反転信号の入力を受けて、内部に含まれる
シフトレジスタブロックのフル（ＦＵＬＬ：満杯）状態
を示すフル信号またはエンプティ（ＥＭＰＴＹ：空）状
態を示すエンプティ信号を生成して出力するフル／エン
プティ識別回路と、を備えて構成される非同期ＦＩＦＯ
回路において、ｎ段の非同期ＦＩＦＯ回路に対応して、前記フル／エン
プティ識別回路が、第１の入力端に前記書き込み信号の
反転信号が入力される第１の２入力ＮＡＮＤゲートと、 外部からのリセット信号の反転信号を出力する第１のイ
ンバータと、 第１の入力端に前記第１の２入力ＮＡＮＤゲートの出力
端が接続され、第２の入力端に前記第１のインバータの
出力端が接続されて、第３の入力端に第１のトークン消
去信号が入力される第１の３入力ＮＡＮＤゲートと、 第１の入力端に前記書き込み信号の反転信号が入力さ
れ、第２の入力端に前記第 １の２入力ＡＮＤゲートの出
力端が接続される第１の２入力ＡＮＤゲートと、前記第
１のインバータより出力されるリセット反転信号により
リセットされるシフトレジスタブロックにより形成さ
れ、前記第１の２入力ＡＮＤゲートより出力されるトー
クン信号および縦続接続される第２のユニットより出力
される第２のトークン消去信号を入力とし、前記第１の
トークン消去信号および第１のトーク信号を出力とする
第１のユニットと、 前記第１のトーク信号を反転して前記フル信号として出
力する第２のインバータと、 前記リセット反転信号によりリセットされるシフトレジ
スタブロックにより形成され、第ｉ（ｉ＝１，２，３，
……，ｎ−１）のユニットより出力される第ｉ（ｉ＝
１，２，３，……，ｎ−２）のトークン信号および第
（ｉ＋２）のユニットより出力される第（ｉ＋２）のト
ークン消去信号を入力とし、第（ｉ＋１）のトークン信
号および第（ｉ＋１）のトークン消去信号を出力とする
第（ｉ＋１）のユニットと、 前記リセット反転信号によりリセットされるシフトレジ
スタブロックにより形成され、第（ｎ−１）のユニット
より出力される第（ｎ−１）のトークン信号および前記
読み出し信号の反転信号を介して生成されるトークン消
去信号を入力とし、第ｎのトークン信号およひ第ｎのト
ークン消去信号を出力とする第ｎのユニットと、 前記第ｎのトークン消去信号を反転して前記エンプティ
信号として出力する第３のインバータと、第１の入力端に前記第ｎのトークン消去信号が入力さ
れ、第２の入力端に前記リセット反転信号が入力される
第２の３入力ＮＡＮＤゲートと、 第１の入力端に前記第２の３入力ＮＡＮＤゲートの出力
端が接続され、第２の入力端に前記読み出し信号の反転
信号が入力される第２の２入力ＮＡＮＤゲートと、 第１の入力端に前記第２の２入力ＮＡＮＤゲートの出力
端が接続され、第２の入力端に前記読み出し信号の反転
信号が入力されて、出力端より、前記第ｎのユニットに
対して前記トークン消去信号を出力する第３の２入力Ｎ
ＡＮＤゲートと、 を備えて構成される ことを特徴とする
非同期ＦＩＦＯ回路。 - 【請求項２】 前記第１のユニットが、第１の入力端に
前記トークン信号が入力される第４の２入力ＮＡＮＤゲ
ートと、 第１の入力端に前記第４の２入力ＮＡＮＤゲートの出力
端が接続され、出力端より前記第１のトークン信号が出
力される第５の２入力ＮＡＮＤゲートと、 第１の入力端に前記第５の２入力ＮＡＮＤゲートの出力
端が接続され、第２の入力端に前記リセット反転信号が
入力されて、第３の入力端に前記第２のトークン消去信
号が入力され前記第５の２入力ＮＡＮＤゲートの第２の
入力に出力端が接続される第３の３入力ＮＡＮＤゲート
と、 入力端に前記第３の３入力ＮＡＮＤゲートの出力端が接
続される第４のインバータと、 入力端に前記第４のインバータの出力端が接続される第
５のインバータと、 第１の入力端に前記第２のトークン消去信号が入力さ
れ、第２の入力端に前記第５のインバータの出力端が接
続されて、第３の入力端に前記トークン信号が入力さ
れ、出力端が前記第４の２入力ＮＡＮＤゲートの第２の
入力端に接続される第４の３入力ＡＮＤゲートと、 入力端に前記第４の３入力ＡＮＤゲートの出力端が接続
される第６のインバータと、 第１の入力端に前記トークン信号が入力される第６の２
入力ＮＡＮＤゲートと、第１の入力端に前記第６の２入
力ＮＡＮＤゲートの出力端が接続され、第２の入力端に
前記第６のインバータの出力端が接続されて、出力端に
前記第６の２入力ＮＡＮＤゲートの第２の入力端が接続
される第７の２入力ＮＡＮＤゲートと、 第１の入力端に前記第７の２入力ＮＡＮＤゲートの出力
端が接続され、第２の入力端に前記第６のインバータの
出力端が接続されて、出力端より前記第１のトークン消
去信号が出力される第８の２入力ＮＡＮＤゲートと、 を備えて構成されるとともに、前記第２のユニット乃至
第ｎのユニットを含む（ｎ−１）個の各ユニットが、そ
れぞれ上記の第１のユニットと同一回路構成により形成
されることを特徴とする請求項１記載の非同期ＦＩＦＯ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016604A JP3013800B2 (ja) | 1997-01-30 | 1997-01-30 | 非同期ｆｉｆｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016604A JP3013800B2 (ja) | 1997-01-30 | 1997-01-30 | 非同期ｆｉｆｏ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214174A JPH10214174A (ja) | 1998-08-11 |
| JP3013800B2 true JP3013800B2 (ja) | 2000-02-28 |
Family
ID=11920913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016604A Expired - Lifetime JP3013800B2 (ja) | 1997-01-30 | 1997-01-30 | 非同期ｆｉｆｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013800B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11205463B2 (en) | 2017-10-19 | 2021-12-21 | Nec Platforms, Ltd. | Asynchronous FIFO circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1293479C (zh) * | 2001-08-30 | 2007-01-03 | 华为技术有限公司 | 异步先进先出方式缓存数据时空信号或满信号的生成方法 |
| JP4060097B2 (ja) | 2002-03-07 | 2008-03-12 | シャープ株式会社 | 自己同期型ｆｉｆｏメモリ装置および非同期型情報処理装置 |
| CN100424663C (zh) * | 2004-02-10 | 2008-10-08 | 中国科学院计算技术研究所 | 用双端口随机存取存储器实现异步fifo数据传输的方法 |
| CN100395680C (zh) * | 2005-05-26 | 2008-06-18 | 华为技术有限公司 | 一种异步时钟域参数的配置方法及装置 |
-
1997
- 1997-01-30 JP JP9016604A patent/JP3013800B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11205463B2 (en) | 2017-10-19 | 2021-12-21 | Nec Platforms, Ltd. | Asynchronous FIFO circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214174A (ja) | 1998-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991116 |