JP3240067B2 - 順次メモリ - Google Patents
順次メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は全般的に電子回路、特
に順次メモリ回路に関する。
に順次メモリ回路に関する。
【０００２】
【従来の技術及び課題】ＦＩＦＯ及びＬＩＦＯの様な順
次メモリは、２つの回路の間のバッファとして使われる
場合が多い。こう云うメモリは、データが入力された順
序に対応する予定の順序で、データが出力される為に、
「順次」と呼ばれる。順次メモリは、異なる入力／出力
速度で動作する装置が互いに連絡することができる様に
する。初期の順次メモリはシフトレジスタで構成され、
到来データ単位を所望の速度で逐次記憶し、異なる速度
で記憶されているデータ単位を読出す。一般的に、シフ
トレジスタで構成した順次メモリは記憶能力が限られて
いると共に、許容し難い遅延時間を持ち、その為多くの
動作にとっては不適当である。最近、先入れ先出し又は
後入れ後出しＩ／Ｏ順序を実施する為にポインタを使う
ランダムアクセス・メモリが開発されている。
次メモリは、２つの回路の間のバッファとして使われる
場合が多い。こう云うメモリは、データが入力された順
序に対応する予定の順序で、データが出力される為に、
「順次」と呼ばれる。順次メモリは、異なる入力／出力
速度で動作する装置が互いに連絡することができる様に
する。初期の順次メモリはシフトレジスタで構成され、
到来データ単位を所望の速度で逐次記憶し、異なる速度
で記憶されているデータ単位を読出す。一般的に、シフ
トレジスタで構成した順次メモリは記憶能力が限られて
いると共に、許容し難い遅延時間を持ち、その為多くの
動作にとっては不適当である。最近、先入れ先出し又は
後入れ後出しＩ／Ｏ順序を実施する為にポインタを使う
ランダムアクセス・メモリが開発されている。
【０００３】ＣＭＯＳ ＳＲＡＭ構成が広く使われてい
るが、１個の順次メモリが動作し得るデータ速度を高め
ることが望ましい。ＣＭＯＳ ＳＲＡＭでは、メモリに
対する書込みに３つの別々の動作が関係する。最初、書
込みビット線を一方の電圧レール（通常Ｖｃｃ）までプ
リチャージし、その後プリチャージを不作動にする。メ
モリに書込もうとする値に応じて、２本のビット線（Ｄ
及び反転Ｄ）をＶｃｃとアース又はその逆に引張る。最
後に、ワード線と、書込もうとするセルの列選択をパル
ス駆動して、選ばれたセルの書込み動作を完了する。
るが、１個の順次メモリが動作し得るデータ速度を高め
ることが望ましい。ＣＭＯＳ ＳＲＡＭでは、メモリに
対する書込みに３つの別々の動作が関係する。最初、書
込みビット線を一方の電圧レール（通常Ｖｃｃ）までプ
リチャージし、その後プリチャージを不作動にする。メ
モリに書込もうとする値に応じて、２本のビット線（Ｄ
及び反転Ｄ）をＶｃｃとアース又はその逆に引張る。最
後に、ワード線と、書込もうとするセルの列選択をパル
ス駆動して、選ばれたセルの書込み動作を完了する。
【０００４】重要なことは、全ての書込みビット線が書
込みの合間にプリチャージされることである。この為、
ビット線のプリチャージは電力を消費する動作である。
書込まれるセルと共通のワード線を持つ悉くのセルが選
択される。然し、こう云うセルに記憶されているデータ
は、夫々のビット線が列選択によって選択されておら
ず、レールが変らないから、書き直されない。ビット線
のプリチャージにより、パルス駆動されるセルの数が多
い為に、大電流状態が生ずる。メモリから読出す動作
は、メモリに書込む動作とよく似ており、従って、ＣＭ
ＯＳ ＲＡＭセルの性質の為に同様な電力損失がある。
込みの合間にプリチャージされることである。この為、
ビット線のプリチャージは電力を消費する動作である。
書込まれるセルと共通のワード線を持つ悉くのセルが選
択される。然し、こう云うセルに記憶されているデータ
は、夫々のビット線が列選択によって選択されておら
ず、レールが変らないから、書き直されない。ビット線
のプリチャージにより、パルス駆動されるセルの数が多
い為に、大電流状態が生ずる。メモリから読出す動作
は、メモリに書込む動作とよく似ており、従って、ＣＭ
ＯＳ ＲＡＭセルの性質の為に同様な電力損失がある。
【０００５】消費電力の問題を軽減する為、設計技術者
は通常ブロック選択アーキテクチュアに頼って、ビット
線の長さ（これは典型的にはアクセス時間を改善する）
及びワード線の長さを短縮する。この為、ＳＲＡＭが２
つ又は更に多くの別々のアレイに分割される。第１のア
レイが一杯になるや否や、２番目のアレイに対する書込
みが開始されると云う様に行なわれる。当然、ブロック
の数と、ブロックを一緒に組合せるのに必要な多重化レ
ベルとの間に兼ね合いがある。
は通常ブロック選択アーキテクチュアに頼って、ビット
線の長さ（これは典型的にはアクセス時間を改善する）
及びワード線の長さを短縮する。この為、ＳＲＡＭが２
つ又は更に多くの別々のアレイに分割される。第１のア
レイが一杯になるや否や、２番目のアレイに対する書込
みが開始されると云う様に行なわれる。当然、ブロック
の数と、ブロックを一緒に組合せるのに必要な多重化レ
ベルとの間に兼ね合いがある。
【０００６】然し、メモリ・セルを読出し又はそれに書
込むのに３回の動作が必要である為、順次メモリのデー
タ速度は限られている。典型的には、書込み動作は、書
込みを実施するのと、書込みからの回復（即ち、次の書
込みに備えて、書込みビット線を一方の電圧レールにプ
リチャージする）のに、約１０ナノ秒を必要とする。こ
の為、順次メモリの速度を改善することは、多かれ少な
かれ、ＣＭＯＳ ＳＲＡＭアレイの速度の改良と結び付
いている。
込むのに３回の動作が必要である為、順次メモリのデー
タ速度は限られている。典型的には、書込み動作は、書
込みを実施するのと、書込みからの回復（即ち、次の書
込みに備えて、書込みビット線を一方の電圧レールにプ
リチャージする）のに、約１０ナノ秒を必要とする。こ
の為、順次メモリの速度を改善することは、多かれ少な
かれ、ＣＭＯＳ ＳＲＡＭアレイの速度の改良と結び付
いている。
【０００７】従って、利用し得る技術を用いて、データ
速度の高い順次メモリを提供する必要がある。
速度の高い順次メモリを提供する必要がある。
【０００８】
【課題を解決する為の手段及び作用】この発明では、従
来の順次メモリの伴う欠点及び問題を実質的に無くすか
又は防止する様な順次メモリ方法及び装置が提供され
る。
来の順次メモリの伴う欠点及び問題を実質的に無くすか
又は防止する様な順次メモリ方法及び装置が提供され
る。
【０００９】この発明の順次メモリは、何れもデータ単
位を記憶する様に作用し得る複数個のメモリを有する。
インターリーブ制御回路が到来ワードを相次ぐメモリに
書込み、予定の順序でメモリからデータ単位を読出す。
位を記憶する様に作用し得る複数個のメモリを有する。
インターリーブ制御回路が到来ワードを相次ぐメモリに
書込み、予定の順序でメモリからデータ単位を読出す。
【００１０】この発明は従来に比べて幾つかの利点があ
る。２番目の書込み動作は、１番目の書込みセルが回復
するのを待たずに、１番目の書込み動作の直後に行なう
ことができるから、メモリに対する書込み速度が著しく
高くなる。同様に、回復の為の遅延なしに、メモリを次
々に読出すことができるから、データ出力速度が大幅に
高くなる。この発明は、ＬＩＦＯ及びＦＩＦＯを含め
て、色々な種類の順次メモリに使うことができる。この
発明並びにその利点が更に完全に理解される様に、次に
図面について説明する所を参照されたい。
る。２番目の書込み動作は、１番目の書込みセルが回復
するのを待たずに、１番目の書込み動作の直後に行なう
ことができるから、メモリに対する書込み速度が著しく
高くなる。同様に、回復の為の遅延なしに、メモリを次
々に読出すことができるから、データ出力速度が大幅に
高くなる。この発明は、ＬＩＦＯ及びＦＩＦＯを含め
て、色々な種類の順次メモリに使うことができる。この
発明並びにその利点が更に完全に理解される様に、次に
図面について説明する所を参照されたい。
【００１１】
【実施例】この発明の好ましい実施例並びにその利点
は、図１乃至３を参照すれば最もよく理解されよう。種
々の図で、同じ又は対応する部分には、同じ参照数字を
用いている。
は、図１乃至３を参照すれば最もよく理解されよう。種
々の図で、同じ又は対応する部分には、同じ参照数字を
用いている。
【００１２】図１は好ましい実施例の順次メモリの回路
図である。順次メモリ１０が、メモリ・バンク１２ａ−
ｂと個別に記したメモリ・バンク１２を有する。各々の
メモリ・バンク１２がＮ個のメモリ・セルを有する。各
々のメモリ・セルはデータ単位を記憶する様に作用し得
る。図示の実施例では、各々のメモリ・セルが１ビット
に対する記憶装置を構成すると仮定している。然し、当
業者であれば分かる様に、多重ビットのデータ単位にし
てもよい。各々のメモリ・バンク１２に読取ポインタ回
路１４が付設されており、これを個々に読取ポインタ回
路１４ａ，１４ｂで示してあるが、更にやはり個々に書
込みポインタ回路１６ａ，１６ｂと記した書込みポイン
タ回路１６が付設されている。読取ポインタ回路１４
は、関連するメモリから次に読取るべきメモリ・セルを
示すポインタを持っており、書込みポインタ回路１６は
到来データを記憶する為に利用し得る次のセルを示すポ
インタを持っている。更に、ポインタ回路１４ａ−ｂ及
び１６ａ−ｂは、データ入力（ＤＩＮ）信号に存在する
値をメモリ１２内の適当なアドレスに読出し並びに書込
むと共に、出力する為に次のワードを読取る為の信号を
発生する回路を含んでいる。
図である。順次メモリ１０が、メモリ・バンク１２ａ−
ｂと個別に記したメモリ・バンク１２を有する。各々の
メモリ・バンク１２がＮ個のメモリ・セルを有する。各
々のメモリ・セルはデータ単位を記憶する様に作用し得
る。図示の実施例では、各々のメモリ・セルが１ビット
に対する記憶装置を構成すると仮定している。然し、当
業者であれば分かる様に、多重ビットのデータ単位にし
てもよい。各々のメモリ・バンク１２に読取ポインタ回
路１４が付設されており、これを個々に読取ポインタ回
路１４ａ，１４ｂで示してあるが、更にやはり個々に書
込みポインタ回路１６ａ，１６ｂと記した書込みポイン
タ回路１６が付設されている。読取ポインタ回路１４
は、関連するメモリから次に読取るべきメモリ・セルを
示すポインタを持っており、書込みポインタ回路１６は
到来データを記憶する為に利用し得る次のセルを示すポ
インタを持っている。更に、ポインタ回路１４ａ−ｂ及
び１６ａ−ｂは、データ入力（ＤＩＮ）信号に存在する
値をメモリ１２内の適当なアドレスに読出し並びに書込
むと共に、出力する為に次のワードを読取る為の信号を
発生する回路を含んでいる。
【００１３】データ・アクセス制御回路１８（個々に参
照記号１８ａ−ｂで示してある）が、順次メモリ１０に
入力される制御信号に応答して、且つ内部で発生される
制御信号に応答して、制御信号を発生する。各々のデー
タ・アクセス制御回路１８が順次メモリ１０に対する読
取及び書込みクロック信号とリセット信号入力を受取
る。データ・アクセス制御回路１８ａが、後で説明する
バンク選択回路２０からＲＥＮ１及びＷＥＮ１を受取
る。データ・アクセス制御回路１８ｂがバンク選択回路
２０から信号ＲＥＮ２及びＷＥＮ２を受取る。フラグ発
生回路（図面に示していない）が、データ・アクセス制
御回路１８ａに対するＥＰＴＹ１，ＦＵＬＬ１及びＮＥ
Ｐ１１信号と、データ・アクセス制御回路１８ｂに対す
るＥＰＴＹ２，ＦＵＬＬ２及びＮＥＰ１２信号とを発生
する。ＥＰＴＹ１は、メモリ１２ａが空であることを示
し、ＦＵＬＬ１はメモリ１２ａが一杯であることを示
す。ＮＥＰ１１（空の否定＋１）は、メモリ１２ａが読
取りの為に利用し得る少なくとも２つの位置を持つこと
を示す。ＥＰＴＹ２，ＦＵＬＬ２及びＮＥＰ１２は、メ
モリ１２ｂに対する同じ様な状態を示す。
照記号１８ａ−ｂで示してある）が、順次メモリ１０に
入力される制御信号に応答して、且つ内部で発生される
制御信号に応答して、制御信号を発生する。各々のデー
タ・アクセス制御回路１８が順次メモリ１０に対する読
取及び書込みクロック信号とリセット信号入力を受取
る。データ・アクセス制御回路１８ａが、後で説明する
バンク選択回路２０からＲＥＮ１及びＷＥＮ１を受取
る。データ・アクセス制御回路１８ｂがバンク選択回路
２０から信号ＲＥＮ２及びＷＥＮ２を受取る。フラグ発
生回路（図面に示していない）が、データ・アクセス制
御回路１８ａに対するＥＰＴＹ１，ＦＵＬＬ１及びＮＥ
Ｐ１１信号と、データ・アクセス制御回路１８ｂに対す
るＥＰＴＹ２，ＦＵＬＬ２及びＮＥＰ１２信号とを発生
する。ＥＰＴＹ１は、メモリ１２ａが空であることを示
し、ＦＵＬＬ１はメモリ１２ａが一杯であることを示
す。ＮＥＰ１１（空の否定＋１）は、メモリ１２ａが読
取りの為に利用し得る少なくとも２つの位置を持つこと
を示す。ＥＰＴＹ２，ＦＵＬＬ２及びＮＥＰ１２は、メ
モリ１２ｂに対する同じ様な状態を示す。
【００１４】データ・アクセス制御回路１８ａが読取及
び書込みパルス信号ＷＰ１及びＲＰ１を発生する。ＷＰ
１が書込みポインタ回路１６ａに入力され、ＲＰ１がフ
ラグ発生回路に入力される。ＷＰ１及びＲＰ１は、夫々
書込み及び読取に応答して発生されるパルスである。更
に、データ・アクセス制御回路１８ａが、読取ポインタ
回路１４ａに対する読取クロック信号（ＲＣＫ１）、読
取ポインタ回路１４ａに対するＲＢ１信号及び出力バッ
ファ制御回路２２ａに対するＦＡＬＬ１信号及びＰ１信
号を発生する。同様に、データ・アクセス制御回路１８
ｂが、書込みポインタ回路１６ｂに対するＷＰ２信号、
フラグ発生回路に対するＲＰ２信号、読取ポインタ回路
１４ｂに対するＲＣＫ２信号、読取ポインタ回路１４ｂ
に対するＲＢ２信号、出力バッファ制御回路２２ｂに対
するＦＡＬＬ２及びＰ２信号を発生する。ＤＩＮがメモ
リ１２ａ−ｂと出力バッファ制御回路２２ａ−ｂとに入
力される。データ出力信号（ＤＯＵＴ１）がメモリ・バ
ンク１２ａから出力され、出力バッファ回路２２ａに入
力される。ＤＯＵＴ２がメモリ・バンク１２ｂから出力
され、出力バッファ回路２２ｂに入力される。
び書込みパルス信号ＷＰ１及びＲＰ１を発生する。ＷＰ
１が書込みポインタ回路１６ａに入力され、ＲＰ１がフ
ラグ発生回路に入力される。ＷＰ１及びＲＰ１は、夫々
書込み及び読取に応答して発生されるパルスである。更
に、データ・アクセス制御回路１８ａが、読取ポインタ
回路１４ａに対する読取クロック信号（ＲＣＫ１）、読
取ポインタ回路１４ａに対するＲＢ１信号及び出力バッ
ファ制御回路２２ａに対するＦＡＬＬ１信号及びＰ１信
号を発生する。同様に、データ・アクセス制御回路１８
ｂが、書込みポインタ回路１６ｂに対するＷＰ２信号、
フラグ発生回路に対するＲＰ２信号、読取ポインタ回路
１４ｂに対するＲＣＫ２信号、読取ポインタ回路１４ｂ
に対するＲＢ２信号、出力バッファ制御回路２２ｂに対
するＦＡＬＬ２及びＰ２信号を発生する。ＤＩＮがメモ
リ１２ａ−ｂと出力バッファ制御回路２２ａ−ｂとに入
力される。データ出力信号（ＤＯＵＴ１）がメモリ・バ
ンク１２ａから出力され、出力バッファ回路２２ａに入
力される。ＤＯＵＴ２がメモリ・バンク１２ｂから出力
され、出力バッファ回路２２ｂに入力される。
【００１５】ＲＣＫ１は、読取信号に応答して発生され
るパルスであり、読取ポインタ回路１４ａに記憶される
ポインタのインクレメントの為に使われる。ＲＢ１は、
読取クロックに応答して、但し、データをメモリ１２ａ
から出力バッファ回路２２ａに読出す時にだけ、発生さ
れるパルスである。この発明のこう云う一面は後で詳し
く説明する。ＦＡＬＬ１信号は「落し込み」即ち、ＤＩ
Ｎの値を出力バッファ２２ａにラッチすることができる
様にする為に発生されるパルスである。この発明のこう
云う一面も、後で詳しく説明する。Ｐ１はＲＢ１を遅延
させたものであって、データがメモリ１２ａから出力バ
ッファ回路２２ａに読出される時の落し込みを防止する
のに使われる。ＷＰ２，ＲＰ２，ＲＣＫ２，ＲＢ２，Ｆ
ＡＬＬ２及びＰ２は、メモリ１２ｂ及び出力バッファ２
２ｂに対して同じ作用を持つ。データ・アクセス制御回
路が、１９８９年１１月２８日に出願された発明者タイ
他の発明の名称「データ・アクセス制御装置及び方法」
と云う係属中の米国特許出願通し番号第４４２，１００
号に詳しく説明されているので、これを引用する。
るパルスであり、読取ポインタ回路１４ａに記憶される
ポインタのインクレメントの為に使われる。ＲＢ１は、
読取クロックに応答して、但し、データをメモリ１２ａ
から出力バッファ回路２２ａに読出す時にだけ、発生さ
れるパルスである。この発明のこう云う一面は後で詳し
く説明する。ＦＡＬＬ１信号は「落し込み」即ち、ＤＩ
Ｎの値を出力バッファ２２ａにラッチすることができる
様にする為に発生されるパルスである。この発明のこう
云う一面も、後で詳しく説明する。Ｐ１はＲＢ１を遅延
させたものであって、データがメモリ１２ａから出力バ
ッファ回路２２ａに読出される時の落し込みを防止する
のに使われる。ＷＰ２，ＲＰ２，ＲＣＫ２，ＲＢ２，Ｆ
ＡＬＬ２及びＰ２は、メモリ１２ｂ及び出力バッファ２
２ｂに対して同じ作用を持つ。データ・アクセス制御回
路が、１９８９年１１月２８日に出願された発明者タイ
他の発明の名称「データ・アクセス制御装置及び方法」
と云う係属中の米国特許出願通し番号第４４２，１００
号に詳しく説明されているので、これを引用する。
【００１６】バンク選択回路２０がデータ・アクセス制
御回路１８ａ−ｂから信号ＷＰ１，ＷＰ２，ＲＰ１及び
ＲＰ２を受取る。バンク選択回路２０が信号ＷＥＮ１，
ＷＥＮ２，ＲＥＮ１及びＲＥＮ２を出力する。これらの
信号がデータ・アクセス制御回路１８ａ−ｂ及び出力制
御回路２４に結合される。
御回路１８ａ−ｂから信号ＷＰ１，ＷＰ２，ＲＰ１及び
ＲＰ２を受取る。バンク選択回路２０が信号ＷＥＮ１，
ＷＥＮ２，ＲＥＮ１及びＲＥＮ２を出力する。これらの
信号がデータ・アクセス制御回路１８ａ−ｂ及び出力制
御回路２４に結合される。
【００１７】出力バッファ制御回路２２ａは、入力がＦ
ＡＬＬ１及びＰ１信号に結合されたナンド・ゲート２６
を有する。ナンド・ゲート２６の出力がインバータ２８
の入力と、伝達ゲート３０の反転制御入力とに結合され
ている。インバータ制御回路２８の出力が伝達ゲート３
０の非反転制御入力に接続される。ＤＩＮ信号が伝達ゲ
ート３０の入力に結合される。インバータ３４，３６で
構成されるラッチ３２が、伝達ゲート３０の出力に結合
される。第２の伝達ゲート３８の反転制御入力がパルス
発生器４０の出力に結合される。この発生器は制御信号
ＲＢ１を受取って、それに応答して、ＤＯＵＴ１信号を
ラッチ３２にラッチする為のパルスを発生する。パルス
発生器４０の出力はインバータ４２にも接続されてお
り、このインバータの出力が伝達ゲート３８の非反転制
御入力に結合される。ＤＯＵＴ１信号が伝達ゲート３８
の入力に結合される。伝達ゲート３８の出力がラッチ３
２に結合される。ラッチ３２の出力が出力制御回路２４
に結合される。同様に、ＦＡＬＬ２及びＰ２信号がナン
ド・ゲート４４の入力に結合される。ナンド・ゲート４
４の出力がインバータ４６の入力と、伝達ゲート４８の
反転制御入力とに結合される。インバータ４６の出力が
伝達ゲート４８の非反転制御入力に接続される。ＤＩＮ
が伝達ゲート４８の入力に結合され、伝達ゲート４８の
出力が、インバータ５２，５４で構成されたラッチ５０
に結合される。ラッチ５０に対する入力が出力伝達ゲー
ト５６に結合され、このゲートの非反転制御入力がイン
バータ５８の出力に結合され、反転入力がパルス発生器
６０の出力に結合される。ＤＯＵＴ２信号が伝達ゲート
５６の入力に結合される。パルス発生器６０が信号ＲＢ
２を入力とし、インバータ５８の入力に出力する。ラッ
チ５０の出力が出力制御回路２４に結合される。出力制
御回路２４は２つのアンド・ゲート６２，６４を持ち、
その出力がオア・ゲート６８に結合される。アンド・ゲ
ート６２はＲＥＮ１信号及びラッチ３２の出力がその入
力に結合されており、アンド・ゲート６４は、ＲＥＮ２
信号及びラッチ５０の出力がその入力に接続されてい
る。オア・ゲート６６の出力がメモリ１０の出力（ＱＯ
ＵＴ）となる。
ＡＬＬ１及びＰ１信号に結合されたナンド・ゲート２６
を有する。ナンド・ゲート２６の出力がインバータ２８
の入力と、伝達ゲート３０の反転制御入力とに結合され
ている。インバータ制御回路２８の出力が伝達ゲート３
０の非反転制御入力に接続される。ＤＩＮ信号が伝達ゲ
ート３０の入力に結合される。インバータ３４，３６で
構成されるラッチ３２が、伝達ゲート３０の出力に結合
される。第２の伝達ゲート３８の反転制御入力がパルス
発生器４０の出力に結合される。この発生器は制御信号
ＲＢ１を受取って、それに応答して、ＤＯＵＴ１信号を
ラッチ３２にラッチする為のパルスを発生する。パルス
発生器４０の出力はインバータ４２にも接続されてお
り、このインバータの出力が伝達ゲート３８の非反転制
御入力に結合される。ＤＯＵＴ１信号が伝達ゲート３８
の入力に結合される。伝達ゲート３８の出力がラッチ３
２に結合される。ラッチ３２の出力が出力制御回路２４
に結合される。同様に、ＦＡＬＬ２及びＰ２信号がナン
ド・ゲート４４の入力に結合される。ナンド・ゲート４
４の出力がインバータ４６の入力と、伝達ゲート４８の
反転制御入力とに結合される。インバータ４６の出力が
伝達ゲート４８の非反転制御入力に接続される。ＤＩＮ
が伝達ゲート４８の入力に結合され、伝達ゲート４８の
出力が、インバータ５２，５４で構成されたラッチ５０
に結合される。ラッチ５０に対する入力が出力伝達ゲー
ト５６に結合され、このゲートの非反転制御入力がイン
バータ５８の出力に結合され、反転入力がパルス発生器
６０の出力に結合される。ＤＯＵＴ２信号が伝達ゲート
５６の入力に結合される。パルス発生器６０が信号ＲＢ
２を入力とし、インバータ５８の入力に出力する。ラッ
チ５０の出力が出力制御回路２４に結合される。出力制
御回路２４は２つのアンド・ゲート６２，６４を持ち、
その出力がオア・ゲート６８に結合される。アンド・ゲ
ート６２はＲＥＮ１信号及びラッチ３２の出力がその入
力に結合されており、アンド・ゲート６４は、ＲＥＮ２
信号及びラッチ５０の出力がその入力に接続されてい
る。オア・ゲート６６の出力がメモリ１０の出力（ＱＯ
ＵＴ）となる。
【００１８】バンク選択回路２０はナンド・ゲート６
８，７０，７２，７４で構成される。ナンド・ゲート６
８は、ＷＰ１信号及びナンド・ゲート７０の出力を入力
とする。ナンド・ゲート７０はナンド・ゲート６８の出
力、ＷＰ２信号及びリセット信号を入力とする。ナンド
・ゲート７２はＲＰ１信号及びナンド・ゲート７４の出
力を入力とする。ナンド・ゲート７４はＲＰ２信号、ナ
ンド・ゲート７２の出力及びリセット信号を入力とす
る。ナンド・ゲート６８の出力がＷＥＮ２信号を発生
し、ナンド・ゲート７０の出力がＷＥＮ１信号を発生
し、ナンド・ゲート７２の出力がＲＥＮ２信号を発生
し、ナンド・ゲート７４の出力がＲＥＮ１信号を発生す
る。
８，７０，７２，７４で構成される。ナンド・ゲート６
８は、ＷＰ１信号及びナンド・ゲート７０の出力を入力
とする。ナンド・ゲート７０はナンド・ゲート６８の出
力、ＷＰ２信号及びリセット信号を入力とする。ナンド
・ゲート７２はＲＰ１信号及びナンド・ゲート７４の出
力を入力とする。ナンド・ゲート７４はＲＰ２信号、ナ
ンド・ゲート７２の出力及びリセット信号を入力とす
る。ナンド・ゲート６８の出力がＷＥＮ２信号を発生
し、ナンド・ゲート７０の出力がＷＥＮ１信号を発生
し、ナンド・ゲート７２の出力がＲＥＮ２信号を発生
し、ナンド・ゲート７４の出力がＲＥＮ１信号を発生す
る。
【００１９】多くの用途では、書込み及び読取信号は非
同期である。書込み信号の有効な縁（例として、書込み
信号の立上りが有効な縁であると仮定する）で、ＤＩＮ
信号によって表される値が、メモリ１２が一杯でなけれ
ば、次に利用し得る位置に書込まれる。読取信号の有効
な縁（これも立上りと仮定する）で、次に読取るべき位
置が適当なメモリ１２ａ又は１２ｂからＤＯＵＴ１又は
ＤＯＵＴ２信号に出力される。
同期である。書込み信号の有効な縁（例として、書込み
信号の立上りが有効な縁であると仮定する）で、ＤＩＮ
信号によって表される値が、メモリ１２が一杯でなけれ
ば、次に利用し得る位置に書込まれる。読取信号の有効
な縁（これも立上りと仮定する）で、次に読取るべき位
置が適当なメモリ１２ａ又は１２ｂからＤＯＵＴ１又は
ＤＯＵＴ２信号に出力される。
【００２０】ＥＰＴＹ１，ＦＵＬＬ１，ＥＰＴＹ２，Ｆ
ＵＬＬ２信号がフラグ発生回路によって発生され、夫々
のメモリ・バンク１２ａ−ｂが空であるか一杯であるか
を示す。フラグ発生回路は、１９８９年８月１４日に出
願された発明者Ｋ．Ｌ．ウイリアムズ他の発明の名称
「プログラム可能な状態フラグ発生器ＦＩＦＯ」と云う
係属中の米国特許出願通し番号第３９３，４４０号に関
連して説明する。外部回路からリセット信号を受取る。
リセット信号が論理低である時、データ・アクセス制御
回路１８が初期設定され、バンク選択回路２０はＷＥＮ
１及びＲＥＮ１が高でＷＥＮ２及びＲＥＮ２が低の初期
状態に設定される。
ＵＬＬ２信号がフラグ発生回路によって発生され、夫々
のメモリ・バンク１２ａ−ｂが空であるか一杯であるか
を示す。フラグ発生回路は、１９８９年８月１４日に出
願された発明者Ｋ．Ｌ．ウイリアムズ他の発明の名称
「プログラム可能な状態フラグ発生器ＦＩＦＯ」と云う
係属中の米国特許出願通し番号第３９３，４４０号に関
連して説明する。外部回路からリセット信号を受取る。
リセット信号が論理低である時、データ・アクセス制御
回路１８が初期設定され、バンク選択回路２０はＷＥＮ
１及びＲＥＮ１が高でＷＥＮ２及びＲＥＮ２が低の初期
状態に設定される。
【００２１】ＷＥＮ１及びＷＥＮ２信号は、どのメモリ
が作用するか（即ち、どのメモリが次に到来するデータ
単位を記憶するか）を示す。ＷＥＮ１が高である時、メ
モリ１２ａが作用し、ＷＥＮ２が高である時、メモリ１
２ｂが作用する。ナンド・ゲート６８，７０がＳＲ（セ
ット−リセット）フリップフロップを形成する。ＷＥＮ
１が高でＷＥＮ２が低である時、ナンド・ゲート６８，
７０の出力は、ＷＰ１信号が低にパルス駆動されるま
で、この状態にとどまる。同様に、ＷＥＮ２が論理高で
ＷＥＮ１が論理低である時、ナンド・ゲート６８，７０
の出力は、ＷＰ２信号が低にパルス駆動されるまで変ら
ない。従って、メモリ・バンク１２ａに対する書込みの
後、ＷＰ１信号がデータ・アクセス制御回路１８ａによ
って低にパルス駆動され、こうしてＷＥＮ２信号と高に
すると共にＷＥＮ１信号を低にする。メモリ・バンク１
２ｂに対する書込みの後、データ・アクセス制御回路１
８はＷＰ２を低にパルス駆動し、こうしてＷＥＮ１を高
及びＷＥＮ２を低に夫々強制的に変える。ナンド・ゲー
ト７２，７４の動作はナンド・ゲート６８，７０の動作
と同じである。メモリ・バンク１２ａからの読取りの
後、ＲＰ１が低にパルス駆動され、メモリ・バンク１２
ｂからの読取りの後、ＲＰ２が低にパルス駆動される。
が作用するか（即ち、どのメモリが次に到来するデータ
単位を記憶するか）を示す。ＷＥＮ１が高である時、メ
モリ１２ａが作用し、ＷＥＮ２が高である時、メモリ１
２ｂが作用する。ナンド・ゲート６８，７０がＳＲ（セ
ット−リセット）フリップフロップを形成する。ＷＥＮ
１が高でＷＥＮ２が低である時、ナンド・ゲート６８，
７０の出力は、ＷＰ１信号が低にパルス駆動されるま
で、この状態にとどまる。同様に、ＷＥＮ２が論理高で
ＷＥＮ１が論理低である時、ナンド・ゲート６８，７０
の出力は、ＷＰ２信号が低にパルス駆動されるまで変ら
ない。従って、メモリ・バンク１２ａに対する書込みの
後、ＷＰ１信号がデータ・アクセス制御回路１８ａによ
って低にパルス駆動され、こうしてＷＥＮ２信号と高に
すると共にＷＥＮ１信号を低にする。メモリ・バンク１
２ｂに対する書込みの後、データ・アクセス制御回路１
８はＷＰ２を低にパルス駆動し、こうしてＷＥＮ１を高
及びＷＥＮ２を低に夫々強制的に変える。ナンド・ゲー
ト７２，７４の動作はナンド・ゲート６８，７０の動作
と同じである。メモリ・バンク１２ａからの読取りの
後、ＲＰ１が低にパルス駆動され、メモリ・バンク１２
ｂからの読取りの後、ＲＰ２が低にパルス駆動される。
【００２２】順次メモリ１０の動作は、順次メモリ１０
の書込み動作に対するクロック信号を示す図２に最もよ
く示されている。書込み信号の各々の作用する縁７６
で、ＤＩＮ信号の値を、ＷＥＮ１及びＷＥＮ２信号によ
って示されたメモリに書込もうとする。この為、ｔ
1 に、書込み信号が高に変化し、ＷＰ１を低に変化させ
る。ＷＥＮ１がｔ1 の時に高であるから、信号ＤＩＮの
データの値がメモリ・バンク１２ａに書込まれる。ＷＰ
１が低にパルス駆動された後、ＷＥＮ１が低に変化し、
ＷＥＮ２が高に変化して、次の書込みに備える。メモリ
・バンク１２ａは、時刻ｔ3 まで、別の書込み動作の準
備が出来ないが、順次メモリ１０は時刻ｔ2 により多く
のデータを受取る様に作用し得る。この点で、書込み信
号が高に変化し、ＷＰ２信号を低にパルス駆動する。従
って、時刻ｔ2 にＤＩＮにあるデータの値がメモリ・バ
ンク１２ｂに書込まれる。ＷＰ２が低にパルス駆動され
た後、ＷＥＮ１が高に変化し、ＷＥＮ２が低に変化し
て、メモリ・バンク１２ａに対する次の書込みの用意を
する。
の書込み動作に対するクロック信号を示す図２に最もよ
く示されている。書込み信号の各々の作用する縁７６
で、ＤＩＮ信号の値を、ＷＥＮ１及びＷＥＮ２信号によ
って示されたメモリに書込もうとする。この為、ｔ
1 に、書込み信号が高に変化し、ＷＰ１を低に変化させ
る。ＷＥＮ１がｔ1 の時に高であるから、信号ＤＩＮの
データの値がメモリ・バンク１２ａに書込まれる。ＷＰ
１が低にパルス駆動された後、ＷＥＮ１が低に変化し、
ＷＥＮ２が高に変化して、次の書込みに備える。メモリ
・バンク１２ａは、時刻ｔ3 まで、別の書込み動作の準
備が出来ないが、順次メモリ１０は時刻ｔ2 により多く
のデータを受取る様に作用し得る。この点で、書込み信
号が高に変化し、ＷＰ２信号を低にパルス駆動する。従
って、時刻ｔ2 にＤＩＮにあるデータの値がメモリ・バ
ンク１２ｂに書込まれる。ＷＰ２が低にパルス駆動され
た後、ＷＥＮ１が高に変化し、ＷＥＮ２が低に変化し
て、メモリ・バンク１２ａに対する次の書込みの用意を
する。
【００２３】これから分かる様に、順次メモリ１０は、
インターリーブ形でないメモリ・アーキテクチュアで利
用し得る場合より２倍速い速度でデータ単位を記憶する
ことができる。このデータ速度は、追加のメモリ・バン
クをインターリーブすることにより、更に高めることが
できる。例えば、４つのメモリ・バンク１２を利用する
ことができれば、１個のメモリ・バンクがデータ単位を
記憶して回復するのに要する時間の内に、４回の書込み
動作を実行することができる。
インターリーブ形でないメモリ・アーキテクチュアで利
用し得る場合より２倍速い速度でデータ単位を記憶する
ことができる。このデータ速度は、追加のメモリ・バン
クをインターリーブすることにより、更に高めることが
できる。例えば、４つのメモリ・バンク１２を利用する
ことができれば、１個のメモリ・バンクがデータ単位を
記憶して回復するのに要する時間の内に、４回の書込み
動作を実行することができる。
【００２４】これまで述べた書込み動作と同様に、読取
動作も、インターリーブ形でないメモリの場合の２倍の
速度で、図１の順次メモリ１０によって行なうことがで
きる。追加のデータ・バンク１２を用いれば、データ伝
送速度を更に高めることができる。高くしたデータ出力
速度に対処する為、出力バッファ制御回路２２ａ−ｂ及
び出力制御回路２４で構成されたＩ／Ｏ回路を設ける。
動作も、インターリーブ形でないメモリの場合の２倍の
速度で、図１の順次メモリ１０によって行なうことがで
きる。追加のデータ・バンク１２を用いれば、データ伝
送速度を更に高めることができる。高くしたデータ出力
速度に対処する為、出力バッファ制御回路２２ａ−ｂ及
び出力制御回路２４で構成されたＩ／Ｏ回路を設ける。
【００２５】図１及び３ａ−ｂを参照して、出力バッフ
ァ回路２２及び出力制御回路２４の動作を説明する。図
３ａ−ｂは、出力制御回路２４を介して出力する為に、
どの様にデータが出力バッファ回路２２ａ−ｂにロード
されるかを示すグラフである。メモリ１２ａ−ｂが空で
あれば、このメモリに向けられた新しいデータがメモリ
１２ａ、又は１２ｂと、関連するバッファ回路２２ａ
（Ｐ１及びＦＡＬＬ１に応答して）又は２２ｂ（Ｐ２及
びＦＡＬＬ２に応答して）との両方に記憶される。従っ
て、メモリ１２ａ−ｂが両方共最初は空であると仮定す
ると、１番目の入力データ単位がメモリ１２ａと出力バ
ッファ回路２２ａとの両方に書込まれ、２番目の入力デ
ータ単位がメモリ１２ｂと出力バッファ回路２２ｂの両
方に書込まれる。
ァ回路２２及び出力制御回路２４の動作を説明する。図
３ａ−ｂは、出力制御回路２４を介して出力する為に、
どの様にデータが出力バッファ回路２２ａ−ｂにロード
されるかを示すグラフである。メモリ１２ａ−ｂが空で
あれば、このメモリに向けられた新しいデータがメモリ
１２ａ、又は１２ｂと、関連するバッファ回路２２ａ
（Ｐ１及びＦＡＬＬ１に応答して）又は２２ｂ（Ｐ２及
びＦＡＬＬ２に応答して）との両方に記憶される。従っ
て、メモリ１２ａ−ｂが両方共最初は空であると仮定す
ると、１番目の入力データ単位がメモリ１２ａと出力バ
ッファ回路２２ａとの両方に書込まれ、２番目の入力デ
ータ単位がメモリ１２ｂと出力バッファ回路２２ｂの両
方に書込まれる。
【００２６】出力バッファ回路２２は極めて高速である
から、データが関連するメモリ１２に記憶されるよりも
ずっと前に、データがその中にラッチされる。３番目の
データ単位が読取動作の前に、順次メモリ１０に書込ま
れた場合、３番目のデータ単位が（順次メモリ１０がＦ
ＩＦＯであると仮定すれば）、メモリ・バンク１２ａに
書込まれる。出力回路が、ＲＥＮ１及びＲＥＮ２信号に
応答して、信号バッファ回路２２ａ−ｂの内の選ばれた
一方から読出す。
から、データが関連するメモリ１２に記憶されるよりも
ずっと前に、データがその中にラッチされる。３番目の
データ単位が読取動作の前に、順次メモリ１０に書込ま
れた場合、３番目のデータ単位が（順次メモリ１０がＦ
ＩＦＯであると仮定すれば）、メモリ・バンク１２ａに
書込まれる。出力回路が、ＲＥＮ１及びＲＥＮ２信号に
応答して、信号バッファ回路２２ａ−ｂの内の選ばれた
一方から読出す。
【００２７】図３ｂに示す様に、３回の書込み動作の後
に読取動作が行なわれれば、３番目のデータ単位はＤＯ
ＵＴ１を介してメモリ１２ａから読出され、出力制御回
路が出力バッファ２２ｂに切換わるのと同時に（ＲＢ１
に応答して）出力バッファ回路２２ａに記憶され、次の
読取りに備える。この為、出力制御回路が次の読取りの
為に出力バッファ回路２２ａに切換わる時、正しいデー
タ単位がその中に記憶されている。
に読取動作が行なわれれば、３番目のデータ単位はＤＯ
ＵＴ１を介してメモリ１２ａから読出され、出力制御回
路が出力バッファ２２ｂに切換わるのと同時に（ＲＢ１
に応答して）出力バッファ回路２２ａに記憶され、次の
読取りに備える。この為、出力制御回路が次の読取りの
為に出力バッファ回路２２ａに切換わる時、正しいデー
タ単位がその中に記憶されている。
【００２８】高速出力バッファ回路２２ａ−ｂの利点は
例によるのが最も分かりやすい。メモリ１２ａ−ｂが最
初は空であると仮定すると、１番目のワードがメモリ１
２ａに記憶され、２番目のワードがメモリ１２ｂに記憶
される。読取及び書込み動作が略同じ速度で行なわれる
とした場合、１番目のワードに対する読取りは２番目の
ワードの書込みより前に行なわれる。然し、メモリ１２
ａの書込み動作が完全に行なわれるまでは、メモリ１２
ａから１番目のワードを読取ることはできない。図２に
ついて述べた様に、メモリ１２ａに対する書込み動作が
完全に行なわれるのは、２番目の書込み動作より若干時
間がたった後のことである。同様に、２番目のワード
は、３番目の書込み動作より或る時間がたつまでは、メ
モリ１２ｂから読取ることができない。然し、この発明
は関連するメモリ１２ａ又は１２ｂから読取ろうとする
次のワードを記憶する高速バッファを用意している。バ
ッファ回路２２ａ−ｂは、メモリ１２ａ−ｂよりもずっ
と速くデータの値を記憶することができるから、出力し
ようとする次のデータの値が常に用意できている。
例によるのが最も分かりやすい。メモリ１２ａ−ｂが最
初は空であると仮定すると、１番目のワードがメモリ１
２ａに記憶され、２番目のワードがメモリ１２ｂに記憶
される。読取及び書込み動作が略同じ速度で行なわれる
とした場合、１番目のワードに対する読取りは２番目の
ワードの書込みより前に行なわれる。然し、メモリ１２
ａの書込み動作が完全に行なわれるまでは、メモリ１２
ａから１番目のワードを読取ることはできない。図２に
ついて述べた様に、メモリ１２ａに対する書込み動作が
完全に行なわれるのは、２番目の書込み動作より若干時
間がたった後のことである。同様に、２番目のワード
は、３番目の書込み動作より或る時間がたつまでは、メ
モリ１２ｂから読取ることができない。然し、この発明
は関連するメモリ１２ａ又は１２ｂから読取ろうとする
次のワードを記憶する高速バッファを用意している。バ
ッファ回路２２ａ−ｂは、メモリ１２ａ−ｂよりもずっ
と速くデータの値を記憶することができるから、出力し
ようとする次のデータの値が常に用意できている。
【００２９】順次メモリ１０がＬＩＦＯメモリであれ
ば、到来するデータ単位が、各々の書込み動作の後、正
しい出力バッファ回路２２に記憶される。出力バッファ
の内容を読取った時、その出力バッファは関連するメモ
リ１２ａ又は１２ｂからのデータを受取る。
ば、到来するデータ単位が、各々の書込み動作の後、正
しい出力バッファ回路２２に記憶される。出力バッファ
の内容を読取った時、その出力バッファは関連するメモ
リ１２ａ又は１２ｂからのデータを受取る。
【００３０】この発明は従来に比べて著しい利点をもた
らす。読取及び書込み動作がインターリーブ形でメモリ
に対して行なわれるから、余分の電力を必要とする一層
高速のトランジスタ技術に頼らずに、データ入力及び出
力伝送速度がかなり高くなる。更に、出力バッファ回路
２２は、順次メモリ１０に入力した直後に読取ることが
できる様にする。
らす。読取及び書込み動作がインターリーブ形でメモリ
に対して行なわれるから、余分の電力を必要とする一層
高速のトランジスタ技術に頼らずに、データ入力及び出
力伝送速度がかなり高くなる。更に、出力バッファ回路
２２は、順次メモリ１０に入力した直後に読取ることが
できる様にする。
【００３１】この発明並びにその利点を詳しく説明した
が、特許請求の範囲によって定められたこの発明の範囲
内で、この実施例に種々の変更を加えることができるこ
とは云うまでもない。
が、特許請求の範囲によって定められたこの発明の範囲
内で、この実施例に種々の変更を加えることができるこ
とは云うまでもない。
【００３２】以上の説明に関連して、この発明は更に下
記の実施態様を有する。 (1) 何れもデータ単位を記憶する様に作用し得る複数
個のメモリと、到来ワードを相次ぐメモリに書込むと共
に、予定の順序で前記メモリからデータ単位を読出すイ
ンターリーブ制御回路とを有する順次メモリ。
記の実施態様を有する。 (1) 何れもデータ単位を記憶する様に作用し得る複数
個のメモリと、到来ワードを相次ぐメモリに書込むと共
に、予定の順序で前記メモリからデータ単位を読出すイ
ンターリーブ制御回路とを有する順次メモリ。
【００３３】(2） (1) 項に記載した順次メモリに於
て、インターリーブ制御回路が先入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
て、インターリーブ制御回路が先入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
【００３４】(3） (1) 項に記載した順次メモリに於
て、インターリーブ制御回路が後入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
て、インターリーブ制御回路が後入れ先出し順序でデー
タ単位を読取る様に作用し得る順次メモリ。
【００３５】(4） (1) 項に記載した順次メモリに於
て、インターリーブ制御回路が、前記複数個のメモリの
内、それから読取る現在の１つを示す読取付能信号を発
生する回路を有する順次メモリ。
て、インターリーブ制御回路が、前記複数個のメモリの
内、それから読取る現在の１つを示す読取付能信号を発
生する回路を有する順次メモリ。
【００３６】(5） (4) 項に記載した順次メモリに於
て、更にインターリーブ制御回路が、各々のメモリの
内、そこから読取る現在の位置を示す様に作用し得るポ
インタ回路を有する順次メモリ。
て、更にインターリーブ制御回路が、各々のメモリの
内、そこから読取る現在の位置を示す様に作用し得るポ
インタ回路を有する順次メモリ。
【００３７】(6） (5) 項に記載した順次メモリに於
て、更にインターリーブ制御回路が、現在の位置にある
データ・ワードを出力する為の制御信号を現在のメモリ
に対して発生する回路を有する順次メモリ。
て、更にインターリーブ制御回路が、現在の位置にある
データ・ワードを出力する為の制御信号を現在のメモリ
に対して発生する回路を有する順次メモリ。
【００３８】(7） (1) 項に記載した順次メモリに於
て、複数個のメモリがランダムアクセスメモリで構成さ
れる順次メモリ。
て、複数個のメモリがランダムアクセスメモリで構成さ
れる順次メモリ。
【００３９】(8） (7) 項に記載した順次メモリに於
て、ランダムアクセス・メモリが静止形メモリである順
次メモリ。
て、ランダムアクセス・メモリが静止形メモリである順
次メモリ。
【００４０】(9) データ単位を受取る入力回路と、該
データ単位を記憶する複数個のメモリと、制御回路とを
有し、該制御回路は、到来データ単位を相次ぐメモリに
書込んで、任意の１つのメモリの伝送速度より高い伝送
速度でデータ単位をＦＩＦＯに書込むことができる様に
する回路、及び相次ぐメモリからの到来データ単位を読
取って、任意の１つのメモリの伝送速度より高い伝送速
度でＦＩＦＯからデータ単位を読取ることができる様に
する回路で構成されているＦＩＦＯメモリ。
データ単位を記憶する複数個のメモリと、制御回路とを
有し、該制御回路は、到来データ単位を相次ぐメモリに
書込んで、任意の１つのメモリの伝送速度より高い伝送
速度でデータ単位をＦＩＦＯに書込むことができる様に
する回路、及び相次ぐメモリからの到来データ単位を読
取って、任意の１つのメモリの伝送速度より高い伝送速
度でＦＩＦＯからデータ単位を読取ることができる様に
する回路で構成されているＦＩＦＯメモリ。
【００４１】(10) (9) 項に記載したＦＩＦＯメモリに
於て、書込み回路が、到来データ・ワードを書込むべき
前記メモリの内の現在の１つを示す回路を有するＦＩＦ
Ｏメモリ。
於て、書込み回路が、到来データ・ワードを書込むべき
前記メモリの内の現在の１つを示す回路を有するＦＩＦ
Ｏメモリ。
【００４２】(11) (10)項に記載したＦＩＦＯメモリに
於て、特定する回路がフリップフロップで構成されるＦ
ＩＦＯメモリ。
於て、特定する回路がフリップフロップで構成されるＦ
ＩＦＯメモリ。
【００４３】(12) (11)項に記載したＦＩＦＯメモリに
於て、書込み制御回路が、各々のメモリに付設されてい
て、該メモリ内で到来データ単位を書込むべき現在の位
置を示すポインタを発生するポインタ回路を有するＦＩ
ＦＯメモリ。
於て、書込み制御回路が、各々のメモリに付設されてい
て、該メモリ内で到来データ単位を書込むべき現在の位
置を示すポインタを発生するポインタ回路を有するＦＩ
ＦＯメモリ。
【００４４】(13) (9) 項に記載したＦＩＦＯメモリに
於て、読取回路が、前記複数個のメモリの内、そこから
読取るべき現在の１つを示す回路を有するＦＩＦＯメモ
リ。
於て、読取回路が、前記複数個のメモリの内、そこから
読取るべき現在の１つを示す回路を有するＦＩＦＯメモ
リ。
【００４５】(14) (13)項に記載したＦＩＦＯメモリに
於て、更に読取回路が、夫々のメモリに付設されてい
て、該メモリ内でそこからデータの値を読取るべき現在
の位置を示すポインタを発生するポインタ回路を有する
ＦＩＦＯメモリ。
於て、更に読取回路が、夫々のメモリに付設されてい
て、該メモリ内でそこからデータの値を読取るべき現在
の位置を示すポインタを発生するポインタ回路を有する
ＦＩＦＯメモリ。
【００４６】(15) (14)項に記載したＦＩＦＯメモリに
於て、更に前記読取回路が、関連する現在の位置にある
データ・ワードを出力する制御信号を前記現在のメモリ
に対して発生する回路を有するＦＩＦＯメモリ。
於て、更に前記読取回路が、関連する現在の位置にある
データ・ワードを出力する制御信号を前記現在のメモリ
に対して発生する回路を有するＦＩＦＯメモリ。
【００４７】(16) データ単位を順次記憶する方法に於
て、到来データ単位を相次いで複数個のメモリに書込
み、予定の順序で前記メモリからデータ単位を読出す工
程を含む方法。
て、到来データ単位を相次いで複数個のメモリに書込
み、予定の順序で前記メモリからデータ単位を読出す工
程を含む方法。
【００４８】(17) (16)項に記載した方法に於て、前記
順序が先入れ先出しである方法。
順序が先入れ先出しである方法。
【００４９】(18) (16)項に記載した方法に於て、前記
順序が後入れ先出しである方法。
順序が後入れ先出しである方法。
【００５０】(19) (16)項に記載した方法に於て、書込
む工程が、次の到来データ単位を書込むべき現在のメモ
リを決定し、該データ単位を書き込むべき位置を示すポ
インタを前記現在のメモリに対して設定し、前記データ
単位を前記位置に書込む為の制御信号を発生する工程を
含む方法。
む工程が、次の到来データ単位を書込むべき現在のメモ
リを決定し、該データ単位を書き込むべき位置を示すポ
インタを前記現在のメモリに対して設定し、前記データ
単位を前記位置に書込む為の制御信号を発生する工程を
含む方法。
【００５１】(20) (16)項に記載した方法に於て、書込
む工程が、そこから次のデータ単位を読取ろうとする現
在のメモリを決定し、該データ単位をそこから読取ろう
とする位置を示すポインタを前記現在のメモリに対して
設定し、前記位置から前記データ単位を読取る為の制御
信号を発生する工程を含む方法。
む工程が、そこから次のデータ単位を読取ろうとする現
在のメモリを決定し、該データ単位をそこから読取ろう
とする位置を示すポインタを前記現在のメモリに対して
設定し、前記位置から前記データ単位を読取る為の制御
信号を発生する工程を含む方法。
【００５２】(21) 順次メモリ１０が、高いデータ速度
を達成する為に、関連する出力バッファ２２ａ−ｂを持
つインターリーブ形メモリ１２ａ−ｂを用いる。データ
・アクセス制御回路１８及びバンク選択回路２０が、メ
モリ・バンク１２ａ−ｂに書込み、並びにそれから読取
る順序を制御する。出力バッファ回路２２ａ−ｂは、デ
ータ・ワードが順次メモリ１０に書込まれた後、瞬時的
に読取ることができる様にする。
を達成する為に、関連する出力バッファ２２ａ−ｂを持
つインターリーブ形メモリ１２ａ−ｂを用いる。データ
・アクセス制御回路１８及びバンク選択回路２０が、メ
モリ・バンク１２ａ−ｂに書込み、並びにそれから読取
る順序を制御する。出力バッファ回路２２ａ−ｂは、デ
ータ・ワードが順次メモリ１０に書込まれた後、瞬時的
に読取ることができる様にする。
【図１】好ましい実施例のＦＩＦＯメモリの回路図。
【図２】図１の回路に関連する時間線図。
【図３】好ましい実施例で使われる高速入力／出力回路
の動作を例示する図。
の動作を例示する図。
１２ メモリ・バンク １４ 読取ポインタ回路 １６ 書込みポインタ回路 １８ データ・アクセス制御回路 ２０ バンク選択回路 ２２ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス エル．ウイリアムズ アメリカ合衆国テキサス州リチャードソ ン，ウェンディ ウエイ 1619 (56)参考文献 特開 昭63−183679（ＪＰ，Ａ) 米国特許3824562（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 7/00 G06F 5/06
Claims (1)
- 【請求項１】 データ単位を逐次受信する入力と、 複数のメモリであって、前記入力に接続され、前記デー
タ単位のうち選択されたデータ単位を記憶する前記複数
のメモリと、 前記複数のメモリに接続され、連続する前記選択された
データ単位を連続する前記メモリに書き込み、前記メモ
リから所定の順序で前記書き込まれたデータ単位を読み
出すインターリーブ制御回路を含む順次メモリであっ
て、 前記インターリーブ制御回路は、 それぞれ前記複数のメモリの内の関連するメモリに接続
され、データを書き込むべき次の連関メモリ位置を示す
複数のポインタ回路であって、第一あるいは第二の状態
のいずれかを有する第一制御信号を受信し前記第一制御
信号に応じてデータ単位を前記次の連関メモリ位置に書
き込む前記複数の書き込みポインタ回路と、 前記複数のメモリのひとつにそれぞれ関連する複数のデ
ータアクセス制御回路であって、第一あるいは第二の状
態を有する書き込み信号と第一あるいは第二の状態を有
する第二の制御信号を受信し、前記書き込み信号の前記
第一の状態と前記第二の制御信号に応じて前記第一制御
信号の前記第一の状態を前記書き込みポインタ回路に与
える前記複数のデータアクセス制御回路と、 前記第一制御信号に応じて前記第二の制御信号を生成す
るバンク選択回路であって前記第二制御信号の一つは前
記第一の状態を有する前記バンク選択回路を有すること
を特徴とする前記順次メモリ。
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