JP2002216479A - クワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路 - Google Patents
クワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路Info
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Abstract
(57)【要約】
【課題】 リードとライトが完全に独立的にダブルデー
タレート形式で動くＱＤＲ素子において１つのサイクル
でリードとライトが可能であり、リード時にプリフェッ
チ形式を適用し、一回のアドレス変化でバースト長に合
わせてデータを読み込むことができるクワッドデータレ
ートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提
供する。 【解決手段】 １つのクロックサイクルの立ち上がりエ
ッジに同期されてリード動作のためのワードラインが活
性化され、立ち下がりエッジ以前にリード動作のための
ワードライン及びビットライン選択信号がディスエーブ
ルされる段階と、クロックサイクルの立ち下がりエッジ
に同期されてライト動作のためのワードラインが活性化
され、次のクロックサイクルの立ち上がりエッジ以前に
ライト動作のためのワードライン及びビットライン選択
信号がディスエーブルされる段階とを備えている。
タレート形式で動くＱＤＲ素子において１つのサイクル
でリードとライトが可能であり、リード時にプリフェッ
チ形式を適用し、一回のアドレス変化でバースト長に合
わせてデータを読み込むことができるクワッドデータレ
ートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提
供する。 【解決手段】 １つのクロックサイクルの立ち上がりエ
ッジに同期されてリード動作のためのワードラインが活
性化され、立ち下がりエッジ以前にリード動作のための
ワードライン及びビットライン選択信号がディスエーブ
ルされる段階と、クロックサイクルの立ち下がりエッジ
に同期されてライト動作のためのワードラインが活性化
され、次のクロックサイクルの立ち上がりエッジ以前に
ライト動作のためのワードライン及びビットライン選択
信号がディスエーブルされる段階とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はクワッドデータレー
ト（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ：ＱＤＲ）シンクロ
ナス（ｓｙｎｃｈｒｏｎｏｕｓ）ＳＲＡＭのリード／ラ
イトのためのワードライン及びビットライン駆動方法及
びその回路に関し、特に、リード（ｒｅａｄ）とライト
（ｗｒｉｔｅ）が完全に独立的にダブルデータレート
（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）形式で
動くＱＤＲ素子において１つのサイクル（ｃｙｃｌｅ）
でリードとライトが可能であり、さらに、リード時にプ
リフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用し、一
回のアドレス変化でバースト長に合わせてデータを読み
込むことができるクワッドデータレートシンクロナスＳ
ＲＡＭのリード／ライトのためのワードライン及びビッ
トライン駆動方法及びその回路に関する。
ト（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ：ＱＤＲ）シンクロ
ナス（ｓｙｎｃｈｒｏｎｏｕｓ）ＳＲＡＭのリード／ラ
イトのためのワードライン及びビットライン駆動方法及
びその回路に関し、特に、リード（ｒｅａｄ）とライト
（ｗｒｉｔｅ）が完全に独立的にダブルデータレート
（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）形式で
動くＱＤＲ素子において１つのサイクル（ｃｙｃｌｅ）
でリードとライトが可能であり、さらに、リード時にプ
リフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用し、一
回のアドレス変化でバースト長に合わせてデータを読み
込むことができるクワッドデータレートシンクロナスＳ
ＲＡＭのリード／ライトのためのワードライン及びビッ
トライン駆動方法及びその回路に関する。
【０００２】
【従来の技術】現在までの同期式ＳＲＡＭは、データ入
力とデータ出力を１つのピンに用いて構成されてきた。
このような構成は、データの入力と出力を独立的に制御
することができないため、データの入力と出力周波数が
互いに制限されるように設計するしかできなかった。こ
のような問題点を解決するためＺＢＴ（Ｚｅｒｏ Ｂｕ
ｓ Ｔｕｒｎａｒｏｕｎｄ）ＳＲＡＭ等が作られている
が、この場合においてもデータの入力と出力を同時に行
うことはできない。
力とデータ出力を１つのピンに用いて構成されてきた。
このような構成は、データの入力と出力を独立的に制御
することができないため、データの入力と出力周波数が
互いに制限されるように設計するしかできなかった。こ
のような問題点を解決するためＺＢＴ（Ｚｅｒｏ Ｂｕ
ｓ Ｔｕｒｎａｒｏｕｎｄ）ＳＲＡＭ等が作られている
が、この場合においてもデータの入力と出力を同時に行
うことはできない。
【０００３】ＱＤＲＳＲＡＭは、このようなターンアラ
ウンドタイム（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）発
生による問題点を根本的に改善するため、データの入力
とデータの出力のピンを完全に分離した。即ち、データ
の入力とデータの出力が完全に独立的に動作することが
できるようにデータの入／出力ピンを分離して構成し
た。ここでＱＤＲの意味は、データの入力とデータの出
力がそれぞれダブルデータレート（Ｄｏｕｂｌｅ Ｄａ
ｔａ Ｒａｔｅ：ＤＤＲ）で駆動できるということであ
る。ところが、従来のＱＤＲＳＲＡＭは既存の方式通
り、リードとライトをそれぞれ異なるサイクルで１つず
つデータをリード又はライトすると、入力と出力がＤＤ
Ｒで動作する周波数をなすことができないという問題点
があった。
ウンドタイム（ｔｕｒｎ ａｒｏｕｎｄ ｔｉｍｅ）発
生による問題点を根本的に改善するため、データの入力
とデータの出力のピンを完全に分離した。即ち、データ
の入力とデータの出力が完全に独立的に動作することが
できるようにデータの入／出力ピンを分離して構成し
た。ここでＱＤＲの意味は、データの入力とデータの出
力がそれぞれダブルデータレート（Ｄｏｕｂｌｅ Ｄａ
ｔａ Ｒａｔｅ：ＤＤＲ）で駆動できるということであ
る。ところが、従来のＱＤＲＳＲＡＭは既存の方式通
り、リードとライトをそれぞれ異なるサイクルで１つず
つデータをリード又はライトすると、入力と出力がＤＤ
Ｒで動作する周波数をなすことができないという問題点
があった。
【０００４】
【発明が解決しようとする課題】従って、本発明は、上
記従来技術での問題点を解決するため案出されたもの
で、リードとライトが完全に独立的にダブルデータレー
ト（ＤＤＲ）形式で動くＱＤＲ素子において１つのサイ
クルでリードとライトが可能であり、さらに、リード時
にプリフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用
し、一回のアドレス変化でバースト長に合わせてデータ
を読み込むことができるクワッドデータレートシンクロ
ナスエスラムのリード／ライトのためのワードライン及
びビットライン駆動方法及びその回路を提供することを
目的とする。
記従来技術での問題点を解決するため案出されたもの
で、リードとライトが完全に独立的にダブルデータレー
ト（ＤＤＲ）形式で動くＱＤＲ素子において１つのサイ
クルでリードとライトが可能であり、さらに、リード時
にプリフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用
し、一回のアドレス変化でバースト長に合わせてデータ
を読み込むことができるクワッドデータレートシンクロ
ナスエスラムのリード／ライトのためのワードライン及
びビットライン駆動方法及びその回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明によるクワッドデータレートシンク
ロナス半導体メモリ装置の駆動方法は、１つのクロック
サイクルの立ち上がりエッジに同期されてリード動作の
ためのワードラインが活性化され、立ち下がりエッジ以
前に前記リード動作のためのワードライン及びビットラ
イン選択信号がディスエーブルされる段階と、前記クロ
ックサイクルの立ち下がりエッジに同期されてライト動
作のためのワードラインが活性化され、次のクロックサ
イクルの立ち上がりエッジ以前に前記ライト動作のため
のワードライン及びビットライン選択信号がディスエー
ブルされる段階とを備えていることを特徴とする。
になされた、本発明によるクワッドデータレートシンク
ロナス半導体メモリ装置の駆動方法は、１つのクロック
サイクルの立ち上がりエッジに同期されてリード動作の
ためのワードラインが活性化され、立ち下がりエッジ以
前に前記リード動作のためのワードライン及びビットラ
イン選択信号がディスエーブルされる段階と、前記クロ
ックサイクルの立ち下がりエッジに同期されてライト動
作のためのワードラインが活性化され、次のクロックサ
イクルの立ち上がりエッジ以前に前記ライト動作のため
のワードライン及びビットライン選択信号がディスエー
ブルされる段階とを備えていることを特徴とする。
【０００６】また、前記リード動作のための段階は、１
つのリード動作で前記活性化されたワードラインに該当
する複数のメモリセルの中で２つのメモリセルを同時に
リードする過程と、クロックサイクルの立ち上がりエッ
ジに同期されてハイレベルになり、立ち下がりエッジ以
前にローレベルになる第１パルスを生成する過程と、第
１パルスの立ち上がりエッジと立ち下がりエッジにそれ
ぞれ同期させ、前記２つのメモリセルのデータを出力す
る過程を含むのが好ましく、２つのセルを同時にリード
するため、１つのカラム選択信号により２つのセルが同
時に選択できるように構成されているのが好ましい。
つのリード動作で前記活性化されたワードラインに該当
する複数のメモリセルの中で２つのメモリセルを同時に
リードする過程と、クロックサイクルの立ち上がりエッ
ジに同期されてハイレベルになり、立ち下がりエッジ以
前にローレベルになる第１パルスを生成する過程と、第
１パルスの立ち上がりエッジと立ち下がりエッジにそれ
ぞれ同期させ、前記２つのメモリセルのデータを出力す
る過程を含むのが好ましく、２つのセルを同時にリード
するため、１つのカラム選択信号により２つのセルが同
時に選択できるように構成されているのが好ましい。
【０００７】また、ライト動作のための段階は、クロッ
クサイクルの立ち下がりエッジに同期されてハイレベル
になり、次のクロックサイクルの立ち上がりエッジ以前
にローレベルになる第２パルスを生成する過程と、第２
パルスの立ち上がりエッジと立ち下がりエッジにそれぞ
れ同期させ、２つのメモリセルにデータを記録する過程
を含むのが好ましい。
クサイクルの立ち下がりエッジに同期されてハイレベル
になり、次のクロックサイクルの立ち上がりエッジ以前
にローレベルになる第２パルスを生成する過程と、第２
パルスの立ち上がりエッジと立ち下がりエッジにそれぞ
れ同期させ、２つのメモリセルにデータを記録する過程
を含むのが好ましい。
【０００８】上記目的を達成するためになされた、本発
明によるクワッドデータレートシンクロナス半導体メモ
リ装置の駆動回路は、外部からのアドレス信号をバッフ
ァリングするアドレスバッファと、前記アドレスバッフ
ァからライト動作に該当するアドレス信号を受信して貯
蔵するライトアドレス貯蔵手段と、前記アドレスバッフ
ァからリード動作に該当するアドレス信号を受信して貯
蔵するリードアドレス貯蔵手段と、前記ライトアドレス
貯蔵手段から出力されるライトアドレス信号及び前記リ
ードアドレス貯蔵手段から出力されるリードアドレス信
号を受信し、１つのクロックサイクル内で前記２つのア
ドレス信号が時間上で分離されるよう、前記２つのアド
レス信号を併合するアドレス併合手段を備えていること
を特徴とする。
明によるクワッドデータレートシンクロナス半導体メモ
リ装置の駆動回路は、外部からのアドレス信号をバッフ
ァリングするアドレスバッファと、前記アドレスバッフ
ァからライト動作に該当するアドレス信号を受信して貯
蔵するライトアドレス貯蔵手段と、前記アドレスバッフ
ァからリード動作に該当するアドレス信号を受信して貯
蔵するリードアドレス貯蔵手段と、前記ライトアドレス
貯蔵手段から出力されるライトアドレス信号及び前記リ
ードアドレス貯蔵手段から出力されるリードアドレス信
号を受信し、１つのクロックサイクル内で前記２つのア
ドレス信号が時間上で分離されるよう、前記２つのアド
レス信号を併合するアドレス併合手段を備えていること
を特徴とする。
【０００９】また、上記目的を達成するためになされ
た、本発明によるクワッドデータレートシンクロナス半
導体メモリ装置の駆動方法は、データを貯蔵するメモリ
セルアレイを有するシンクロナス半導体メモリ装置の駆
動方法において、前記半導体メモリ装置のバースト長
（ｂｕｒｓｔ ｌｅｎｇｔｈ）が２Ｎ（Ｎは自然数）で
ある場合、１つのクロックサイクル内で時間上で分離さ
れたＭ（Ｍは自然数）個のパルスを生成する段階と、前
記Ｍ個のパルスを利用して１つのクロックサイクル内に
Ｍ個のアドレスを併合させる段階と、前記Ｍ個のパルス
の立ち上がりエッジ及び立ち下がりエッジにそれぞれ同
期させ、前記アドレスに該当する前記メモリセルアレイ
の位置に２Ｍ個のデータをリード又はライトする段階を
備えていることを特徴とする。
た、本発明によるクワッドデータレートシンクロナス半
導体メモリ装置の駆動方法は、データを貯蔵するメモリ
セルアレイを有するシンクロナス半導体メモリ装置の駆
動方法において、前記半導体メモリ装置のバースト長
（ｂｕｒｓｔ ｌｅｎｇｔｈ）が２Ｎ（Ｎは自然数）で
ある場合、１つのクロックサイクル内で時間上で分離さ
れたＭ（Ｍは自然数）個のパルスを生成する段階と、前
記Ｍ個のパルスを利用して１つのクロックサイクル内に
Ｍ個のアドレスを併合させる段階と、前記Ｍ個のパルス
の立ち上がりエッジ及び立ち下がりエッジにそれぞれ同
期させ、前記アドレスに該当する前記メモリセルアレイ
の位置に２Ｍ個のデータをリード又はライトする段階を
備えていることを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明にかかるクワッドデ
ータレートシンクロナス半導体メモリ装置の駆動方法及
び駆動回路の実施の形態の具体例を図面を参照しながら
説明する。さらに、実施の形態を説明するための全ての
図面で同一の機能を有するものは同一の符号を用い、そ
の反復的な説明は省略する。
ータレートシンクロナス半導体メモリ装置の駆動方法及
び駆動回路の実施の形態の具体例を図面を参照しながら
説明する。さらに、実施の形態を説明するための全ての
図面で同一の機能を有するものは同一の符号を用い、そ
の反復的な説明は省略する。
【００１１】先ず、本発明を説明する前にＱＤＲＳＲＡ
Ｍの一般的な動作特性に対し説明する。ＱＤＲＳＲＡＭ
は、リード（ｒｅａｄ）とライト（ｗｒｉｔｅ）の選択
をリードポートイネーブルバー（Ｒｅａｄ Ｐｏｒｔ
Ｅｎａｂｌｅ Ｂａｒ：ＲＰＥＢ）とライトポートイネ
ーブルバー（Ｗｒｉｔｅ Ｐｏｒｔ ＥｎａｂｌｅＢａ
ｒ：ＷＰＥＢ）ピンによって構成される。即ち、メイン
クロック（ｍａｉｎｃｌｏｃｋ）信号の立ち上がりエッ
ジ（ｒｉｓｉｎｇ ｅｄｇｅ）で前記の２つの信号を受
け取ってリードするか、又はライトするかを決定するこ
とになる。このとき、ライト時のデータ入力はデータ入
力ピン等を介し、クロックの立ち上がりエッジと立ち下
がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に合わせてデ
ータを受け取るＤＤＲ形式を有することになり、リード
時の出力もまたクロックの立ち上がりエッジと立ち下が
りエッジで同期されてＤＤＲ方式でデータを出力するこ
とになる。
Ｍの一般的な動作特性に対し説明する。ＱＤＲＳＲＡＭ
は、リード（ｒｅａｄ）とライト（ｗｒｉｔｅ）の選択
をリードポートイネーブルバー（Ｒｅａｄ Ｐｏｒｔ
Ｅｎａｂｌｅ Ｂａｒ：ＲＰＥＢ）とライトポートイネ
ーブルバー（Ｗｒｉｔｅ Ｐｏｒｔ ＥｎａｂｌｅＢａ
ｒ：ＷＰＥＢ）ピンによって構成される。即ち、メイン
クロック（ｍａｉｎｃｌｏｃｋ）信号の立ち上がりエッ
ジ（ｒｉｓｉｎｇ ｅｄｇｅ）で前記の２つの信号を受
け取ってリードするか、又はライトするかを決定するこ
とになる。このとき、ライト時のデータ入力はデータ入
力ピン等を介し、クロックの立ち上がりエッジと立ち下
がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に合わせてデ
ータを受け取るＤＤＲ形式を有することになり、リード
時の出力もまたクロックの立ち上がりエッジと立ち下が
りエッジで同期されてＤＤＲ方式でデータを出力するこ
とになる。
【００１２】本発明は、このようなＱＤＲの動作を発生
させることができるように内部リードとライト動作に対
し、次のような方法を適用した。先ず、第一に、図１に
示されているように、リードとライトの実施区間を１つ
のサイクル内で半（１／２）サイクルタイムずつ割り当
てて完全に分離した。即ち、リードのためのワードライ
ン活性化の場合、常にクロックの立ち上がりエッジで同
期されて始めることになり、続く立ち下がりエッジで終
わるように設計した。そして、ライトのためのワードラ
イン活性化の場合、常にクロックの立ち下がりエッジで
始まり、続く立ち上がりエッジの前に全て終わるように
設計した。このような方法により、データの入力とデー
タの出力を同じクロック内で同じ比率で行うことができ
るようになる。
させることができるように内部リードとライト動作に対
し、次のような方法を適用した。先ず、第一に、図１に
示されているように、リードとライトの実施区間を１つ
のサイクル内で半（１／２）サイクルタイムずつ割り当
てて完全に分離した。即ち、リードのためのワードライ
ン活性化の場合、常にクロックの立ち上がりエッジで同
期されて始めることになり、続く立ち下がりエッジで終
わるように設計した。そして、ライトのためのワードラ
イン活性化の場合、常にクロックの立ち下がりエッジで
始まり、続く立ち上がりエッジの前に全て終わるように
設計した。このような方法により、データの入力とデー
タの出力を同じクロック内で同じ比率で行うことができ
るようになる。
【００１３】第二に、図２のような構造のリードとライ
トのアドレスデコーダのマクシング（ｍｕｘｉｎｇ）方
法である。図２は、本発明によるクワッドデータレート
シンクロナスＳＲＡＭのリード／ライトのためのワード
ライン及びビットライン駆動回路のブロック構成図であ
り、ライト動作時にアドレスバッファ部１０からのアド
レス信号を貯蔵するライトアドレスレジスタ部１２と、
リード動作時にアドレスバッファ部１０からのアドレス
信号を貯蔵するリードアドレスレジスタ部１４と、ライ
トアドレスレジスタ部１２から出力された信号をライト
パルスアドレス信号（ＷＰＡ）がイネーブルされる際の
み選択的に出力するライトパルスアドレス生成部１６
（ＮＡＮＤ１）と、リードアドレスレジスタ部１４から
出力された信号をリードパルスアドレス信号（ＲＰＡ）
がイネーブルされる際のみ選択的に出力するリードパル
スアドレス生成部１６（ＮＡＮＤ２）と、ライトパルス
アドレス生成部１６（ＮＡＮＤ１）及びリードパルスア
ドレス生成部１６（ＮＡＮＤ２）の出力信号を１つの信
号に変換してワードライン及びビットラインデコーダに
伝達するリードライトアドレスマルチプレクサ部１８
（ＮＯＲ１）を含んで構成されている。
トのアドレスデコーダのマクシング（ｍｕｘｉｎｇ）方
法である。図２は、本発明によるクワッドデータレート
シンクロナスＳＲＡＭのリード／ライトのためのワード
ライン及びビットライン駆動回路のブロック構成図であ
り、ライト動作時にアドレスバッファ部１０からのアド
レス信号を貯蔵するライトアドレスレジスタ部１２と、
リード動作時にアドレスバッファ部１０からのアドレス
信号を貯蔵するリードアドレスレジスタ部１４と、ライ
トアドレスレジスタ部１２から出力された信号をライト
パルスアドレス信号（ＷＰＡ）がイネーブルされる際の
み選択的に出力するライトパルスアドレス生成部１６
（ＮＡＮＤ１）と、リードアドレスレジスタ部１４から
出力された信号をリードパルスアドレス信号（ＲＰＡ）
がイネーブルされる際のみ選択的に出力するリードパル
スアドレス生成部１６（ＮＡＮＤ２）と、ライトパルス
アドレス生成部１６（ＮＡＮＤ１）及びリードパルスア
ドレス生成部１６（ＮＡＮＤ２）の出力信号を１つの信
号に変換してワードライン及びビットラインデコーダに
伝達するリードライトアドレスマルチプレクサ部１８
（ＮＯＲ１）を含んで構成されている。
【００１４】リードパルスアドレス生成部１６（ＮＡＮ
Ｄ２）は、クロックサイクルの下降エッジ以前にリード
アドレス信号の出力を終了する。このため、リードパル
スアドレス生成部１６（ＮＡＮＤ２）は論理積ゲートで
構成され、論理積ゲートの１つの入力端子にはクロック
サイクルの上昇エッジでハイレベルになり、下降エッジ
以前にローレベルになるパルス信号が入力され、他の入
力端子にはリードアドレスレジスタ部１４の出力信号が
入力される。ライトパルスアドレス生成部１６（ＮＡＮ
Ｄ１）は、次のクロックサイクルの上昇エッジ以前にラ
イトアドレス信号の出力を終了する。ライトパルスアド
レス生成部１６（ＮＡＮＤ１）は論理積ゲートで構成さ
れ、論理積ゲートの１つの入力端子にはクロックサイク
ルの下降エッジでハイレベルになり、次のクロックサイ
クルの下降エッジ以前にローレベルになるパルス信号が
入力され、他の入力端子にはライトアドレスレジスタ部
１２の出力信号が入力される。リードライトアドレスマ
ルチプレクサ部１８は論理和ゲートで構成され、論理和
ゲートの１つの入力端子にはリードパルスアドレス生成
部１６（ＮＡＮＤ２）の出力信号が入力され、他の入力
端子にはライトパルスアドレス生成部１６（ＮＡＮＤ
１）の出力信号が入力される。
Ｄ２）は、クロックサイクルの下降エッジ以前にリード
アドレス信号の出力を終了する。このため、リードパル
スアドレス生成部１６（ＮＡＮＤ２）は論理積ゲートで
構成され、論理積ゲートの１つの入力端子にはクロック
サイクルの上昇エッジでハイレベルになり、下降エッジ
以前にローレベルになるパルス信号が入力され、他の入
力端子にはリードアドレスレジスタ部１４の出力信号が
入力される。ライトパルスアドレス生成部１６（ＮＡＮ
Ｄ１）は、次のクロックサイクルの上昇エッジ以前にラ
イトアドレス信号の出力を終了する。ライトパルスアド
レス生成部１６（ＮＡＮＤ１）は論理積ゲートで構成さ
れ、論理積ゲートの１つの入力端子にはクロックサイク
ルの下降エッジでハイレベルになり、次のクロックサイ
クルの下降エッジ以前にローレベルになるパルス信号が
入力され、他の入力端子にはライトアドレスレジスタ部
１２の出力信号が入力される。リードライトアドレスマ
ルチプレクサ部１８は論理和ゲートで構成され、論理和
ゲートの１つの入力端子にはリードパルスアドレス生成
部１６（ＮＡＮＤ２）の出力信号が入力され、他の入力
端子にはライトパルスアドレス生成部１６（ＮＡＮＤ
１）の出力信号が入力される。
【００１５】上記構成で示されるように、本発明のＱＤ
Ｒ回路の動作のためにはライトアドレスレジスタ部１２
（Ｗｒｉｔｅ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ：Ｗ
ＡＲ）とリードアドレスレジスタ部１４（Ｒｅａｄ Ａ
ｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ：ＲＡＲ）が必要であ
る。即ち、アドレスバッファ１０からのアドレス信号
を、ライトの場合、ＱＤＲではライト命令を受けた該サ
イクルで直ちにセル内部にライトせず、適当なタイミン
グでセル内部にライトするため、ライトアドレスレジス
タ部１２（ＷＡＲ）に貯蔵させなければならない。
Ｒ回路の動作のためにはライトアドレスレジスタ部１２
（Ｗｒｉｔｅ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ：Ｗ
ＡＲ）とリードアドレスレジスタ部１４（Ｒｅａｄ Ａ
ｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ：ＲＡＲ）が必要であ
る。即ち、アドレスバッファ１０からのアドレス信号
を、ライトの場合、ＱＤＲではライト命令を受けた該サ
イクルで直ちにセル内部にライトせず、適当なタイミン
グでセル内部にライトするため、ライトアドレスレジス
タ部１２（ＷＡＲ）に貯蔵させなければならない。
【００１６】ライトアドレスレジスタ部１２（ＷＡＲ）
とリードアドレスレジスタ部１４（ＲＡＲ）からアドレ
スを受けてセル内部デコーダを駆動することになるが、
本発明では１サイクル内にリードとライトが同時に発生
するので、これを効果的にデコーディングするためライ
トパルスアドレス（Ｗｒｉｔｅ Ｐｕｌｓｅｄ Ａｄｄ
ｒｅｓｓ：ＷＰＡ）とリードパルスアドレス（Ｒｅａｄ
Ｐｕｌｓｅｄ Ａｄｄｒｅｓｓ：ＲＰＡ）を生成し
た。図３は、本発明で用いた各種の信号の動作タイミン
グ図である。この２つの信号は、図３に示されているよ
うに、リードパルスアドレス（ＲＰＡ）はリード命令に
対しクロックの立ち上がりエッジで同期されてリードに
適当な時間の間に発生し、ライトパルスアドレス（ＷＰ
Ａ）の場合はライトが必要なサイクルにおいて、クロッ
クの立ち下がりエッジで同期されて必要な時間の間に発
生することになる。このとき、図３に示したリードコマ
ンドパルス（ｒｅａｄ ｃｏｍｍａｎｄ ｐｕｌｓｅ）
とライト命令パルス（ｗｒｉｔｅ ｃｏｍｍａｎｄ ｐ
ｕｌｓｅ）は、ｒｐｅｂとｗｐｅｂがイネーブルされる
ときにクロック（ｃｌｏｃｋ）の立ち上がりエッジで同
期されて発生する内部信号である。
とリードアドレスレジスタ部１４（ＲＡＲ）からアドレ
スを受けてセル内部デコーダを駆動することになるが、
本発明では１サイクル内にリードとライトが同時に発生
するので、これを効果的にデコーディングするためライ
トパルスアドレス（Ｗｒｉｔｅ Ｐｕｌｓｅｄ Ａｄｄ
ｒｅｓｓ：ＷＰＡ）とリードパルスアドレス（Ｒｅａｄ
Ｐｕｌｓｅｄ Ａｄｄｒｅｓｓ：ＲＰＡ）を生成し
た。図３は、本発明で用いた各種の信号の動作タイミン
グ図である。この２つの信号は、図３に示されているよ
うに、リードパルスアドレス（ＲＰＡ）はリード命令に
対しクロックの立ち上がりエッジで同期されてリードに
適当な時間の間に発生し、ライトパルスアドレス（ＷＰ
Ａ）の場合はライトが必要なサイクルにおいて、クロッ
クの立ち下がりエッジで同期されて必要な時間の間に発
生することになる。このとき、図３に示したリードコマ
ンドパルス（ｒｅａｄ ｃｏｍｍａｎｄ ｐｕｌｓｅ）
とライト命令パルス（ｗｒｉｔｅ ｃｏｍｍａｎｄ ｐ
ｕｌｓｅ）は、ｒｐｅｂとｗｐｅｂがイネーブルされる
ときにクロック（ｃｌｏｃｋ）の立ち上がりエッジで同
期されて発生する内部信号である。
【００１７】このような回路の構成でライトパルスアド
レス（ＷＰＡ）とリードパルスアドレス（ＲＰＡ）は、
リードとライトがそれぞれアドレスレジスタから来る信
号をライトパルスアドレス（ＷＰＡ）とリードパルスア
ドレス（ＲＰＡ）がイネーブルされる際のみ選択的に活
性化する動作を行うことになり、その後にあるリードラ
イトマルチプレクサ回路部１８はこの二種類のアドレス
信号を１つのバス（ｂｕｓ）に括る作業を行うことにな
る。このようにすることにより、リードアドレスとライ
トアドレスが１つのサイクル内で互いに干渉せず、ワー
ドラインとビットラインの駆動が可能になる。
レス（ＷＰＡ）とリードパルスアドレス（ＲＰＡ）は、
リードとライトがそれぞれアドレスレジスタから来る信
号をライトパルスアドレス（ＷＰＡ）とリードパルスア
ドレス（ＲＰＡ）がイネーブルされる際のみ選択的に活
性化する動作を行うことになり、その後にあるリードラ
イトマルチプレクサ回路部１８はこの二種類のアドレス
信号を１つのバス（ｂｕｓ）に括る作業を行うことにな
る。このようにすることにより、リードアドレスとライ
トアドレスが１つのサイクル内で互いに干渉せず、ワー
ドラインとビットラインの駆動が可能になる。
【００１８】第三には、セル内のデータリード方式でプ
リフェッチ（ｐｒｅｆｅｔｃｈｅｄ）方式の適用であ
る。プリフェッチ方式とは、データをリードするときに
１つのリード動作に２つのセルを同時にリードすること
をいう。このような方式を利用してリードデータを立ち
上がりエッジと立ち下がりエッジから全て送り出すこと
を可能にする。図４は、本発明の他の実施の形態であ
り、本発明のプリフェッチリードに用いられたカラム選
択のための回路図である。図４に示されているように、
カラム選択信号（ｙｉ）１つに２つのセルが同時に選択
可能であるようにすることにより行われる。本発明が適
用されるＱＤＲＳＲＡＭのリードとライトの動作を行う
ことにおいて、バースト長の大きさに合わせて１つのサ
イクル内に全てデータをリード又はライトする方式も適
用可能である。例えば、バースト長が４である場合のＱ
ＤＲデバイスの場合、１つのリード或いはライト命令に
対し同時に４つのセルをアクセスしてリード或いはライ
トすることができるのである。図５は、本発明のさらに
他の実施の形態であり、本発明のプリフェッチリードで
同時に４つのセルをアクセスすることができるカラム選
択のための回路図である。図５に示されているように、
１つのカラム選択信号（ｙｉ）が４つのセルを同時にイ
ネーブルさせることにより可能になる。
リフェッチ（ｐｒｅｆｅｔｃｈｅｄ）方式の適用であ
る。プリフェッチ方式とは、データをリードするときに
１つのリード動作に２つのセルを同時にリードすること
をいう。このような方式を利用してリードデータを立ち
上がりエッジと立ち下がりエッジから全て送り出すこと
を可能にする。図４は、本発明の他の実施の形態であ
り、本発明のプリフェッチリードに用いられたカラム選
択のための回路図である。図４に示されているように、
カラム選択信号（ｙｉ）１つに２つのセルが同時に選択
可能であるようにすることにより行われる。本発明が適
用されるＱＤＲＳＲＡＭのリードとライトの動作を行う
ことにおいて、バースト長の大きさに合わせて１つのサ
イクル内に全てデータをリード又はライトする方式も適
用可能である。例えば、バースト長が４である場合のＱ
ＤＲデバイスの場合、１つのリード或いはライト命令に
対し同時に４つのセルをアクセスしてリード或いはライ
トすることができるのである。図５は、本発明のさらに
他の実施の形態であり、本発明のプリフェッチリードで
同時に４つのセルをアクセスすることができるカラム選
択のための回路図である。図５に示されているように、
１つのカラム選択信号（ｙｉ）が４つのセルを同時にイ
ネーブルさせることにより可能になる。
【００１９】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２０】
【発明の効果】以上で説明したように、本発明のクワッ
ドデータレートシンクロナスエスラムのリード／ライト
のためのワードライン及びビットライン駆動回路及びそ
の回路によれば、１つのサイクルでリードとライトが可
能である。これにより、リードとライトが完全に独立的
にＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）形式で
動作するＱＤＲ素子でリードとライトを同じ比率で行う
ことができ、さらにリード時にプリフェッチ形式を適用
させることにより、一回のアドレス変化に２つのデータ
をリード／ライトするバースト長２と４つのデータをリ
ード／ライトすることができるバースト長４、そしてそ
れ以上のバースト長でも問題なく本発明を適用してＱＤ
ＲＳＲＡＭを設計することができる。
ドデータレートシンクロナスエスラムのリード／ライト
のためのワードライン及びビットライン駆動回路及びそ
の回路によれば、１つのサイクルでリードとライトが可
能である。これにより、リードとライトが完全に独立的
にＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）形式で
動作するＱＤＲ素子でリードとライトを同じ比率で行う
ことができ、さらにリード時にプリフェッチ形式を適用
させることにより、一回のアドレス変化に２つのデータ
をリード／ライトするバースト長２と４つのデータをリ
ード／ライトすることができるバースト長４、そしてそ
れ以上のバースト長でも問題なく本発明を適用してＱＤ
ＲＳＲＡＭを設計することができる。
【００２１】そして、リードとライトアドレスのマクシ
ング（ｍｕｘｉｎｇ）を介してライトとリード用デコー
ダを別に用いず、従来の方式のようにワードラインとビ
ットラインデコーダを構成することができるため、チッ
プレイアウトサイズもまた減少させることができる利点
がある。
ング（ｍｕｘｉｎｇ）を介してライトとリード用デコー
ダを別に用いず、従来の方式のようにワードラインとビ
ットラインデコーダを構成することができるため、チッ
プレイアウトサイズもまた減少させることができる利点
がある。
【図１】本発明の動作タイミング図であり、メインクロ
ックに従うワードラインがアクティブされる時点と終わ
る時点をリードとライトに従って示した動作タイミング
図である。
ックに従うワードラインがアクティブされる時点と終わ
る時点をリードとライトに従って示した動作タイミング
図である。
【図２】本発明によるクワッドデータレートシンクロナ
スエスラムのリード／ライトのためのワードライン及び
ビットライン駆動回路のブロック構成図である。
スエスラムのリード／ライトのためのワードライン及び
ビットライン駆動回路のブロック構成図である。
【図３】本発明で用いた各種の信号の動作タイミング図
である。
である。
【図４】本発明の他の実施の形態であり、本発明のプリ
フェッチリードに用いられたカラム選択のための回路図
である。
フェッチリードに用いられたカラム選択のための回路図
である。
【図５】本発明のさらに他の実施の形態であり、本発明
のプリフェッチリードで同時に４つのセルをアクセスす
ることができるカラム選択のための回路図である。
のプリフェッチリードで同時に４つのセルをアクセスす
ることができるカラム選択のための回路図である。
１０ アドレスバッファ部 １２ ライトアドレスレジスタ部 １４ リードアドレスレジスタ部 １６ リード／ライトパルスアドレス生成部 １８ リードライトアドレスマルチプレクサ部 ２０、２２、３０、３２、３４、３６ メモリセルアレ
イ
イ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１１月２９日（２００１．１１．
２９）
２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、上記目的を達成するためになされ
た、本発明によるクワッドデータレートシンクロナス半
導体メモリ装置の駆動方法は、データを貯蔵するメモリ
セルアレイを有するシンクロナス半導体メモリ装置の駆
動方法において、前記半導体メモリ装置のバースト長
（ｂｕｒｓｔ ｌｅｎｇｔｈ）が２Ｎ（Ｎは自然数）で
ある場合、１つのクロックサイクル内で時間上で分離さ
れたＮ個のパルスを生成する段階と、前記Ｎ個のパルス
を利用して１つのクロックサイクル内にＮ個のアドレス
を併合させる段階と、前記Ｎ個のパルスの立ち上がりエ
ッジ及び立ち下がりエッジにそれぞれ同期させ、前記ア
ドレスに該当する前記メモリセルアレイの位置に２Ｎ個
のデータをリード又はライトする段階を備えていること
を特徴とする。
た、本発明によるクワッドデータレートシンクロナス半
導体メモリ装置の駆動方法は、データを貯蔵するメモリ
セルアレイを有するシンクロナス半導体メモリ装置の駆
動方法において、前記半導体メモリ装置のバースト長
（ｂｕｒｓｔ ｌｅｎｇｔｈ）が２Ｎ（Ｎは自然数）で
ある場合、１つのクロックサイクル内で時間上で分離さ
れたＮ個のパルスを生成する段階と、前記Ｎ個のパルス
を利用して１つのクロックサイクル内にＮ個のアドレス
を併合させる段階と、前記Ｎ個のパルスの立ち上がりエ
ッジ及び立ち下がりエッジにそれぞれ同期させ、前記ア
ドレスに該当する前記メモリセルアレイの位置に２Ｎ個
のデータをリード又はライトする段階を備えていること
を特徴とする。
Claims (7)
- 【請求項１】 １つのクロックサイクルの立ち上がりエ
ッジに同期されてリード動作のためのワードラインが活
性化され、立ち下がりエッジ以前に前記リード動作のた
めのワードライン及びビットライン選択信号がディスエ
ーブルされる段階と、 前記クロックサイクルの立ち下がりエッジに同期されて
ライト動作のためのワードラインが活性化され、次のク
ロックサイクルの立ち上がりエッジ以前に前記ライト動
作のためのワードライン及びビットライン選択信号がデ
ィスエーブルされる段階とを備えていることを特徴とす
るクワッドデータレートシンクロナス半導体メモリ装置
の駆動方法。 - 【請求項２】 前記リード動作のための段階は、１つの
リード動作で前記活性化されたワードラインに該当する
セルの中で２つのセルを同時にリードする過程を含むこ
とを特徴とする請求項１に記載のクワッドデータレート
シンクロナス半導体メモリ装置の駆動方法。 - 【請求項３】 前記２つのセルを同時にリードする過程
は、１つのカラム選択信号によって２つのセルが同時に
選択できるようにすることにより行われることを特徴と
する請求項２に記載のクワッドデータレートシンクロナ
ス半導体メモリ装置の駆動方法。 - 【請求項４】 前記リード動作のための段階は、 １つのリード動作で前記活性化されたワードラインに該
当する複数のメモリセルの中で２つのメモリセルを同時
にリードする過程と、 前記クロックサイクルの立ち上がりエッジに同期されて
ハイレベルになり、立ち下がりエッジ以前にローレベル
になる第１パルスを生成する過程と、 前記第１パルスの立ち上がりエッジと立ち下がりエッジ
にそれぞれ同期させ、前記２つのメモリセルのデータを
出力する過程を含むことを特徴とする請求項１に記載の
クワッドデータレートシンクロナス半導体メモリ装置の
駆動方法。 - 【請求項５】 前記ライト動作のための段階は、 前記クロックサイクルの立ち下がりエッジに同期されて
ハイレベルになり、次のクロックサイクルの立ち上がり
エッジ以前にローレベルになる第２パルスを生成する過
程と、 前記第２パルスの立ち上がりエッジと立ち下がりエッジ
にそれぞれ同期させ、２つのメモリセルにデータを記録
する過程を含むことを特徴とする請求項１に記載のクワ
ッドデータレートシンクロナス半導体メモリ装置の駆動
方法。 - 【請求項６】 外部からのアドレス信号をバッファリン
グするアドレスバッファと、 前記アドレスバッファからライト動作に該当するアドレ
ス信号を受信して貯蔵するライトアドレス貯蔵手段と、 前記アドレスバッファからリード動作に該当するアドレ
ス信号を受信して貯蔵するリードアドレス貯蔵手段と、 前記ライトアドレス貯蔵手段から出力されるライトアド
レス信号及び前記リードアドレス貯蔵手段から出力され
るリードアドレス信号を受信し、１つのクロックサイク
ル内で前記２つのアドレス信号が時間上で分離されるよ
う、前記２つのアドレス信号を併合するアドレス併合手
段とを備えていることを特徴とするクワッドデータレー
トシンクロナス半導体メモリ装置の駆動回路。 - 【請求項７】 データを貯蔵するメモリセルアレイを有
するシンクロナス半導体メモリ装置の駆動方法におい
て、 前記半導体メモリ装置のバースト長（ｂｕｒｓｔ ｌｅ
ｎｇｔｈ）が２Ｎ（Ｎは自然数）である場合、１つのク
ロックサイクル内で時間上で分離されたＭ（Ｍは自然
数）個のパルスを生成する段階と、 前記Ｍ個のパルスを利用して１つのクロックサイクル内
にＭ個のアドレスを併合させる段階と、 前記Ｍ個のパルスの立ち上がりエッジ及び立ち下がりエ
ッジにそれぞれ同期させ、前記アドレスに該当する前記
メモリセルアレイの位置に２Ｍ個のデータをリード又は
ライトする段階を備えていることを特徴とするクワッド
データレートシンクロナス半導体メモリ装置の駆動方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0070034A KR100384775B1 (ko) | 2000-11-23 | 2000-11-23 | 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로 |
| KR2000-070034 | 2000-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002216479A true JP2002216479A (ja) | 2002-08-02 |
| JP4618758B2 JP4618758B2 (ja) | 2011-01-26 |
Family
ID=19700944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358135A Expired - Fee Related JP4618758B2 (ja) | 2000-11-23 | 2001-11-22 | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6600693B2 (ja) |
| JP (1) | JP4618758B2 (ja) |
| KR (1) | KR100384775B1 (ja) |
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| US7653780B2 (en) | 2003-05-26 | 2010-01-26 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
| JP2011503767A (ja) * | 2007-11-08 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 低電力、高歩留まりのメモリのためのシステム及び方法 |
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| KR100498466B1 (ko) * | 2002-11-30 | 2005-07-01 | 삼성전자주식회사 | 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 ｆｃｒａｍ 및 이에 대한 데이터 마스킹 방법 |
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| KR100870426B1 (ko) * | 2007-04-03 | 2008-11-25 | 주식회사 하이닉스반도체 | 내부 제어신호 생성장치를 구비하는 반도체메모리소자 |
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| CN102254569B (zh) * | 2010-05-21 | 2014-03-19 | 中兴通讯股份有限公司 | 四倍数据速率qdr控制器及其实现方法 |
| US9576630B2 (en) | 2010-07-09 | 2017-02-21 | Cypress Semiconductor Corporation | Memory devices and methods having multiple address accesses in same cycle |
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| US5508964A (en) | 1993-01-08 | 1996-04-16 | Texas Instruments Incorporated | Write recovery time minimization for Bi-CMOS SRAM |
| JPH07312089A (ja) | 1994-05-17 | 1995-11-28 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| US5559752A (en) | 1995-08-14 | 1996-09-24 | Alliance Semiconductor Corporation | Timing control circuit for synchronous static random access memory |
| KR0184464B1 (ko) * | 1995-11-28 | 1999-05-15 | 김광호 | 동기형 반도체 메모리장치의 디코딩 회로 |
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| JPH10199257A (ja) | 1997-01-17 | 1998-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11328967A (ja) | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
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2000
- 2000-11-23 KR KR10-2000-0070034A patent/KR100384775B1/ko not_active IP Right Cessation
-
2001
- 2001-11-21 US US09/991,049 patent/US6600693B2/en not_active Expired - Lifetime
- 2001-11-22 JP JP2001358135A patent/JP4618758B2/ja not_active Expired - Fee Related
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