KR0184464B1 - 동기형 반도체 메모리장치의 디코딩 회로 - Google Patents

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김광호
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야 : 반도체 메모리 장치의 디코딩 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 디코딩의 고속동작을 제공함에 있다.
3. 발명의 해결방법의 요지 : 동기형 반도체 메모리장치의 디코딩 회로는 외부에서 어드레스 버퍼로 인가되는 어드레스를 리드용 어드레스와 라이트용 어드레스로 구별시 라이트 인에이블 신호를 상기 어드레스의 디코딩 후에 인가하는 구조로 된 리드 어드레스 디코더 및 라이트 어드레스 디코더를 가진다.
4. 발명의 중요한 용도 : 동기형 반도체 메모리장치내의 디코더로서 유효 적합하게 사용된다.

Description

동기형 반도체 메모리장치의 디코딩 회로
제1도는 종래의 동기형 반도체 메모리장치의 디코딩 회로도.
제2도는 본 발명의 동기형 반도체 메모리장치의 디코딩 회로도.
제3도는 동기형 반도체 메모리장치의 리드 및 라이트 동작의 타이밍도.
본 발명은 반도체 메모리장치의 어드레스 디코딩 회로에 관한 것으로, 특히 디코딩시의 속도를 높일 수 있는 동기형 반도체 메모리장치의 디코딩 회로에 관한 것이다.
일반적으로, 동기형 반도체 메모리 장치는 클럭에 동기된 제어신호와 어드레스를 수신하여 동작한다. 이러한 장치에서 인가되는 어드레스를 디코딩하는 속도를 보다 높이기 위해 클럭 사이클 타임을 빠르게 하는 기술과 리드 사이클과 라이트 사이클 사이의 더미 사이클을 줄이는 기술은 일반화 되어있다. 제1도에는 종래의 디코딩 회로가 도시된다. 제1도를 참조하면, 어드레스 버퍼 2, 리드 어드레스 버퍼 및 래치 8, 라이트 어드레스 버퍼 및 래치 10, 클럭버퍼 4, 라이트 인에이블 버퍼 6, 멀티플렉서 14, 및 디코더 16는 상기 종래의 디코딩 회로를 구성한다. 그러나 이러한 회로구조는 어드레스 버퍼 2에 인가되는 어드레스의 종류를 미리 구별하여 리드 어드레스 버퍼 8과 라이트 어드레스 버퍼 10에 제공하고 멀티플렉서 14에 의해 디코딩을 하였기 때문에 디코딩 시의 속도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 어드레스 디코딩의 속도를 높일 수 있는 동기형 반도체 메모리장치의 디코딩 회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명에 따르면, 외부에서 어드레스 버퍼로 인가되는 어드레스를 리드용 어드레스와 라이트용 어드레스로 구별시 라이트 인에이블 신호를 상기 어드레스의 디코딩 후에 인가하는 구조로 된 리드 어드레스 디코더 및 라이트 어드레스 디코더를 가지는 디코딩 회로임을 특징으로 한다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 디코딩 회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 가능한한 동일 구성 및 기능을 가지는 것을 가리킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 메모리장치의 기본 소자의 특징 및 공지의 회로구성들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.
먼저, 제2도에는 본 발명에 따른 동기형 반도체 메모리장치의 디코딩 회로가 도시된다. 제2도를 참조하면, 어드레스 버퍼 2, 리드 어드레스 디코더 및 래치 10, 라이트 어드레스 디코더 및 래치 12, 클럭버퍼 4, 라이트 인에이블 버퍼 6, 멀티플렉서 14를 포함하는 디코딩 회로가 도시된다. 상기 어드레스 버퍼 2는 제3도의 3E파형과 같은 클럭신호의 하이상승에지에 응답하여 외부 어드레스를 수신하며, 상기 리드 어드레스 디코더 및 래치 10는 상기 어드레스 버퍼 2의 출력 어드레스를 리드용으로서 디코딩하고 저장한다. 상기 라이트 어드레스 디코더 및 래치 12는 상기 래치 10에 연결되어 그의 출력을 라이트 어드레스로서 디코딩하고 저장한다. 클럭버퍼 4는 클럭에 응답하여 신호 KINADD, KINWE를 출력한다. 상기 라이트 인에이블 버퍼 6는 상기 신호 KINWE를수신하여 출력 신호 KPASSREAD, KPASSWRITE중 하나를 생성한다. 따라서, 현재의 사이클이 제3도의 리드사이클에 해당하면 상기 출력신호 KPASSREAD가 생성되어짐에 따라 현재의 사이클에서의 어드레스를 바로 통과시키고 만약 라이트 사이클이라면 이전의 라이트 사이클에서 저장된 어드레스를 상기 멀티플렉서 14에 제공하게 된다. 멀티플렉서 14는 상기 출력 신호 KPASSREAD, KPASSWRITE에 응답하여 상기 래치들 10, 12에 저장된 신호를 각기 수신하여 멀티플렉싱하는 기능을 한다.
따라서, 본 발명은 리드 어드레스와 라이트 어드레스를 판별하는 라이트 인에이블 신호를 상기 어드레스의 디코딩 후에 인가하는 구조를 가짐에 의해 디코딩 딜레이에 의한 시간만큼을 단축하여 속도를 높일 수 있는 효과가 있다.

Claims (1)

  1. 클럭버퍼에 연결된 어드레스 버퍼 및 라이트 인에이블 버퍼를 가지는 동기형 반도체 메모리장치의 디코딩 회로에 있어서, 외부에서 상기 어드레스 버퍼로 인가되는 어드레스가 상기 라이트 인에이블 버퍼에서 리드용 어드레스와 라이트용 어드레스로 구별될 시 라이트 인에이블 신호를 상기 어드레스의 디코딩 후에 수신하는 구조로 된 리드 어드레스 디코더 및 라이트 어드레스 디코더를 가짐을 특징으로 하는 디코딩 회로.
KR1019950044241A 1995-11-28 1995-11-28 동기형 반도체 메모리장치의 디코딩 회로 KR0184464B1 (ko)

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