KR100875665B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100875665B1
KR100875665B1 KR1020070031981A KR20070031981A KR100875665B1 KR 100875665 B1 KR100875665 B1 KR 100875665B1 KR 1020070031981 A KR1020070031981 A KR 1020070031981A KR 20070031981 A KR20070031981 A KR 20070031981A KR 100875665 B1 KR100875665 B1 KR 100875665B1
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Abstract

본 발명은 로우어드레스를 입력받아 디코딩하여 워드라인을 선택할 때 보다 효과적으로 선택할 수 있는 회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제1 워드라인 드라이빙부; 제2 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제2 워드라인 드라이빙부; 상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부에 배치된 M개의 그룹 드라이빙 회로중 하나를 선택하기 위한 제1 어드레스를 입력받아 래치하여 상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부로 출력하기 위한 공통 어드레스 래치부; 상기 제1 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 제2 어드레스를 입력받아 상기 제1 워드라인 드라이빙부로 출력하는 제1 어드레스 래치부; 및 상기 제2 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 상기 제2 어드레스를 입력받아 상기 제2 워드라인 드라이빙부로 출력하는 제2 어드레스 래치부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 어드레스, 셀블럭, 래치, 뱅크.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 반도체 메모리 장치를 나타내는 블럭도.
도2는 도1에 도시된 뱅크를 나타내는 블럭도.
도3은 도1의 어드레스 래치부의 일부를 나타내는 회로도.
도4는 도3에 도시된 회로의 동작을 나타내는 파형도.
도5은 도4에 도시된 메인 워드라인 드라이버를 나타내는 블럭도.
도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도7은 도6에 도시된 제어신호 머지부를 나타내는 회로도.
도8은 도6에 도시된 어드레스 래치부에 배치되는 단위 어드레스 래치부를 나타내는 회로도.
도9는 도6에 도시된 공통 어드레스 래치부에 배치되는 단위 공통 어드레스 래치부를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
110A, 110B, 110C, 110D : 셀블럭
120A, 120B, 120C, 120D : 셀블럭 제어부
130A, 130B, 130C, 130D : 어드레스 래치부
140A, 140B, 140C, 140D : 메인워드라인 드라이버
160A, 160B, 160C, 160D : 센스앰프 제어부
150A, 150B, 150C, 150D : 센스앰프부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 어드레스를 전달하는 회로에 관한 것이다.
다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.
반도체 메모리 장치의 주요한 동작으로는 액티브동작, 라이트 동작 및 리드 동작이 있다. 액티브 동작은 반도체 메모리 장치가 로우 어드레스를 입력받아 액티브 상태가 되는 것을 말한다. 구체적으로 반도체 메모리 장치는 액티브 동작에서 로우 어드레스에 대응하는 워드라인을 활성화시키고, 활성화된 워드라인에 대응하 는 셀들의 데이터 신호를 증폭시킨다. 라이트 동작은 라이트 명령에 응답하여 외부에서 입력된 컬럼어드레스에 대응하는 셀들에 컬럼어드레스와 함께 입력된 데이터를 저장시키는 동작이다. 리드 동작은 리드명령에 외부에서 입력된 컬럼어드레스에 대응하는 셀들의 데이터를 외부로 출력하는 동작이다.
일반적으로 반도체 메모리 장치는 단위셀들이 그룹지어져 배치된 뱅크를 다수 구비한다. 로우어드레스를 디코딩하기 위한 로우디코딩 회로부와 컬럼어드레스를 디코딩하기 위한 컬럼디코딩 회로부가 각 뱅크에 대응하여 배치된다. 로우디코딩 회로부에서는 입력된 로우어드레스를 디코딩하여 뱅크에 구비된 다수의 워드라인 중 하나를 선택하여 활성화하도록 한다.
하나의 뱅크에 구비된 단위셀들은 다수의 셀블럭으로 다시 그룹지어지며, 뱅크내에는 각각의 셀블럭을 제어하기 위한 셀블럭 제어부와, 로우디코딩 회로부에서 출력되는 디코딩된 어드레스 신호들을 래치하여 셀블럭으로 전달하기 위한 래치회로가 배치된다.
반도체 장치가 고집적화되면서 로우어드레스의 비트수도 점점 더 증가하고, 따라서 로우어드레스를 디코딩하여 셀블럭에 배치된 워드라인을 선택하기 위한 회로들이 점점 더 복잡해지고 있다.
본 발명은 로우어드레스를 입력받아 디코딩하여 워드라인을 선택할 때 보다 효과적으로 선택할 수 있는 회로를 구비한 반도체 메모리 장치를 제공함을 목적으 로 한다.
본 발명은 제1 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제1 워드라인 드라이빙부; 제2 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제2 워드라인 드라이빙부; 상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부에 배치된 M개의 그룹 드라이빙 회로중 하나를 선택하기 위한 제1 어드레스를 입력받아 래치하여 상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부로 출력하기 위한 공통 어드레스 래치부; 상기 제1 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 제2 어드레스를 입력받아 상기 제1 워드라인 드라이빙부로 출력하는 제1 어드레스 래치부; 및 상기 제2 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 상기 제2 어드레스를 입력받아 상기 제2 워드라인 드라이빙부로 출력하는 제2 어드레스 래치부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 워드라인 드라이빙부; 상기 워드라인 드라이빙부에 배치된 M개의 그룹 드라이빙 회로중 하나를 선택하기 위한 제1 어드레스를 입력받아 래치하여 상기 워드라인 드라이빙부로 출력하기 위한 공통 어드레스 래치부; 및 상기 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 제2 어드레스를 입력받아 상기 워드라인 드라이빙부로 출력하는 어드레스 래치부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치를 나타내는 블럭도이다.
도1에 도시된 바와 같이, 반도체 메모리 장치는 뱅크(100)와 입력된 어드레스를 로우어드레스(ADD)를 디코딩하여 셀블럭 선택신호(BS0, BS1, BS2,..)와 로컬어드레스(BAX<0:11>)를 생성하는 디코딩회로(100A, ~ 400A)를 구비한다.
도2는 도1에 도시된 뱅크를 나타내는 블럭도이다.
도2에 도시된 바와 같이, 뱅크(100)는 다수의 셀블럭(110A, 110B,...)과, 셀블럭 제어부(120A, 120B,..)와, 어드레스 래치부(130A, 130B,..)와, 메인워드라인드라이버(140A, 140B,...)와, 센스앰프부(150A, 150B,...)와, 센스앰프 제어부(160A, 160B,,..)를 구비한다. 셀블럭(예를 들면 110A)은 다수의 단위셀을 구비하고, 그에 대응하는 워드라인(MWL00 ~ MWLOM)을 구비한다. 여기서 로컬어드레스는 12비트가 뱅크로 입력되는 것으로 가정하였다. 셀블럭제어부(예를 들면 120A)는 셀 블럭선택신호(BS0)를 입력받아 액티브신호(ACT0)와, 프리차지신호(PCG0)와 워드라인 선택 활성화신호(WLOFF)를 생성하며, 센스앰프 제어부(160A)의 동작을 제어한다. 어드레스 래치부(예를 들면 130A)는 액티브신호(ACT0)와, 프리차지신호(PCG0)에 응답하여 활성화되어 로컬어드레스(BAX<0:N>)를 입력받아 래치하고, 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)를 생성한다. 메인워드라인 드라이버(예를 들면, 140A)는 워드라인 선택 활성화신호(WLOFF)에 응답하여 활성화되어 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)를 입력받아 제1 셀블럭(110A)에 구비된 다수의 워드라인(MWL00 ~ MWLOM)을 하나를 선택하여 활성화시킨다. 활성화된 워드라인에 대응하는 단위셀의 데이터는 센스앰프부(150A)와,센스앰프부(150B)로 전달된다. 센스앰프부(예를 들면 150A)는 다수의 비트라인 센스앰프를 구비하여, 대응하는 셀블럭에서 제공하는 데이터 신호를 감지하고 증폭한다. 센스앰프 제어부(예를 들면 160A)는 셀블럭제어부(120A)의 제어에 따라 센스앰프부(150A)의 동작을 제어한다.
도3은 도1의 제1 어드레스 래치부의 일부를 나타내는 회로도이다.
도3에 도시된 바와 같이, 제1 어드레스 래치부(130_1)는 액티브신호(ACT0)와, 프리차지신호(PCG0)를 게이트로 입력받은 모스트랜지스터(T1,T2)와, 로컬어드레스신호(BAX0)를 입력받는 모스트랜지스터(T3)와, 래치(L1)를 구비한다.
도4는 도3에 도시된 회로의 동작을 나타내는 파형도이다.
도4에 도시된 바와 같이, 프리차지신호(PCG0)가 하이레벨이고, 액티브신호(ACT0)가 하이레벨인 상태에서 로컬어드레스신호(LAX0)가 하이레벨로 입력되면, 래치(L1)에 의해 래치된 하이레벨의 신호가 래치된 로컬어드레스신호(LAX0)를 출력하게 된다.
도5은 도4에 도시된 메인 워드라인 드라이버를 나타내는 블럭도이다.
도5에 도시된 바와 같이, 메인워드라인 드라이버는 그룹 메인워드라인 드라이버부(143)를 구비한다. 각 그룹 메인워드라인 드라이버는 16개의 워드라인 활성화신호(MWL0 ~ MWL16)를 출력하며, 각각 4개의 단위 메인워드라인 드라이버(예를 들면 141A)를 구비한다. 4개의 단위 메인워드라인 드라이버는 공통노드(X)에 공통으로 접속되며, 각각은 래치된 로컬어드레스(LAX34<0:3>)중 하나에 응답하여 대응하는 워드라인을 드라이빙한다. 공통활성화부(141_2)는 래치된 로컬어드레스(LAX56<0>, LAX78<0>)에 응답하여 공통노드(X)에 접속된 단위 메인워드라인 드라이버를 인에이블시킨다.
단위 메인워드라인 드라이버(141A)는 각각 4개의 단위드라이버(예를 들면 141_1)를 구비한다. 단위드라이버(141_1)는 워드라인 선택 활성화신호(WLOFF)에 응답하여 활성화되는 모스트랜지스터(T5)와, 래치된 로컬어드레스(LAX34<0>)에 응답하여 활성화되는 모스트랜지스터(T4)와, 모스트랜지스터(T4,T5)의 공통노드에 연결된 인버터(I1)와, 인버터(I1)의 출력을 입력받아 인버터의 출력단 신호를 하이레벨로 래치하기 위한 모스트랜지스터(T6)를 구비한다.
도2에 도시된 반도체 메모리 장치는 어드레스 래치부가 셀블럭당 하나가 배치된다. 따라서 셀블럭이 증가할수록 그에 대응하여 더 많은 어드레스 래치부가 배치되어야 한다. 또한 하나의 어드레스 래치부는 도3에 도시된 회로가 로컬어드레스의 비트수만큼 구비되어야 한다.
따라서 반도체 메모리 장치가 고집적화되면서 하나의 뱅크에 더 많은 셀블럭이 배치되고, 그로 인해 더 많은 어드레스 래치부가 배치되어야 한다. 따라서 어드레스 래치부로 인해 많은 회로면적이 필요하게 되어 반도체 메모리 장치의 고집적화에 걸림돌이 되고 있다.
본 발명은 보다 효과적으로 로컬어드레스를 래치하고 메인워드라인드라이버에 전달할 수 있는 반도체 메모리 장치를 제안한다.
도6는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도6에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 뱅크(1000)는 다수의 셀블럭(110C, 110D,...)과, 셀블럭 제어부(120C, 120D,..)와, 공통어드레스 래치부(170)와, 어드레스 래치부(130C, 130D,..)와, 메인워드라인드라이버(140C, 140D,...)와, 센스앰프부(150C, 150D,...)와, 센스앰프 제어부(160C, 160D,,..)와, 제어신호 머지부(180)를 구비한다. 여기서 다수의 셀블럭(110C, 110D,...)과, 셀블럭 제어부(120C, 120D,..)와, 메인워드라인드라이버(140C, 140D,...)와, 센스앰프부(150C, 150D,...)와, 센스앰프 제어부(160C, 160D,,..)는 도2에 도시된 회로블럭들과 실질적으로 같은 회로구성을 가진다.
셀블럭(예를 들면 110C)은 다수의 단위셀을 구비하고, 그에 대응하는 워드라인(MWL00 ~ MWLOM)을 구비한다. 셀블럭제어부(예를 들면 120C)는 셀블럭선택신호(BS0)를 입력받아 액티브신호(ACT00)와, 프리차지신호(PCG00)와 워드라인 선택 활성화신호(WLOFF)를 생성하며, 센스앰프 제어부(160C)의 동작을 제어한다. 어드레 스 래치부(예를 들면 130C)는 액티브신호(ACT00)와, 프리차지신호(PCG00)에 응답하여 활성화되어 로컬어드레스(BAX<0:N>)를 입력받아 래치하고, 래치된 로컬어드레스(LAX34<0:3>,LAX56<0:3>)를 생성한다. 공통어드레스 래치부(170)는 로컬어드레스(BAX<0:N>)를 입력받아 래치하고, 래치된 로컬어드레스(LAX78<0:3>)를 생성한다. 메인워드라인 드라이버(예를 들면, 140C)는 워드라인 선택 활성화신호(WLOFF)에 응답하여 활성화되어 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)를 제1 어드레스 래치부(130C)와 공통어드레스 래치부(170)로부터 입력받아 제1 셀블럭(110A)에 구비된 다수의 워드라인(MWL00 ~ MWLOM)중 하나를 선택하여 활성화시킨다. 활성화된 워드라인에 대응하는 단위셀의 데이터는 제1 센스앰프부(150C)와 제2 센스앰프부(150D)로 전달된다. 센스앰프부(예를 들면 150C)는 다수의 비트라인 센스앰프를 구비하여, 대응하는 셀블럭에서 제공하는 데이터 신호를 감지하고 증폭한다. 센스앰프 제어부(예를 들면 160C)는 셀블럭제어부(120C)의 제어에 응답하여 센스앰프부(150C)의 동작을 제어한다. 제어신호 머지부(180)는 제1 셀블럭 제어부(120C)와 제2 셀블럭 제어부(120D)로부터 각각 액티브신호(ACT00, ACT01)와, 프리차지 신호(PCG00, PCG01)를 입력받아 공통 액티브신호(ACT)와 공통 프리차지 신호(PCG)를 생성한다.
도7은 도5에 도시된 제어신호 머지부를 나타내는 회로도이다.
도7에 도시된 바와 같이, 제어신호 머지부(180)는 제1 셀블럭 제어부(120C)로부터 액티브신호(ACT00)를 입력받고, 제2 셀블럭 제어부(120D)로부터 액티브신호(ACT01)를 입력받아 공통 액티브신호(ACT)를 생성하기 위해 인버터(I2,I3)와, 낸 드게이트(ND1)를 구비하고, 제1 셀블럭 제어부(120C)로부터 프리차지 신호(PCG00)를 입력받고, 제2 셀블럭 제어부(120D)로부터 프리차지 신호(PCG01)를 입력받아 공통 프리차지신호(PCG)를 생성하기 위해 인버터(I4,I5)와, 낸드게이트(ND2)를 구비한다.
도8은 도6에 도시된 어드레스 래치부에 배치되는 단위 어드레스 래치부를 나타내는 회로도이다.
도8에 도시된 바와 같이 단위 어드레스 래치부는 액티브신호(ACT00)와, 프리차지신호(PCG00)를 게이트로 입력받으며, 래치노드(C)에 공통으로 접속되는 모스트랜지스터(T7,T8)와, 로컬어드레스신호(BAX0)를 입력받는 모스트랜지스터(T9)와, 래치(L2)를 구비한다. 어드레스 래치부(130C)는 도8에 도시된 회로가 병렬로 다수 배치되며, 각각의 회로는 대응하는 로컬어드레스 신호(LAX0 ~ LAX7)를 입력받아 대응하는 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>)를 각각 출력한다.
도9는 도6에 도시된 공통 어드레스 래치부에 배치되는 단위 공통 어드레스 래치부를 나타내는 회로도이다.
도9에 도시된 바와 같이, 공통 어드레스 래치부(180)는 공통 액티브신호(ACT)와, 공통 프리차지신호(PCG)를 게이트로 입력받은 모스트랜지스터(T10,T11)와, 로컬어드레스신호(BAX0)를 입력받는 모스트랜지스터(T9)와, 래치(L3)를 구비한다. 공통 어드레스 래치부(180)는 도9에 도시된 회로가 다수 병렬로 배치되며, 각각의 회로는 대응하는 로컬어드레스 신호(LAX8 ~ LAX11)를 입력받아 대응하는 래치된 로컬어드레스 신호(LAX78<0:3>)를 각각 출력한다.
제어신호 머지부(180)는 제1 셀블럭제어부(120C)와, 제2 셀블럭제어부(120D)에서 제공되는 액티브신호(ACT00, ACT01)와 프리차지신호(PCG00, PCG01)를 조합하여 공통 액티브신호(ACT)와 공통프리차지신호(PCG)를 생성한다. 한 뱅크 내에서 서로 다른 셀블럭이 순차적으로 액티브되기 위해서는 셀블럭이 액티브되기 전에 셀블럭에 프리차지 동작이 먼저 수행되기 때문에, 액티브신호와 프리차지신호는 공통을 이웃한 셀블럭에 공통으로 사용할 수 있는 것이다. 공통 어드레스 래치부(170)는 제1 메인워드라인 드라이버(140C)와, 제2 메인워드라인 드라이버(140D)에 모두 제공된다.
따라서 도2의 반도체 메모리 장치에서처럼 어드레스 래치부(130A, 130B)에 대응하는 셀블럭에 래치된 어드레스를 출력하는 경우보다, 본 실시예에 다른 반도체 메모리 장치에서 처럼 공통 어드레스 래치부를 두게 되면, 공통 어드레스 래치부에서 공통으로 제공하는 어드레스에 대응하는 래치회로(예를 들면 도9에 도시된 회로) 만큼 회로의 줄일 수 있는 것이다.
여기서는 래치된 로컬어드레스(LAX34<0:3>, LAX56<0:3>, LAX78<0:3>)중 로컬 어드레스(LAX78<0:3>)를 공통어드레스 래치부에서 공통으로 제공하였으나, 경우에 따라서는 더 많은 비트의 로컬어드레스를 공통어드레스 래치부에서 제공할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 어드레스를 입력받아 워드라인 드라이버에 전달하는 회로를 보다 효과적으로 구현할 수 있다. 즉, 한 뱅크안의 각 셀블럭에 배치된 워드라인을 드라이빙 하기 위한 워드라인 드라이버로 어드레스를 전달하기 위해 래치하는 어드레스 래치회로를 최소한의 회로면적으로 구현할 수 있다.

Claims (13)

  1. 제1 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제1 워드라인 드라이빙부;
    제2 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 제2 워드라인 드라이빙부;
    상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부에 배치된 M개의 그룹 드라이빙 회로중 하나를 선택하기 위한 제1 어드레스를 입력받아 래치하여 상기 제1 워드라인 드라이빙부 또는 제2 워드라인 드라이빙부로 출력하기 위한 공통 어드레스 래치부;
    상기 제1 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 제2 어드레스를 입력받아 상기 제1 워드라인 드라이빙부로 출력하는 제1 어드레스 래치부; 및
    상기 제2 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 상기 제2 어드레스를 입력받아 상기 제2 워드라인 드라이빙부로 출력하는 제2 어드레스 래치부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 워드라인 드라이빙부를 선택하기 위한 제1 선택신호에 응답하여 상기 제1 워드라인 드라이빙부를 활성화시키는 제1 셀블럭제어부; 및
    상기 제2 워드라인 드라이빙부를 선택하기 위한 제2 선택신호에 응답하여 상기 제2 워드라인 드라이빙부를 활성화시키는 제2 셀블럭제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 어드레스 래치부는
    제1 프리차지신호에 응답하여 비활성화되고, 제1 액티브신호에 활성화되며, 상기 제2 어드레스의 각 비트 신호를 래치하기 위한 다수의 제1 단위 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 어드레스 래치부는
    제2 프리차지신호에 응답하여 비활성화되고, 제2 액티브신호에 활성화되며, 상기 제2 어드레스의 각 비트 신호를 래치하기 위한 다수의 제2 단위 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 공통 어드레스 래치부는
    상기 제1 프리차지신호와 상기 제2 프리차지신호를 조합한 공통 프리차지신호에 응답하여 비활성화되고, 상기 제1 액티브신호와 상기 제2 액티브신호를 조합한 공통 액티브신호에 응답하여 활성화되며, 상기 제1 어드레스의 각 비트 신호를 래치하기 위한 다수의 단위 공통 어드레스 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 다수의 제1 단위 래치부는 각각,
    상기 제1 프리차지신호에 응답하여 래치노드에 전원전압을 제공하기 위한 제1 모스트랜지스터;
    상기 제1 액티브신호에 응답하여 턴온되며, 상기 래치노드에 일측이 접속된 제2 모스트랜지스터;
    상기 제2 어드레스의 해당 비트 신호에 응답하여 턴온되며, 상기 제2 모스트랜지스터의 타측과 접지전압을 연결하기 위한 제3 모스트랜지스터;및
    상기 래치노드에 연결된 제1 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 다수의 단위 공통 어드레스 래치부는 각각,
    상기 공통 프리차지신호에 응답하여 공통 래치노드에 전원전압을 제공하기 위한 제4 모스트랜지스터;
    상기 공통 액티브신호에 응답하여 턴온되며, 상기 공통 래치노드에 일측이 접속된 제5 모스트랜지스터;
    상기 제2 어드레스의 해당 비트 신호에 응답하여 턴온되며, 상기 제5 모스트랜지스터의 타측과 접지전압을 연결하기 위한 제6 모스트랜지스터; 및
    상기 공통 래치노드에 연결된 제2 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 워드라인 드라이빙부의 그룹 드라이빙회로는,
    상기 다수의 단위 드라이빙회로가 병렬로 배치되어 공통노드에 공통으로 접속되며, 상기 공통 어드레스 래치부에서 출력되는 어드레스에 응답하여 상기 공통노드에 접속된 단위 드라이빙회로를 활성화시키는 공통활성화수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 셀블럭에 배치된 N개의 워드라인을 드라이빙하기 위한 N개의 단위드라이빙 회로를 구비하고, 상기 N개의 단위드라이빙 회로는 그룹지어져 M개의 그룹 드라이빙 회로로 배치되는 워드라인 드라이빙부;
    상기 워드라인 드라이빙부에 배치된 M개의 그룹 드라이빙 회로중 하나를 선택하기 위한 제1 어드레스를 입력받아 래치하여 상기 워드라인 드라이빙부로 출력하기 위한 공통 어드레스 래치부; 및
    상기 워드라인 드라이빙부에 배치된 N개의 워드라인을 선택하기 위한 Log2 N 비트의 제2 어드레스를 입력받아 상기 워드라인 드라이빙부로 출력하는 어드레스 래치부
    를 구비하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 워드라인 드라이빙부를 선택하기 위한 선택신호에 응답하여 상기 워드라인 드라이빙부를 활성화시키는 셀블럭제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 어드레스 래치부는,
    프리차지신호에 응답하여 비활성화되고, 액티브신호에 활성화되며, 상기 제2 어드레스의 각 비트 신호를 래치하기 위한 다수의 단위 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 다수의 단위 래치부는 각각,
    상기 프리차지신호에 응답하여 래치노드에 전원전압을 제공하기 위한 제1 모스트랜지스터;
    상기 액티브신호에 응답하여 턴온되며, 상기 래치노드에 일측이 접속된 제2 모스트랜지스터;
    상기 제2 어드레스의 해당 비트 신호에 응답하여 턴온되며, 상기 제2 모스트랜지스터의 타측과 접지전압을 연결하기 위한 제3 모스트랜지스터;및
    상기 래치노드에 연결된 제1 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 워드라인 드라이빙부의 그룹 드라이빙회로는,
    상기 N개의 단위드라이빙 회로가 병렬로 배치되어 공통노드에 공통으로 접속되며, 상기 공통 어드레스 래치부에서 출력되는 어드레스에 응답하여 상기 공통노드에 접속된 단위 드라이빙회로를 활성화시키는 공통활성화수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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