KR100479818B1 - 반도체 메모리 소자의 디코딩 장치 및 인에이블 방법 - Google Patents

반도체 메모리 소자의 디코딩 장치 및 인에이블 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 디코딩 장치 및 인에이블 방법을 개시한다.
본 발명은 어드레스 래치 제어신호와 내부 어드레스를 연산하여 어드레스 래치로부터 출력된 신호에 따라 발생된 디코더 제어신호에 응답하여 디코더를 인에이블시킴으로써, 디코더로 입력되는 래치 어드레스와 디코더 제어신호 간의 불필요한 지연을 제거한다.
이를 위해서 본 발명은 어드레스 래치 제어신호에 응답하여, 입력된 어드레스를 래치시켜 래치 어드레스와 내부 어드레스를 출력하는 어드레스 래치와, 어드레스 래치 제어신호와 내부 어드레스를 연산하여 래치 어드레스에 따라 디코더 제어신호를 발생시키는 어드레스 트랜지션 검출기와, 디코더 제어신호에 응답하여 인에이블되어 래치 어드레스를 디코딩하는 디코더를 구비한다.

Description

반도체 메모리 소자의 디코딩 장치 및 인에이블 방법{Circuit for decording of semiconductor memory device and enable method thereof}
본 발명은 반도체 메모리 소자의 디코딩 장치에 관한 것으로, 보다 상세하게는, DRAM에서 어드레스를 디코딩하기 위한 디코더의 인에이블에 관한 것이다.
어드레스 래치와 디코더는 디코더에 입력된 어드레스의 유효성이 보장되도록 제어되어야 한다. 이를 위한 종래 기술은 도 1 및 도 2와 같이 구현된다.도 1을 참조하면, 상기한 제어를 위하여 어드레스 래치 제어신호 XAE로 인에이블되어 입력된 어드레스 ADD<0-N>를 특정 뱅크로 전달하기 위한 어드레스 래치(10), 어드레스 래치 제어신호 XAE를 지연시켜 디코더 제어신호 XAED를 발생시키는 지연부(11) 및 디코더 제어신호 XAED로 인에이블되어 어드레스 래치(10)의 래치 어드레스 BXAZ<0-N>)를 디코딩하는 디코더(12)가 구비된다.
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또한, 종래 기술은 도 2와 같이 디코더를 프리 디코더(13)와 메인 디코더(14)로 구분하여 개시될 수 있다.도 1에서 어드레스 래치(10)는 액티브 명령이 인가되면 선택된 뱅크의 어드레스 래치 제어신호 XAE에 응답하여 입력된 어드레스 ADD<0-N>를 래치시키고, 프리챠지 명령이 인가되기 전까지 입력된 어드레스 ADD<0-N>가 변화하여도 그것의 출력 BXAZ<0-N>을 일정하게 유지한다.
상술한 바와 같은 종래의 디코더 인에이블장치는 디코더(12)를 인에이블시키는 신호로서 어드레스 래치 제어신호 XAE를 지연시켜서 만든 디코더 제어신호 XAED를 사용한다. 즉, 디코더(12)(또는 프리디코더(13))로 입력된 래치 어드레스 BXAZ<0-N>가 유효한지를 보장하기 위해서, 어드레스 래치 제어신호 XAE에 일정량의 지연을 추가해서 디코더 제어신호 XAED를 생성한다.
그러나, 디코더 제어신호 XAED를 생성하기 위한 지연은 공정, 온도 및 전압의 변화에 따라 그 출력 신호의 상태가 변하기 때문에, 이러한 변화를 고려하여 실제 필요한 지연 시간에 마진을 추가해야 한다. 지연시간이 충분하지 않으면 디코더(12)의 출력에 결함(Glitch)이 발생하여 불필요한 전류를 소모하거나 오동작을 일으키는 문제점이 있다. 상기한 종래 기술은 어드레스 래치와 디코더 간의 신호 전달 지연이 발생되므로, 동작 속도 개선 효과를 얻기 어렵다.
따라서, 본 발명은 상기와 같은 문제점에 착안하여 이루어진 것으로, 어드레스 래치의 출력신호의 제어하에 어드레스 래치 제어신호와 내부 어드레스의 조합에 의해 발생된 디코더 제어신호에 응답하여 디코더를 인에이블시킴으로써, 디코더로 입력되는 래치 어드레스와 디코더 제어신호 간의 불필요한 지연을 제거하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 메모리 소자의 디코딩 장치는, 어드레스 래치 제어신호에 응답하여 입력된 어드레스를 래치시켜 래치 어드레스 및 내부 어드레스를 출력하는 어드레스 래치; 어드레스 래치 제어신호와 내부 어드레스를 연산하여 래치 어드레스에 따라 디코더 제어신호를 발생시키는 어드레스 트랜지션 검출기; 및 디코더 제어신호에 의해 인에이블되어 래치 어드레스를 디코딩하는 디코더를 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리 소자의 디코딩 장치의 인에이블 방법은, 어드레스 래치 제어신호에 응답하여, 입력된 어드레스를 래치시켜 래치 어드레스와 내부 어드레스를 발생시키는 단계; 어드레스 래치 제어신호와 내부 어드레스를 연산하여 래치 어드레스에 따라 디코더 제어신호를 발생시키는 단계; 및 디코더 제어신호에 응답하여 디코더를 인에이블시켜 래치 어드레스를 디코딩하는 단계를 구비한 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 어드레스 래치 제어신호에 의해 어드레스 래치가 인에이블되면서 유효한 어드레스가 래치될 때, 래치된 유효 어드레스가 어드레스 래치 제어신호에 의해 출력되는 것을 어드레스 트랜지션 검출기를 이용하여 감지하여, 디코더를 인에이블시키기 위한 디코더 제어신호를 발생시키는 기술을 개시한다.
도 3 및 도 4는 본 발명에 따른 반도체 메모리 소자의 디코딩 장치의 실시예를 나타내는 블록도이다.
먼저, 도 3 및 도 4에 나타낸 신호를 설명하면, ADD<0-N>는 칩의 동작모드에 따라 칩의 외부에서 입력되는 어드레스이고, ADDLT<0>는 입력된 어드레스를 래치시킨 내부 어드레스이다. BXA<0> 및 BXAZ<0>은 칩의 내부에서 생성된 래치 어드레스를 나타낸다. XAE는 어드레스 래치(20)를 인에이블시키거나 디스에이블시키는 어드레스 래치 제어신호로서, 특정한 시점에서 유효한 어드레스를 래치시키기 위한 신호이다. XPDEN은 디코더(22)(또는 프리디코더(50))를 인에이블시키거나 디스에이블시키는 디코더 제어신호이다.
도 3에 나타낸 디코더 인에이블장치는 어드레스 래치(20), 어드레스 트랜지션 검출기(30) 및 디코더(40)를 구비하고, 어드레스 래치(20) 내에는 어드레스 래치<0> 및 <1-N>이 구비되어 있다.
어드레스 래치<0>는 어드레스 래치 제어신호 XAE에 의해 인에이블되어 어드레스 ADD<0>를 래치시켜 래치 어드레스 BXA<0> 및BXAZ<0>와 내부 어드레스 ADDLT<0>를 발생시키고, 어드레스 래치<1-N>는 어드레스 래치 제어신호 XAE에 의해 인에이블되어 어드레스 ADD<1-N>를 래치시켜 래치 어드레스 BXAZ<1-N>를 발생시킨다. 어드레스 트랜지션 검출기(30)는 래치 어드레스 BXA<0> 및 BXAZ<0>의 제어하에 어드레스 래치 제어신호 XAE와 내부 어드레스 ADDLT<0>를 연산하여 디코더 제어신호 XPDEN를 발생시킨다. 디코더(22)는 디코더 제어신호 XPDEN에 의해 인에이블된다.
여기서, 어드레스 래치<0>가 어드레스 래치 제어신호 XAE에 의해 디스에이블되면, 어드레스 래치<0>는 래치 어드레스 BXAZ<0>를 입력된 어드레스 ADD<0>에 상관없이 일정한 상태로 유지한다. 반대로 어드레스 래치<0>가 어드레스 래치 제어신호 XAE에 의해 인에이블되면, 어드레스 래치<0>는 래치 어드레스 BXAZ<0>를 인에이블된 시점에 입력된 어드레스 ADD<0>에 해당하는 출력을 유지한다. 어드레스 래치<1-N>도 어드레스 래치부<0>와 동일하게 동작한다.
디코더(22)가 디코더 제어신호 XPDEN에 의해 인에이블되면 입력된 래치 어드레스 BXAZ<0-N>에 해당하는 출력이 결정된다. 반면에 디코더(40)가 디코더 제어신호 XPDEN에 의해 디스에이블되면 입력된 래치 어드레스 BXAZ<0-N>에 관계없이 모든 출력이 동일한 상태를 유지한다.
도 5는 도 3 및 도 4에 나타낸 어드레스 래치<0>의 회로도를 나타내는데, 어드레스 래치<1-N>는 어드레스 래치<0>의 회로도와 동일하다.
어드레스 래치<0>에서 인버터 IV0은 어드레스 래치 제어신호 XAE를 반전시키고, 인버터 IV1은 인버터 IV0의 출력신호를 반전시킨다. 전달 게이트 TG0은 인버터 IV0 및 IV1의 출력신호들의 제어하에 입력된 어드레스 ADD<0>를 래치회로 LT1으로 전달한다. 래치회로 LT1은 전달 게이트 TG0의 출력신호를 래치시킨다. NOR 게이트 NR1은 인버터 IV0의 출력신호와 래치회로 LT1의 출력인 내부 어드레스 ADDLT<0>를 NOR 조합하여 래치 어드레스 BXA<0>를 출력한다. 인버터 IV4는 래치 어드레스 BXA<0>를 반전시켜 래치 어드레스 BXAZ<0>를 출력한다.
여기서, 어드레스 래치 제어신호 XAE가 로우레벨이면 어드레스 래치<0>는 디스에이블 상태이다. 즉 노드 CN1이 하이레벨이고 노드 CN2가 로우레벨이므로 전달 게이트 TG0이 턴-온되어 입력된 어드레스 ADD<0>를 래치회로 LT1으로 전달한다. 그러나, 래치회로 LT1은 인버터 IV3이 디스에이블되어 래치기능을 수행할 수 없게 된다. 따라서, NOR 게이트 NR1의 출력신호는 입력된 어드레스 ADD<0>의 레벨상태에 관계없이 로우레벨을 유지한다.
그런 후에, 유효한 어드레스 ADD<0>가 입력되어 어드레스 래치 제어신호 XAE가 하이레벨로 되면, 어드레스 래치<0>가 인에이블 상태가 된다. 그러면, 노드 CN1이 로우레벨이고 노드 CN2가 하이레벨이므로 전달 게이트 TG1이 턴-오프된다. 그러나 인버터 IV3이 인에이블되어 래치회로 LT1이 활성화되므로 노드 CN3과 노드 CN4의 레벨은 고정된다. 노드 CN1은 로우레벨이므로 NOR 게이트 NR1의 출력신호의 레벨, 즉 래치 어드레스 BXA<0>의 레벨은 입력된 어드레스 ADD<0>에 따라 결정된다. 이러한 래치 어드레스 BXA<0>를 반전시킴으로써 래치 어드레스 BAXZ<0>가 발생되어 디코더(40) 또는 프리디코더(50)로 입력된다.
도 6은 도 3 및 도 4에 나타낸 어드레스 트랜지션 검출기를 나타낸다.
어드레스 트랜지션 검출기(30)는 내부 어드레스 ADDLT<0>와 어드레스 래치 제어신호 XAE에 응답하여 어드레스의 위상을 제어하는 위상 제어기(31)와, 래치 어드레스 BXA<0> 및 BXAZ<0>의 제어하에 위상 제어기(31)의 출력신호를 입력받아 디코더 제어신호 XPDEN를 발생시키는 위상 전달부(32)로 구성된다.위상 제어기(31)는 내부 어드레스 ADDLT<0>와 어드레스 래치 제어신호 XAE를 NAND 조합하는 NAND 게이트 ND0으로 구성된다. 위상 전달부(32)는 래치 어드레스 BXA<0> 및 BXAZ<0>의 제어하에 위상 제어기(31)의 출력신호의 반전신호를 전달하는 XOR 로직회로(33)와, XOR 로직회로(33)의 출력신호를 반전시켜 디코더 제어신호 XPDEN를 출력하는 인버터 IV6으로 구성된다.XOR 로직회로(33)는, 래치 어드레스 BXA<0> 및 BXAZ<0>의 제어하에 위상 제어기(31)의 출력신호의 반전신호를 전달하는 전달 게이트 TG2와, 래치 어드레스 BXA<0> 및 BXAZ<0>의 제어하에 위상 제어기(31)의 출력신호를 전달하는 전달 게이트 TG3으로 구성된다.
여기서, 어드레스 래치 제어신호 XAE가 로우레벨일 때는, 내부 어드레스 ADDLT<0>에 상관없이 래치 어드레스 BXA<0>는 로우레벨을 유지하고 래치 어드레스 BXAZ<0>은 하이레벨을 유지한다. 내부 어드레스 ADDLT<0>와 래치 어드레스 BXA<0> 및 BXAZ<0>는 서로 무관하다. 하지만, 어드레스 래치 제어신호 XAE가 하이레벨로 되면 내부 어드레스 ADDLT<0>와 래치 어드레스 BXA<0>는 항상 반전관계가 된다.
상술한 바와 같이, 어드레스 래치 제어신호 XAE가 로우레벨일 때는 래치 어드레스 BXA<0>가 로우레벨, 래치 어드레스 BXAZ<0>이 하이레벨을 유지한다. 이를 이용해, 전달 게이트 TG2 및 TG3을 제어하여 디코더 제어신호 XPDEN을 로우레벨로 유지한다. 이렇게 디코더 제어신호 XPDEN을 로우레벨로 유지하기 위해 내부 어드레스 ADDLT<0>와 어드레스 래치 제어신호 XAE를 입력으로 하는 NAND 게이트 ND0을 추가하여 위상 제어기(31)의 출력신호가 하이 레벨을 유지하도록 하였다. 반면에, 어드레스 래치 제어신호 XAE가 하이레벨로 되면 위상 제어기(31)의 출력신호와 래치 어드레스 BXA<0>는 항상 동일위상을 갖는다, 따라서, 내부 어드레스 ADDLT<0>와 래치 어드레스 BXA<0>가 항상 반전관계를 갖도록 래치 어드레스 BXA<0> 및 BXAZ<0>와 위상 제어기(31)의 출력신호를 입력으로 하는 XOR 로직회로를 구성하였다.
도 7a 및 도 7b는 상기에 언급한 XOR 로직회로(33)의 구성예를 나타내고 도 8은 상술한 위상 전달부의 진리표를 나타낸다.
도 7a는 로직 게이트를 이용한 XOR 로직회로이고, 도 7b는 전달 게이트를 이용한 XOR 로직회로이다.
도 7a 및 7b에서 A는 래치 어드레스 BXA<0>, B는 위상 제어기(31)의 출력신호, F는 XOR 로직회로의 출력신호를 나타낸다.
도 7a에 나타낸 XOR 로직회로는 신호 A를 반전시키는 인버터 IV20, 신호 B를 반전시키는 인버터 IV21, 인버터 IV20의 출력신호와 신호 B를 NAND 조합하는 NAND 게이트 ND1, 신호 A와 인버터 IV21의 출력신호를 NAND 조합하는 NAND 게이트 ND2, 및 NAND 게이트 ND1 및 ND2의 출력신호들을 NOR 조합하는 NOR 게이트 NR2로 구성된다.
도 7b에 나타낸 XOR 로직회로는 신호 A를 반전시키는 인버터 IV22, 신호 B를 반전시키는 인버터 IV23, 신호 A와 인버터 IV22의 출력신호의 제어하에 신호 B를 전달하는 전달 게이트 TG4, 및 신호 A와 인버터 IV22의 출력신호의 제어하에 인버터 IV23의 출력신호를 전달하는 전달 게이트 TG5로 구성된다.
여기서, 어드레스 래치 제어신호 XAE가 로우레벨일 경우에는 도 8에 나타낸 바와 같이, 래치 어드레스 BXA<0>(신호 A)와 위상 제어기(31)의 출력신호(신호 B)은 서로 위상이 반대이므로 XOR 로직회로의 출력신호(신호 F)가 하이레벨로 되고 디코더 제어신호 XPDEN은 로우레벨로 되어 디코더(22)를 디스에이블상태로 만든다. 어드레스 래치 제어신호 XAE가 하이레벨로 되면 래치 어드레스 BXA<0>(신호 A)와 위상 제어기(31)의 출력신호(신호 B)은 동일 위상을 가지므로 OXR 로직회로의 출력신호(신호 F)가 로우레벨로 되고 디코더 제어신호 XPDEN이 하이레벨로 되어 디코더(22)를 인에이블시킨다.
도 9는 도 3의 디코더(40)의 회로도를 나타낸다.
디코더(40)는 디코더 제어신호 XPDEN에 의해 인에이블되어 래치 어드레스 BXAZ<i>을 디코딩하여 디코딩된 어드레스 BAX<j> 및 BAX<k>를 출력한다.
디코더(40)에서, 인버터 IV24는 래치 어드레스 BXAZ<i>를 반전시키고, NAND 게이트 ND3은 디코더 제어신호 XPDEN와 래치 어드레스 BXAZ<i>를 NAND 조합한다. NAND 게이트 ND4는 인버터 IV24의 출력신호와 디코더 제어신호 XPDEN를 NAND 조합한다. 인버터 IV25는 NAND 게이트 ND3의 출력신호를 반전시켜 디코딩된 어드레스 BAX<j>를 출력하고, 인버터 IV26은 NAND 게이트 ND4의 출력신호를 반전시켜 디코딩된 어드레스 BAX<k>를 출력한다.
여기서, 노드 CN20과 노드 CN21로 유효한 어드레스가 전달되면 디코더 제어신호 XPDEN가 로우레벨에서 하이레벨로 된다. 그러면, NAND 게이트 ND3과 NAND 게이트 ND4는 노드 CN20 및 노드 CN21과 디코더 제어신호 XPDEN의 연산결과를 출력한다.
도 10 내지 도 13은 어드레스 래치(20), 어드레스 트랜지션 검출기(21) 및 디코더(22)의 배치를 나타낸다. 이들 도면에는 어드레스 래치제어신호 XAE의 도시를 생략하였다.
도 10은 복수개의 어드레스 래치(20), 한 개의 어드레스 트랜지션 검출기(30) 및 한 개의 디코더(40)를 적용한 경우의 배치를 나타낸다.
도 10의 실시예는 어드레스 래치<0>에 대응되는 한 개의 어드레스 트랜지션 검출기(30)를 배치하였다. 이러한 어드레스 트랜지션 검출기(30)는 하나의 디코더 제어신호 XPDEN를 생성하여 디코더(40)를 제어한다. 그리고, 복수 개의 어드레스 래치<0-N>에 대응하여 하나의 디코더(40)가 구성된다.
도 11의 실시예는 복수개의 어드레스 래치(20), 한 개의 어드레스 트랜지션 검출기(30) 및 복수개의 디코더(40)를 적용한 경우의 배치를 나타낸다.
이러한 배치를 갖는 도 11의 실시예는 어드레스 래치<0>에 대응되는 하나의 어드레스 트랜지션 검출기(40)를 배치하였다. 어드레스 트랜지션 검출기(40)는 하나의 디코더 제어신호 XPDEN를 생성하여 전체 디코더(40)를 제어한다. 그리고, 복수 개의 어드레스 래치가 소정 수로 그룹화되고, 그룹별로 대응되도록 복수 개의 디코더(40)가 구성된다.
도 12는는 복수개의 어드레스 래치(20), 복수개의 어드레스 트랜지션 검출기(30) 및 복수 개의 디코더(40)를 적용한 경우의 배치를 나타낸다.
이러한 배치를 갖는 도 12의 실시예는 최소한 하나의 어드레스에 대한 어드레스 트랜지션 검출기(30)를 각 디코더(40)마다 배치하였다. 각 디코더(40)마다 배치된 어드레스 트랜지션 검출기(30)는 각각의 디코더 제어신호를 생성하여 각 디코더(40)를 제어한다.
도 13은 도 11과 도 12의 방법을 혼용하여 디코더 제어신호를 생성해서 각 디코더를 제어한다.
상술한 바와 같이 어드레스 트랜지션 검출기는 어드레스 래치 또는 디코더의 내부와 어드레스 래치 또는 디코더의 경로에 배치될 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 어드레스 래치로부터 유효한 어드레스가 출력되는 것을 감지하여 디코더 제어신호를 발생시키고, 이 디코더 제어신호에 응답하여 디코더를 인에이블시킴으로써, 디코더로 입력되는 래치 어드레스와 디코더 제어신호 간의 불필요한 지연을 제거할 수 있다. 그로 인해, 반도체 메모리 소자의 동작속도를 보다 빠르게 할 수 있다.
또한, 어드레스 래치로부터 유효한 어드레스가 출력되는 것을 감지하여 발생시킨 디코더 제어신호에 응답하여 디코더를 인에이블시킴으로써, 공정변화, 온도변화 및 전압변화에 따른 어드레스와 디코더 제어신호 간의 미스매칭으로 인한 디코더 출력의 결함(Glitch)을 제거할 수 있다. 이로 인해 디코더 출력의 불필요한 토글링을 제거할 수 있어 불필요한 전류소모를 막을 수 있고, 또한 디코더의 오동작 가능성을 제거할 수 있어 안정된 동작을 얻을 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1 및 도 2는 종래의 반도체 메모리 소자의 디코딩 장치의 블록도.
도 3 및 도 4는 본 발명에 따른 반도체 메모리 소자의 디코딩 장치의 바람직한 실시예를 나타내는 블록도.
도 5는 도 3 및 도 4의 어드레스 래치의 회로도.
도 6은 도 3 및 도 4의 어드레스 트랜지션 검출기의 회로도.
도 7a 및 도 7b는 도 6의 XOR 로직회로의 회로도.
도 8은 도 7a 및 도 7b의 XOR 로직회로의 진리표.
도 9는 도 3의 디코더의 회로도.
도 10 내지 도 14는 실시예에 따른 배치도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20 : 어드레스 래치부 11: 지연부
12, 40 : 디코더 13, 50 :프리 디코더
14, 60: 메인 디코더 30 : 어드레스 트랜지션 검출기

Claims (12)

  1. 어드레스 래치 제어신호에 응답하여, 입력된 어드레스를 래치시켜 래치 어드레스와 내부 어드레스를 출력하는 어드레스 래치;
    상기 어드레스 래치 제어신호와 상기 내부 어드레스를 연산하여 상기 래치 어드레스에 따라 디코더 제어신호를 발생시키는 어드레스 트랜지션 검출기; 및
    상기 디코더 제어신호에 의해 인에이블되어 상기 래치 어드레스를 디코딩하는 디코더를 구비한 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  2. 제 1 항에 있어서, 상기 어드레스 트랜지션 검출기는,
    상기 어드레스 래치 제어신호와 상기 내부 어드레스를 연산하여 어드레스의 위상을 제어하는 위상 제어기; 및
    상기 래치 어드레스에 따라 상기 위상 제어기의 출력신호를 상기 디코더 제어신호로서 전달하는 위상 전달부를 구비한 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  3. 제 2 항에 있어서, 상기 위상 제어기는,
    상기 어드레스 래치 제어신호와 상기 내부 어드레스를 NAND 조합하는 NAND 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  4. 제 2 항에 있어서, 상기 위상 전달부는,
    상기 래치 어드레스에 따라 상기 위상 제어기의 출력신호를 전달하는 XOR 로직회로; 및
    상기 XOR 로직회로의 출력신호를 반전시켜 상기 디코더 제어신호를 출력하는 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  5. 제 4 항에 있어서, 상기 XOR 로직회로는,
    상기 래치 어드레스에 따라 상기 위상 제어기의 출력신호를 전달하는 제1 전달 게이트; 및
    상기 래치 어드레스에 따라 상기 위상 제어기의 출력신호의 반전신호를 전달하는 제2 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  6. 상기 제 4 항에 있어서, 상기 XOR 로직회로는,
    상기 래치 어드레스와 반대 위상을 갖는 신호와 상기 위상 제어기의 출력신호를 NAND 조합하는 제1 NAND 게이트;
    상기 래치 어드레스와 상기 위상 제어기의 출력신호의 반전신호를 NAND 조합하는 제2 NAND 게이트; 및
    상기 제1 및 제2 NAND 게이트의 출력신호들을 NOR 조합하는 NOR 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  7. 제 1 항에 있어서, 상기 어드레스 트랜지션 검출기는,
    상기 디코더 제어신호를 발생시켜 복수개의 디코더를 모두 제어하는 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  8. 제 7 항에 있어서, 상기 어드레스 트랜지션 검출기는,
    상기 복수개의 디코더를 각각 제어하기 위해 복수개의 어드레스 래치에 각각 설치된 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  9. 제 1 항에 있어서, 상기 디코더는,
    상기 디코더 제어신호에 의해 인에이블되어 상기 래치 어드레스를 디코딩하는 프리 디코더; 및
    상기 프리디코더에 의해 디코딩된 어드레스를 디코딩하는 메인 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치.
  10. 어드레스 래치 제어신호에 응답하여 입력된 어드레스를 래치시켜 래치 어드레스와 내부 어드레스를 발생시키는 단계;
    상기 어드레스 래치 제어신호와 상기 내부 어드레스를 연산하여 상기 래치 어드레스에 따라 디코더 제어신호를 발생시키는 단계;
    상기 디코더 제어신호에 응답하여 디코더를 인에이블시켜 상기 래치 어드레스를 디코딩하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치의 인에이블 방법.
  11. 제 10 항에 있어서,
    상기 디코더 제어신호는, 복수개의 디코더를 제어하는 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치의 인에이블 방법.
  12. 제 10 항에 있어서, 상기 디코더 제어신호는,
    상기 어드레스 래치 제어신호와 상기 내부 어드레스를 NAND 연산한 결과를 상기 래치 어드레스에 따라 전달함으로써 만들어진 것을 특징으로 하는 반도체 메모리 소자의 디코딩 장치의 인에이블 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877106B1 (ko) * 2007-06-27 2009-01-07 주식회사 하이닉스반도체 온도 정보 출력 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822885B2 (en) * 2003-04-14 2004-11-23 International Business Machines Corporation High speed latch and compare function
KR100642394B1 (ko) * 2005-04-01 2006-11-03 주식회사 하이닉스반도체 어드레스 래치신호 생성회로 및 어드레스 디코딩회로
KR100875665B1 (ko) * 2007-03-30 2008-12-24 주식회사 하이닉스반도체 반도체 메모리 장치
TWI473114B (zh) * 2012-03-19 2015-02-11 Macronix Int Co Ltd 偵測位址轉變之電路與方法
US8861303B2 (en) * 2012-04-26 2014-10-14 Macronix International Co., Ltd. Circuit and method for address transition detection
KR20190102930A (ko) * 2018-02-27 2019-09-04 에스케이하이닉스 주식회사 반도체장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843596A (en) * 1986-11-29 1989-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with address transition detection and timing control
KR19990000888A (ko) * 1997-06-11 1999-01-15 문정환 메모리 소자의 어드레스 천이 검출회로
KR19990025018A (ko) * 1997-09-10 1999-04-06 구본준 반도체 메모리의 디코더 및 디코더 제어회로
KR20000074466A (ko) * 1999-05-21 2000-12-15 김영환 메모리의 어드레스천이검출제어장치
KR20010103503A (ko) * 2000-05-10 2001-11-23 윤종용 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법
KR20030054908A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 플래쉬 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode
US5715208A (en) * 1995-09-29 1998-02-03 Micron Technology, Inc. Memory device and method for reading data therefrom
KR0167298B1 (ko) * 1995-12-20 1999-01-15 문정환 메모리의 데이타 고속 억세스장치
JP3789542B2 (ja) * 1996-04-04 2006-06-28 富士通株式会社 メモリ制御回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843596A (en) * 1986-11-29 1989-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with address transition detection and timing control
KR19990000888A (ko) * 1997-06-11 1999-01-15 문정환 메모리 소자의 어드레스 천이 검출회로
KR19990025018A (ko) * 1997-09-10 1999-04-06 구본준 반도체 메모리의 디코더 및 디코더 제어회로
KR20000074466A (ko) * 1999-05-21 2000-12-15 김영환 메모리의 어드레스천이검출제어장치
KR20010103503A (ko) * 2000-05-10 2001-11-23 윤종용 강유전체 랜덤 액세스 메모리 장치 및 그것의 읽기/쓰기동작을 제어하는 방법
KR20030054908A (ko) * 2001-12-26 2003-07-02 주식회사 하이닉스반도체 플래쉬 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877106B1 (ko) * 2007-06-27 2009-01-07 주식회사 하이닉스반도체 온도 정보 출력 장치

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Publication number Publication date
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