CN113539312B - 具有改进的抗亚稳态性的ddr5四相产生器 - Google Patents

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Abstract

本申请涉及一种具有改进的抗亚稳态性的DDR5四相产生器。一种多相时钟产生器具有一组晶体管、第一锁存器和第二锁存器。所述一组晶体管可布置成感测放大器锁存器架构，其中所述一组晶体管包含第一反相器和第二反相器。所述第一反相器可提供第一相位数据选通信号，且所述第二反相器可提供第二相位数据选通信号。所述第一锁存器和所述第二锁存器耦合到所述一组晶体管。所述一组晶体管可在所述第一反相器处接收电流的第一部分，并在所述第二反相器处接收电流的第二部分。所述一组晶体管可响应于所述第一部分大于所述第二部分而放大电流的所述第一部分。所述一组晶体管还可使用所述放大的第一部分驱动所述第一相位数据选通信号。

Description

具有改进的抗亚稳态性的DDR5四相产生器
技术领域
本公开涉及半导体装置的领域，且更确切地说，涉及缓解多相时钟信号中的亚稳态效应的方法。
背景技术
随机存取存储器(RAM)装置，例如在电子装置中用于促进数据处理和提供存储的装置，可以提供对形成装置的存储器电路系统的可寻址数据存储单元的直接存取。某些RAM装置，例如动态RAM(DRAM)装置，可以例如具有含许多可寻址存储器元素的多个存储器组。RAM装置还可具有命令接口，该命令接口可以接收用于与那些地址相关联的操作的地址和指令(例如，读取、写入等)。RAM装置还可包含解码电路系统，它可以将指令和地址转换为用于存取对应存储器组的内部命令。
在电子装置的处理电路系统(例如，主机)和存储器装置之间交换的数据可伴有同步时钟信号。例如，在写入过程中，电子装置可以提供与时钟信号同步的写入命令和地址，同时还提供要使用与数据选通信号同步的写入命令来存储的数据。也就是说，RAM装置可以协调与时钟信号同步的写入命令和与数据选通信号同步的数据以执行写入操作。
RAM装置可以各种速度执行多个存储器操作，包含读取或写入数据。这些存储器操作中的一些可包含以与相对较高的数据选通时钟频率同步的较高速度接收或传输数据，而其它存储器操作可包含以与相对较低的数据选通时钟频率同步的较低速度接收或传输数据。因而，数据选通时钟信号可以改变频率，以便以不同速度实施这些读取或写入数据的存储器操作。在一些实例中，数据选通时钟信号可以划分成具有不同相位和频率的多个数据选通时钟信号(例如，多相数据选通信号)。但是，数据选通时钟信号在被划分成不同相位之前可能处于不明确或未知的逻辑状态。因而，后续电路系统或使用多相数据选通信号执行的操作可导致处理RAM装置中的数据选通时钟信号的逻辑电路系统中存在亚稳态或不确定性。
发明内容
在一方面，本公开涉及一种多相时钟产生器，其包括：一组晶体管，其包括第一反相器和第二反相器，其中所述第一反相器提供第一相位数据选通信号，且所述第二反相器提供第二相位数据选通信号；第一锁存器，其耦合到所述一组晶体管；以及第二锁存器，其耦合到所述一组晶体管且经由所述一组晶体管耦合到所述第一锁存器；其中所述一组晶体管配置成：在所述第一反相器处接收电流的第一部分，并在所述第二反相器处接收电流的第二部分，其中所述第一部分大于所述第二部分；响应于所述第一部分大于所述第二部分，放大电流的所述第一部分；以及使用所述放大的第一部分驱动所述第一相位数据选通信号。
在另一方面，本公开涉及一种防止包括四相产生器的存储器装置中出现亚稳态的方法，其包括：接收一对差分数据选通信号；确定所述一对差分数据选通信号处于不确定状态；以及响应于确定所述一对差分数据选通信号处于不确定状态，使用配置成合并两个或更多个锁存器的所述四相产生器以在所述四相产生器的反馈路径上提供所述两个或更多个锁存器的输出节点的高增益和低电容负载。
在又一方面，本公开涉及一种多相时钟产生器，其包括：第一组晶体管，其包括第一反相器和第二反相器，其中所述第一反相器提供第一相位数据选通信号，且所述第二反相器提供第二相位数据选通信号；第二组晶体管，其包括第三反相器和第四反相器，其中所述第三反相器提供第三相位数据选通信号，且所述第四反相器提供第四相位数据选通信号；第一锁存器，其耦合到所述第一组晶体管；第二锁存器，其耦合到所述第一组晶体管且经由所述第一组晶体管耦合到所述第一锁存器；第三锁存器，其耦合到所述第二组晶体管；以及第四锁存器，其耦合到所述第二组晶体管且经由所述第二组晶体管耦合到所述第三锁存器；其中所述第一组晶体管和所述第二组晶体管分别配置成：在所述第一反相器处接收电流的第一部分，在所述第二反相器处接收电流的第二部分，在所述第三反相器处接收电流的第三部分，并在所述第四反相器处接收电流的第四部分，其中所述第一部分大于所述第二部分，并且其中所述第三部分大于所述第四部分；响应于所述第一部分大于所述第二部分，放大电流的所述第一部分，并且响应于所述第三部分大于所述第四部分，放大电流的所述第三部分；以及使用所述放大的第一部分驱动所述第一相位数据选通信号，并使用所述放大的第三部分驱动所述第三相位数据选通信号。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：
图1是根据实施例的示出可得益于抗亚稳态的多相产生器以缓解亚稳态的存储器装置的组织的框图；
图2是根据实施例的示出可在图1的存储器装置中用于捕获输入数据的示意性电路系统的框图；
图3是根据实施例的示出通过四相产生器的电路传播的亚稳态效应的框图；
图4是根据实施例的示出具有解决亚稳态延迟的四相时钟产生器的时序图；
图5是根据实施例的示出四相时钟产生器的示意性电路系统的框图；
图6是根据实施例的示出图5的四相时钟产生器的锁存器的交叉耦合电路系统的框图；
图7A是根据实施例的示出经修改四相时钟产生器的第一部分电路系统的框图，所述第一部分电路系统使存储器装置的反馈路径中的放大最大化以准确地捕获数据；
图7B是根据实施例的示出经修改四相时钟产生器的电路系统的第二电路部分的框图，所述第二电路部分最大化存储器装置的反馈路径中的放大以准确地捕获数据；且
图8是根据实施例的使用经修改四相时钟产生器缓解亚稳态的方法的流程图。
具体实施方式
下面将描述一或多个具体实施例。为了提供这些实施例的简明描述，说明书中并没有描述实际实施方案的所有特征。应了解，在开发任何这样的实际实施方案时，如在任何工程或设计项目中，必须做出许多实施方案特定的决策，以实现开发人员的特定目标，例如遵守系统相关和业务相关的约束，这些约束在不同的实施方案中可能有所不同。此外，应了解，这样的开发工作可能是复杂和耗时的，但是对于受益于本公开的普通技术人员来说，仍然是设计、生产和制造的常规任务。
许多电子系统可以使用耦合到处理电路系统(例如，主机)的随机存取存储器(RAM)装置，并且可以提供数据存储以供处理。RAM装置的实例包含动态RAM(DRAM)装置和同步DRAM(SDRAM)装置，它们可以电子方式存储各个位。所存储位可以组织成可由处理电路系统直接存取的可寻址存储器元素(例如，字)。存储器装置还可包含命令电路系统，用于从处理电路系统接收指令和/或地址。例如，在第五代双数据速率型(DDR5)SDRAM装置中，这些指令和/或地址可以由处理电路系统通过14位命令/地址(CA)信号提供。此外，处理电路系统还可向存储器装置提供定时信号以及所述指令和/或地址。例如，CA信号可以与时钟信号(Clk)同步。在许多存储器装置中，例如在DDR5SDRAM装置中，处理电路系统可以通过差分时钟信号对(Clk_t和Clk_c)提供定时信号(Clk)以向DDR5 SDRAM装置提供指示指令和/或地址信号何时准备好进行处理的信息。
在一些实例中，例如在写入操作期间，处理电路系统还可使用数据总线(DQ)提供数据，此数据可以与数据选通(DQS)信号(例如，选通时钟信号)同步以促进存储器装置对数据(DQ)总线中的数据的捕获。数据选通(DQS)信号可以向存储器装置提供关于数据(例如，位)何时可用的信息。举例来说，处理电路系统可以向DDR5 SDRAM装置提供定时信号和指令，以指示命令/地址信号(CA)可用(例如，稳定、准备就绪)以便在定时信号(Clk)的转变(例如，边沿)期间进行处理。如果可用命令/地址信号(CA)是写入命令，那么处理电路系统可在预定时间之后提供数据总线(DQ)中的数据以及数据选通(DQS)信号，以指示数据总线(DQ)中的数据准备好进行存储。
如先前论述，外部数据选通(DQS)信号可以划分成多个相位(例如，4个)以产生供存储器装置用于执行在不同频率下进行的存储器操作的内部数据选通信号。数据选通(DQS)信号可以作为差分对(例如，DQS_t和DQS_c)接收。在一些实例中，在输入例如写入命令的命令时，数据选通差分对定时信号中的任一个的状态可能是未知或不明确的。
简单来说，数据选通(DQS)信号可以是双向数据线，其中数据选通(DQS)信号可以在写入操作期间发送到存储器装置，但在其它时段期间可以是不活动的。在数据选通(DQS)信号不活动的时段中，存储器装置中负责处理数据选通(DQS)信号的输入电路系统可以输入不确定状态(例如，亚稳态)。也就是说，输入电路系统中采用时钟(CLK)信号和数据选通(DQS)信号执行写入操作的触发器和/或锁存器可输入不确定或不一致状态。在一些实例中，数据选通差分对定时信号中的任一个或两个还可在写入突发前导之前处于不明确状态，例如由于不活动时段。前导可以指其中用于从数据总线(DQ)写入数据的数据选通(DQS)信号延迟的时间段。在其它实例中，数据选通差分对定时信号可在相同或大致相同的时间上升(例如，逻辑1)或下降(例如，逻辑0)，使得差分分裂不充分。不充分的差分分裂可导致来自接收数据选通差分对定时信号的差分缓冲器的输出不确定，从而在使用所述输出的电路系统组件中产生亚稳态。因为差分对定时信号和/或它们的输出可能处于不明确或不确定状态，所以后续电路系统或基于定时信号产生的信号也可能处于不明确或不确定的状态。例如，从可用于捕获数据总线(DQ)值或数据位的输入电路系统数据路径中的锁存器、触发器和/或寄存器的外部数据选通(DQS)信号产生的内部定时信号可能处于亚稳定(例如，不一致、未知、非所要)状态，因此提供不准确或错误的数据。
为了解决亚稳态，存储器装置组件的内部反馈路径(例如提供内部数据选通时钟信号的时钟相位产生器)可以放大，和/或内部反馈路径上的电容负载可以减小。本文中所描述的实施例涉及可以通过在时钟相位产生器的感测放大器型架构中放大反馈并使用互补输出来缓解输入电路系统中的亚稳态的方法和系统。应注意，尽管所描述的实施例与存储器电路系统相关，但是所述方法和系统可以更一般地在其中亚稳态可能会影响性能的输入电路系统中采用。
现在转向图，图1是示出存储器装置10的某些特征的简化框图。确切地说，图1的框图是示出存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可以是第五代双数据速率型同步动态随机存取存储器(DDR5 SDRAM)装置。相较于前几代DDRSDRAM，DDR5 SDRAM的各个特征使得功耗降低，带宽增加且存储容量增加。
存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR5SDRAM存储器组。存储器组12可以在布置于双直插存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供。如将了解，每个DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可经进一步布置以形成组群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成八个组群的十六个存储器组12，每个组群包含两个存储器组。举例来说，对于16Gb的DDR5SDRAM，存储器芯片可包含布置成八个组群的三十二个存储器组12，每个组群包含四个存储器组。依据总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14配置成从例如处理器或控制器的外部装置或主机(未示出)提供各种数目的信号，例如信号15。处理器或控制器可以向存储器装置10提供各种信号15以促进要写入到存储器装置10和/或从存储器装置10读取的数据的传输和接收。在一些实施例中，命令接口14可包含数个电路，例如时钟输入电路18和命令/地址(CA)输入电路20，以确保信号15的适当处理。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号差分对，在本文中称为真时钟信号(Clk_t)和互补时钟信号(Clk_c)50。DDR的正时钟边沿是指其中上升真时钟信号Clk_t越过下降互补时钟信号Clk_c的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且数据在正负时钟边沿两者上进行传输或接收。
时钟输入电路18可接收时钟信号差分对50以产生内部时钟信号(CLK)52。内部时钟信号(CLK)52被供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于接收到的内部时钟信号(CLK)52产生相位控制内部时钟信号(LCLK)。相位控制内部时钟信号(LCLK)例如被供应到I/O接口16，并且用作用于确定读取数据的输出时序或写入数据的捕获窗口的时序信号。
内部时钟信号(CLK)52还可提供给存储器装置10内的各种其它组件，并且可用于产生各种额外的内部时钟信号。举例来说，内部时钟信号(CLK)52可以提供给命令解码器32。命令解码器32可以从命令总线34接收命令信号，并且可以解码命令信号以提供各种内部命令。举例来说，命令解码器32可以通过总线36向内部时钟产生器30提供命令信号，以协调相位控制内部时钟信号(LCLK)的产生。相位控制内部时钟信号(LCLK)可用于通过I/O接口16定时数据。
此外，命令解码器32可以解码命令，例如读取命令、写入命令、模式寄存器设置命令和/或激活命令，并且经由I/O总线53向I/O接口16提供指令以基于经解码命令调节数据路径46和存储器装置10外部的电路系统之间的数据流。例如，当命令/地址(CA)信号包含写入命令或操作时，命令解码器32可以通过总线53向I/O接口16提供指示I/O接口16可接收待存储数据的写入命令。此外，命令解码器32可基于经解码命令经由总线路径40提供对对应于命令和/或地址的特定存储器组12的存取。此外，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含用于提供所需解码的组控制块22(例如，行解码器和列解码器)，以及其它特征，例如时序控制和数据控制，以便促进执行进出存储器组12的命令。
存储器装置10可基于从例如处理器的外部装置接收到的命令/地址信号而执行操作，例如读取命令和写入命令。如先前论述，命令/地址(CA)总线可以是14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号差分对50将命令/地址(CA)信号定时到命令接口14，如上文所论述。命令接口14可包含命令/地址(CA)输入电路20，其配置成接收和传输命令以通过命令解码器32提供对存储器组12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。芯片选择信号(CS_n)使存储器装置10在传入的命令/地址信号(CA<13:0>)总线上处理命令。对存储器装置10内的特定存储器组12的存取利用命令在命令/地址信号(CA<13:0>)总线上编码。
另外，命令接口14可配置成接收数个其它命令信号。举例来说，可以提供裸片终止上命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。重置命令(RESET_n)可用于例如在通电期间重置命令接口14、状态寄存器、状态机等等。命令接口14还可接收命令/地址反相(CAI)信号，举例来说，依据针对特定存储器装置10路由的命令/地址，可以提供此信号以反相命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，镜像(MIR)信号可用于复用信号，使得它们可以交换以便实现信号到存储器装置10的特定路由。还可以提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，测试启用(TEN)信号可用于将存储器装置10置于用于连接性测试的测试模式下。命令接口14还可用于针对可以检测到的某些错误向系统处理器或控制器提供警告信号(ALERT_n)。举例来说，如果检测到循环冗余校验(CRC)错误，那么可以从存储器装置10传输警告信号(ALERT_n)。还可产生其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，例如在使用测试启用(TEN)信号执行的连接性测试模式期间，如上文所描述。
数据可以利用上文所论述的命令和定时信号通过经由I/O接口16传输和接收数据信号44而在存储器装置10和外部装置之间发送。更确切地说，数据可以通过包含多个双向数据总线的数据路径46发送到存储器组12或从存储器组12检索。发送数据的数据I/O(DQ)信号一般在一或多个双向数据总线中传输和接收。对于某些存储器装置，例如DDR5 SDRAM存储器装置，I/O(DQ)信号可以划分成上部和下部字节。举例来说，对于x16存储器装置，I/O(DQ)信号可以划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>，或上部数据(UDQ)信号和DQ<7:0>，或下部数据(LDQ)信号)。在本公开中，外部数据输出(XDQ)信号总体上可用于指代上部数据(UDQ)信号或下部数据(LDQ)信号。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通(DQS)信号。数据选通(DQS)信号通过发送数据(例如，针对写入命令)的外部处理器或控制器或通过存储器装置10(例如，针对读取命令)驱动，如上文所论述。对于读取命令，数据选通(DQS)信号实际是具有预定模式的额外数据(DQ)信号。对于写入命令，数据选通(DQS)信号用作捕获对应输入数据的时钟信号50。如同差分对时钟(Clk_t和Clk_c)信号50，数据选通(DQS)信号还可提供作为数据选通(DQS_t和DQS_c)信号差分对，以在读取和写入操作期间提供差分对传信。对于某些存储器装置，例如DDR5 SDRAM存储器装置，数据选通(DQS)信号差分对可以划分成例如对应于向和从存储器装置10发送的数据的上部和下部字节的上部数据选通(UDQS)信号和下部数据选通(LDQS)信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)。在本公开中，XDQS总体上可用于指代数据选通(DQS)信号、上部数据选通(UDQS)信号或下部数据选通(LDQS)信号。
还可通过I/O接口16向存储器装置10提供阻抗(ZQ)校准信号。ZQ校准信号可以提供给参考引脚，并用于通过跨过程、电压和温度(PVT)值的变化调整存储器装置10的上拉和下拉电阻器来调节输出驱动器和裸片终止(ODT)值。因为PVT特征可能会影响ZQ电阻器值，所以可以向ZQ参考引脚提供用于调整电阻的ZQ校准信号以将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合在存储器装置10上的ZQ引脚和存储器装置10外部的GND/VSS之间。此电阻器可充当用于调整I/O引脚的内部ODT和驱动强度的参考。
另外，可以通过I/O接口16向存储器装置10提供环回信号(LOOPBACK)。在测试或调试阶段期间可以使用环回信号将存储器装置10设置成处于信号通过相同引脚环回穿过存储器装置10的模式。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据(DQ)输出。环回可包含数据和选通，也有可能只包含数据引脚。这一般意在用于监测由存储器装置10在I/O接口16处捕获的数据。
如将了解，还可将例如电力供应电路(用于接收外部正供应电压(VDD)和负供应电压(VSS)信号)、模式寄存器(用于限定可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等等各种其它组件并入到存储器装置10中。因此，应理解，提供图1的框图只是为了突出显示存储器装置10的某些功能特征以便辅助后续详细描述。
如上文论述和下文详述，I/O接口16中的电路系统可接收数据(DQ)和选通(DQS)信号以存储数据，从而执行写入命令。图2示出在触发器114处接收外部数据(XDQ)信号102(例如，图1的DQ、UDQ、LDQ)和外部数据选通(XDQS)信号104(例如，图1的UDQS和LDQS)的电路100的图。尽管以下讨论描述了接收外部数据(XDQ)信号102和外部数据选通(XDQS)信号104的触发器114，但这只代表一个特定实施例，本文中所描述的系统和方法实际上可以使用锁存器(例如，门控锁存器)或其它存储器组件。此外，尽管以下论述描述了处理外部数据选通(XDQS)信号104以产生内部数据选通(DS)信号110(例如，数据选通时钟信号)，但这只代表一个特定实施例，本文中所描述的系统和方法可另外或替代地使用任何数据时钟信号和任何数据信号以用于到触发器114、锁存器或存储器组件中的输入。
在一些实施例中，外部装置(例如，控制器)可向触发器114发送外部数据选通(XDQS)信号104作为包含真外部数据选通(XDQS_t)信号106A和互补外部数据选通(XDQS_c)信号106B的外部数据选通时钟信号差分对106。比较器电路系统108(例如，差分放大器)可基于真外部数据选通(XDQS_t)信号106A和互补外部数据选通(XDQS_c)信号106B之间的差分分裂而产生数字内部数据选通时钟信号(DS)110到触发器114。如先前论述，存储器操作可同时进行，和/或以不同速度进行。因而，存储器装置10可得益于多个内部数据选通(DS)信号110，从而同时以不同速度执行不同存储器操作。举例来说，多相产生器可以将内部数据选通(DS)信号110划分成多个内部数据选通(DS)信号110，从而实现所述多个操作。
在一些实施例中，电路100还可包含可以延迟到触发器114的传入外部数据(XDQ)信号102的延迟缓冲器112。触发器114可使用内部数据选通(DS)信号110存储来自外部数据(XDQ)信号102的数据。如先前所提及，尽管所描绘实施例描述了接收数据信号和对应时钟信号的触发器114，但这只代表一个特定实施例，本文中所描述的系统可与门触发和/或边沿触发的锁存器一起使用。
延迟缓冲器112可向传入数据(XDQ)信号102提供延迟以匹配通过比较器电路系统108(例如，差分放大器)的外部数据选通(XDQS)信号104路径的时延。在锁存数据作为输出(Q)116之后，数据可用于数据路径46，如上文关于图1所论述。应了解，在具有图1中所述架构的电路中，I/O接口16可接收可由两个差分放大器处理以产生两个内部数据选通信号(DS)110的两个外部数据选通(XDQS)信号104(例如，下部数据信号(LDQS)和上部数据信号(UDQS)或真外部数据选通(XDQS_t)信号106A和互补外部数据选通时钟(XDQS_c)信号106B)。在此架构中，每个数据选通信号可驱动八个触发器来锁存八个数据位。经锁存数据可以发送到数据路径46以执行写入命令。
如先前论述，在写入循环开始时，外部数据选通(XDQS)信号104可具有不确定和/或不一致(例如，非差分)信号。举例来说，真外部数据选通时钟(XDQS_t)106A和互补外部数据选通时钟(XDQS_c)106B(例如，作为差分对的外部数据选通(XDQS)信号104)可在相同或大致相同的时间上升或下降，从而导致差分分裂不充分。不充分的差分分裂导致比较器电路108的输出不确定。不确定的输出可在电路100中产生亚稳态，并且扩展来说，可在包含电路100的存储器装置10中产生亚稳态。也就是说，比较器电路108可以使用不确定输出来对触发器114进行定时(例如，数据选通定时)，进一步致使触发器114存储不确定值(例如，未知状态)。因此，可基于来自比较器电路108的不确定输出产生多个内部数据选通(DS)信号的多相产生器也可能是亚稳定的。因而，多个内部数据选通(DS)信号110中的每一个及它们启用的存储器元件(例如，锁存器和触发器)也可能处于亚稳定状态。
为了说明，图3示出通过四相产生器200的电路传播的亚稳态效应。尽管以下论述将多相产生器描述为产生四个内部数据选通(DS)信号110的四相产生器200，但这只是描述了一个特定实施例，本文中所描述的系统和方法可包含产生可启用相应的一或多个(例如，一个、两个、四个、八个等等)存储器组件(例如，锁存器、触发器等)的数据选通信号的一或多个相位(例如，一个、两个、四个、八个等等)的任何时钟产生器或划分器。如图所示，包含真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B(例如，互补外部数据选通(XDQS_c)信号106B)的外部数据选通(XDQS)信号104差分对，它们均可在相同或大致相同的时间间隔期间转变到逻辑高(例如，逻辑1)。比较器电路系统108所确定的外部数据选通信号106A和106B的差分对之间的差可能并不处于提供可靠或有效输出的电平。因而，用于产生内部数据选通时钟信号(DS)110的输出信号可处于不确定状态。在一些实施例中，外部数据选通信号106差分对转变到相同逻辑状态(例如，逻辑1)的时间间隔可包含外部数据选通时钟信号106的差分对以及因此用于这些时钟信号的导线保持未使用的时间段。
如先前所提及，不必相对于彼此反相的真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B之间的不充分差分分裂可能产生不确定的输出信号。在一些实例中，不确定的输出信号可包含信号的非预期变化(例如，意外峰值)，因为确定差分分裂的比较器电路108可放大不充分信号，从而产生噪声。因而，用于产生内部数据选通(DS)信号110的不确定输出信号也可能处于不确定状态。如图所示，不确定输出信号还可产生互补内部数据选通(DSF)信号113，它与内部数据选通(DS)信号110互补。
如所描绘，四相产生器200接收互补内部数据选通(DSF)信号113，它可能处于导致真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B之间的不充分分裂的亚稳定状态，如上文所论述。四相产生器200产生四个内部数据选通信号，包含第一内部数据选通(DS0)信号256、第二内部数据选通(DS180)信号260、第三内部数据选通(DS360)信号258和第四内部数据选通(DS540)信号262。这四个内部数据选通信号256、258、260和262可以数据选通(XDQS)信号104的频率速率的一半操作，并且成正交布置。举例来说，第一内部数据选通(DS0)信号256可每隔一个真外部数据选通(XDQS_t)信号106A的逻辑高(例如，上升边沿)转变到逻辑高(例如，逻辑1)。类似地，第二内部数据选通(DS180)信号260、第三内部数据选通(DS360)信号258和第四内部数据选通(DS540)信号262可每隔一个真外部数据选通(XDQS_t)信号106A的相应逻辑高或低(例如，上升边沿或下降边沿)转变到逻辑高。作为另一实例，真外部数据选通(XDQS_t)信号106A可具有500皮秒(ps)周期，并且因此，这四个内部数据选通信号256、258、260和262可具有1纳秒(ns)周期。
为了产生这四个内部数据选通信号256、258、260和262，四相产生器200可包含第一转换触发器270，它由互补内部数据选通(DSF)信号113定时并且布置在转换反馈环路中。因此，来自第一转换触发器270的输出信号272可以在互补内部数据选通(DSF)信号113的每个正边沿转换，从而产生具有互补内部数据选通(DSF)信号113的频率的一半的时钟信号。输出信号272可直接输入到第一触发器276，它由互补内部数据选通(DSF)信号113定时。第一触发器276的输出可以反相以产生第一内部数据选通(DS0)信号256。输出信号272还可在反相之后直接输入到第二触发器278。类似地，第二触发器278的输出可以反相以产生第三内部数据选通(DS360)信号258。输出信号272还可输入到可由互补内部数据选通(DSF)信号113定时的触发器279。触发器279可向输出信号272添加循环延迟，然后此输出信号可以直接输入到第三触发器280，并且可反相提供给第四触发器282。第三触发器280的输出可以反相以产生第二内部数据选通(DS180)信号260。类似地，第四触发器282的输出可以反相以产生第四内部数据选通(DS540)信号262。因此，所描绘的架构示出由亚稳定的互补内部数据选通(DSF)信号113产生的亚稳定输出信号272可以如何间接地在并不直接从亚稳定输出信号272接收输入的内部电路系统中产生亚稳态。但是，在一些实例中，互补内部数据选通(DSF)信号113可在真外部数据选通(XDQS_t)信号106A的第一边沿之前例如通过延迟(例如，使用触发器279)恢复到稳定状态。
为了说明，图4示出说明所述四个正交内部数据选通信号256、258、260和262的时序图250。如先前论述，真外部数据选通信号(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B之间的不充分差分分裂可能导致由比较器电路108确定的输出信号不确定。如图所示，真外部数据选通(XDQS_t)信号106A一开始处于不确定状态(例如，在逻辑0和1之间的值)。为了提供有效状态，例如有效逻辑1(例如，高)或逻辑0(例如，低)，真外部数据选通(XDQS_t)信号106A可包含延迟252(如由虚线框所指示)，例如写入命令操作的前导时段。也就是说，真外部数据选通(XDQS_t)信号106A可包含其中用于从数据(DQ)信号102总线写入数据的真外部数据选通(XDQS_t)信号106A延迟的时间段。确切地说，延迟可允许真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B之间有充足的时间进行差分分裂以指示信号将处于有效逻辑状态(例如，逻辑1或0)。
延迟可允许定时到从图3的比较器电路108输出的真外部数据选通(XDQS_t)信号106A或互补内部数据选通(DSF)信号113的例如锁存器、触发器等等存储器组件有足够的时间从亚稳定状态恢复到有效状态。从亚稳态恢复可允许存储器组件存储正确或预期数据(例如，位整数1或0)。
在一些实例中，延迟时段可以是基于存储器装置10的规范、使用真外部数据选通(XDQS_t)信号106A执行的存储器操作和其它因素而长到足以允许真外部数据选通(XDQS_t)信号106A达到有效状态的时间段。在一些实例中，延迟252可包含真外部数据选通(XDQS_t)信号106A的N个(例如，一或多个)循环的时间段。举例来说，延迟252可包含具有两个到四个时钟循环的前导时段。在其它实例中，延迟252可等于真外部数据选通(XDQS_t)信号106A的十个循环。在这十个循环之后，定时到真外部数据选通(XDQS_t)信号106A的存储器组件(例如，第一转换触发器270)可从数据(DQ)信号102写入数据。以此方式，当存储器组件写入数据时，它可确定是否存储有效值1或0。
在延迟之后，真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B可处于有效逻辑状态(例如，逻辑1或0)。因而，产生内部数据选通(DS)信号110和互补内部数据选通(DSF)信号113的输出(例如，由图3的比较器电路系统108确定)可以准确地确定。如图所示，在延迟252之后，真外部数据选通(XDQS_t)信号106A可处于逻辑1的有效状态。在这个第一外部时钟上升边沿266，第一内部数据选通(DS0)信号256还可处于逻辑1(例如，上升边沿)，使得第一内部数据选通(DS0)信号256与第一外部时钟上升边沿266异相0°或大致0°。在某一时间段之后，真外部数据选通(XDQS_t)信号106A可转变到逻辑0(例如，下降边沿)。在这个第一外部时钟下降边沿268，第二内部数据选通(DS180)信号260可处于逻辑1(例如，上升边沿)。第二内部数据选通(DS180)信号260可以与第一外部时钟上升边沿266异相180°或大致180°。
真外部数据选通(XDQS_t)信号106A可转变回逻辑1(例如，第二上升边沿)。在第二外部时钟上升边沿271，第三内部数据选通(DS360)信号258还可处于逻辑1(例如，上升边沿)，使得第三内部数据选通(DS360)信号258与第一外部时钟上升边沿266异相360°或大致360°。真外部数据选通(XDQS_t)信号106A可再次转变到逻辑0(例如，下降边沿)。在第二外部时钟下降边沿273，第四内部数据选通(DS540)信号262可以与第一外部时钟上升边沿266异相540°或大致540°。因此，从真外部数据选通(XDQS_t)信号106A产生的所述四个内部时钟信号可以真外部数据选通(XDQS_t)信号106A的频率速率的一半操作(例如，用于所述四个内部数据选通信号中的每一个的循环的真外部数据选通(XDQS_t)信号106A的两个循环)，并且成正交布置。此外，如时序图250中所示，第一内部数据选通(DS0)信号256和第三内部数据选通(DS360)信号258可以是互补信号，而第二内部数据选通(DS180)信号260和第四内部数据选通(DS540)信号262可以是互补信号。
如先前所提及，延迟252可用于提供充足时间以获得真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B的有效状态，可靠地确定差(例如，真外部数据选通(XDQS_t)信号106A是逻辑1，且条状外部数据选通时钟信号(XDQS_b)106B是逻辑0)以产生有效输出(例如，内部数据选通(DS)信号110和/或互补内部数据选通(DSF)信号113)。因此，由定时到内部数据选通(DS)信号110或互补内部数据选通(DSF)信号113的存储器组件执行的存储器操作还可延迟。因此，使用延迟252缓解四相产生器200中的亚稳态可减缓存储器操作和/或存储器装置10，并且扩展来说，可能会不必要地在很长一段时间内锁定存储器装置10的资源和/或过度消耗电力。如将关于以下图式所论述的，输入电路系统中的亚稳态可以通过放大时钟相位产生器200中的反馈来相对较快地缓解和/或解决。
为了说明，图5描绘四相产生器200及其提供反馈和前馈路径的交叉耦合电路系统。四相产生器200可以称为四相lat(例如，锁存器)。尽管以下论述描述了四相产生器200的四个锁存器，但这只代表一个特定实施例，本文中所描述的电路和方法可以使用具有更多或更少数目的锁存器的时钟产生器来产生相应更多或更少数目的时钟相位(例如，两个、六个、八个等等)。如图所示，四相产生器200可包含第一锁存器300、第二锁存器302、第三锁存器304和第四锁存器306。锁存器300、302、304和306可以定时到内部数据选通(DS)信号110和/或互补内部数据选通(DSF)信号113。第一锁存器300可输出第一互补数据选通(DS0F)信号257，第二锁存器302可输出第三互补数据选通(DS180F)信号259，第三锁存器304可输出第三互补数据选通(DS360F)信号261，且第四锁存器306可输出第四互补数据选通(DS540F)信号263。互补数据选通信号257、259、261和263可提供反馈路径，如将关于图6详细地论述。
每一个锁存器还可接收和/或输出对应的内部互补数据选通信号，以确保四相产生器200的交叉耦合特征正确运行。如图所示，输出第一互补数据选通(DS0F)信号257的第一锁存器300还可输出对应的内部第一互补数据选通(intDS0F)信号257A。类似地，输出第二互补数据选通(DS180F)信号259的第二锁存器302还可输出对应的内部第二互补数据选通(intDS180F)信号259A。此外，输出第三互补数据选通(DS360F)信号261的第三锁存器304还可输出对应的内部第三互补数据选通(intDS360F)信号261A。此外，输出第四互补数据选通(DS540F)信号263的第四锁存器306还可输出对应的内部第四互补数据选通(DS540F)信号263A。内部互补数据选通信号257A、259A、261A和263A可提供反馈路径和前馈路径，如将关于图6详细地论述。也就是说，互补数据选通信号可提供反馈路径，而内部互补数据选通信号可提供前馈路径，以确保对应的互补数据选通信号馈送回到相应的锁存器中驱动特定输出。相比于不具有反馈和前馈路径，使用互补数据选通信号和内部互补数据选通信号的四相产生器的正反馈和前馈路径可允许锁存器300、302、304和/或306相对较快地从亚稳态恢复。
举例来说，内部第三互补数据选通(intDS360F)信号261A是第一锁存器300的输入，并且是第三锁存器304的输出。类似地，内部第一互补数据选通(intDS0F)信号257A是第三锁存器304的输入，并且是第一锁存器300的输出。也就是说，内部第一互补数据选通(intDS0F)信号257A和内部第三互补数据选通(intDS360F)信号261A经由从第一锁存器300到第三锁存器304的交叉耦合提供正反馈。因而，这些锁存器300和304和/或它们相应的输出(例如，第一互补数据选通(DS0F)信号257和第三互补数据选通(DS360)信号261A)的亚稳定状态可使用正反馈从亚稳态恢复。第二锁存器302和第四锁存器306及它们相应的输入和输出信号可以类似方式操作。
图6示出图5的四相产生器200的第一锁存器300的交叉耦合电路系统，用于描述前馈和反馈电路系统。如由粗体虚线框所指示，第一锁存器300包含锁存器312(例如，图5的第一锁存器300)。锁存器312可包含多个反相器(例如，两个反相器、如所描绘的四个反相器、六个逆变器等等)，这可提供前馈路径和/或反馈路径。可以通过使用与互补锁存器的互补信号连接显著缓解亚稳态。如关于图5所论述，所述四个锁存器300、302、304和304可包含互补的两个锁存器(例如，第一锁存器300与第三锁存器304己第二锁存器302与第四锁存器)，使得所述四个锁存器用作两个互补对。当成对锁存器输出中的一个为高(例如，第一锁存器300)时，另一锁存器的输出为低(例如，第三锁存器304)。在彼此反馈时，成对锁存器经由那些互补连接产生更多的增益。也就是说，亚稳态显著缓解的优点可经由互补锁存器和反馈而包含更多增益。具体地说，成对锁存器提供类似于差分放大器的功能性的额外增益，所述差分放大器针对输入的相同输入摆幅提供了两倍的单端放大器增益。
如由虚线框和箭头所指示，反馈路径可包含内部第三互补数据选通(intDS360F)信号261A作为向另一锁存器320(例如，图5的第三锁存器304)提供反馈路径的输入信号。也就是说，内部第三互补数据选通(intDS360F)信号261A可提供额外输入以反馈到可处于亚稳定状态的锁存器320中，以便促进将锁存器320解决到稳定状态。举例来说，锁存器320可包含定时到第一互补数据选通(DS0F)信号257的锁存器，使得内部第三互补数据选通(intDS360F)信号261A可以解决第一互补数据选通(DS0F)信号257和/或其输出的亚稳态。此外，锁存器320可耦合到第一锁存器300的输出节点(未示出)以锁存选通时钟信号电平(例如，第一互补数据选通信号(DS0F)257和/或内部第一互补数据选通时钟信号(intDS0F)257A)。
如由另一虚线框所指示，前馈路径可包含第一反相器314传输门，其可选择性地提供被内部数据选通(DS)信号110和/或互补内部数据选通(DSF)信号113激活的前馈信号，这与用于缓解亚稳态的不具有前馈路径的锁存器相反。
在一些实施例中，锁存器312可接收相应的启用信号(例如，经由图1的命令解码器32)。相应的选通驱动器电路(未示出)可接收并使用这些启用信号以基于来自锁存器312的信号(例如，选通驱动器电路中的晶体管的上拉和下拉信号)，向选通驱动器的输出节点提供逻辑高电平或逻辑低电平输出信号。
此外，锁存器300可包含一组缓冲器反相器310。也就是说，所述一组反相器310可用作缓冲器。尽管以下描述将所述一组缓冲器反相器310论述为包含反相器，但这只代表一个特定实施例，本文中所描述的电路和方法还可包含其它兼容的反相和/或缓冲电路。所述一组缓冲器反相器310可提供一个电路到另一电路的电阻抗变换(例如，信号“缓冲自”负载电流)。
在一些实施例中，重置(RstF)信号311和设置(Set)信号313可以是所述一组缓冲器反相器310的输入信号。重置(RstF)信号311可重置反相器电路的第一锁存器300，以便提供高时钟电平。锁存器300可由设置(Set)信号313触发到高状态，并且可将值(例如，图2的输出Q 116)一直保存到重置，例如通过将锁存器300驱动到低状态的重置(RstF)信号311。因此，所描述的前馈和反馈路径可允许锁存器300以及扩展来说的可包含锁存器300和类似锁存器的四相产生器200从亚稳态恢复。在一些实例中，四相产生器200在临界时间段内可能无法从亚稳态恢复，使得存储器组件和/或存储器操作在使用产生的内部数据选通时钟信号时可能无法如预期那样工作。在这种情况下，在四相产生器200中提供较高增益和/或较低电容负载可允许从亚稳态可靠且快速地恢复。
为了说明，图7A和图7B描绘具有感测放大器型架构以产生互补输出的经修改四相产生器201。也就是说，以下描述描述了功能类似于感测放大器的经修改四相产生器201，它将所测量的电压放大到有用电压。例如，此架构可放大经修改四相产生器201的数据选通时钟信号以解决竞争的数据选通信号之间的不充分差分分裂，如先前论述。具体地说，感测放大器是DRAM装置的基本放大器。它在存储器块阵列中用于感测和放大，并且在字线被激活时将较小的电压差锁存到单元位线上。感测放大器还用于其它可以放大较小电压差的应用。因为感测放大器提供了增益极高的放大器架构，特别是对于单级放大器，所以此架构可用于快速从亚稳态恢复。
图7A描绘合并在一起作为第一单四相装置350A的第一锁存器352A(由虚线框指示)和第二锁存器352B(由虚线框指示)。类似地，图7B描绘合并在一起作为第二单四相装置350B的第三锁存器352C和第四锁存器352D(例如，两个锁存器)。如先前所提及，四相产生器200可包含四个交叉布线或耦合的单锁存器，它可称为四相lat。经修改四相产生器201使用这两对(例如，第一单四相装置350A和第二单四相装置350B)经合并锁存器(例如，分别为352A-D)，而不是使用单锁存器，来提供与所述四个单锁存器(例如，352A-D)相同的功能。这两对经合并锁存器可以称为四相lat对。
感测放大器型架构可使输出节点(例如，输出互补数据选通信号和/或内部互补数据选通信号的节点)互补，从而允许经修改四相产生器201如希望或预期的那样运作(例如，使用互补输出提供反馈和前馈路径)。此外，感测放大器型锁存器架构可允许可靠地缓解亚稳态，使得经修改四相产生器201的电路系统始终或基本上始终能够从亚稳态恢复，这与例如确定可以从或不可以从亚稳态恢复的四相产生器200相反。举例来说，图5的四相产生器200可在大致75％的时间内从亚稳态恢复，而经修改四相产生器201可在100％或大致100％的时间(例如，95％、96％或97％的时间)内从亚稳态恢复。
合并锁存器(例如，合并352A与352B及352C与352D)可允许感测放大器型锁存器架构共享共源装置(例如，电流转向装置或放大器)。在电流理论方面，共源装置可以提供差分放大器的优点。也就是说，此电路系统架构允许将电流从经修改四相产生器201的一侧解决到经修改四相产生器201的另一侧，并因此提供互补输出。相对于图5的四相产生器200，感测放大器型锁存器的互补输出可以提供相对较高的增益和较低的电容负载。
如图所示，图7A的第一单四相装置350A使用第一组晶体管354A合并所述两个反馈锁存器，即第一锁存器352A与第二锁存器352B。第一组晶体管354A的架构类似于感测放大器电路。也就是说，第一组晶体管354A包含：包含晶体管M4和N1的第一反相器355A和包含晶体管N5和N2的第二反相器355B。第一反相器355A和第二反相器355B交叉耦合，其中反相器355A和355B的节点受门控时钟节点(例如，输入时钟)控制。第一组晶体管354A的此感测放大器型电路允许经修改四相产生器201从四相产生器201的一侧驱动下拉电流并将上拉电流驱动到另一侧，以便将第一锁存器352A和第二锁存器352B的输出驱动为互补输出(例如，第一互补数据选通(DS0F)信号257与第三互补数据选通(DS360F)信号261互补，且反之亦然)。如先前论述，互补输出可将锁存器352驱动到亚稳态之外以提供有效输出。
举例来说，当内部数据选通(DS)信号110为高(例如，逻辑1)时，包含第一锁存器352A(例如，第一单四相装置350A的上半部电路)的第一经修改四相产生器201的第一前馈路径可以被激活。另一方面，当内部数据选通(DS)信号110为低(例如，逻辑1)时，包含第二锁存器352B(例如，第一单四相装置350A的下半部电路)的第二前馈路径可以被激活。确切地说，当内部数据选通(DS)信号110为高时，第一互补数据选通(DS0F)信号257和第二互补数据选通(DS360F)信号259可通过前馈和/或反馈路径以互补方式(例如，一个变高，同时另一个变低)改变。举例来说，当内部数据选通(DS)信号110在第一前馈路径中为高时，互补内部数据选通(DSF)信号113可转变到高，而第二互补数据选通(DS360F)信号259可转变到低，反之亦然，这取决于经修改四相产生器201的配置。
当内部数据选通(DS)信号110转变到低(例如，逻辑0)时，顶部前馈路径解耦(例如，失活)并且第一组晶体管354A被激活以保存锁存器352A和锁存器352B的最后状态或输出。相比于关于图5论述的四相产生器200，所描绘的经修改四相产生器201的第一组晶体管354A保存锁存器352A和352B的当前输出，而不是依赖于这两个锁存器之间的交叉耦合来保证互补选通信号或内部互补数据选通信号提供驱动相应的互补数据选通信号的正反馈。举例来说，第一互补数据选通(DS0F)信号257与第三互补数据选通(DS360F)信号261互补。保存输出提供正反馈。确切地说，正反馈依赖于连接到互补内部数据选通(DSF)信号113的共源栅极n沟道晶体管(例如，晶体管M3)和连接到内部数据选通(DS)信号110的共源p沟道晶体管(例如，晶体管M8)。也就是说，当内部数据选通(DS)信号110活动时，共源晶体管可以被激活。这允许电流朝向一个方向或输出(例如，第一反相器355A的输出或第二反相器355B的输出)转向。也就是说，因为共源装置(例如，M3和M8)可被视为恒流源，且第一反相器355A(例如，M4和N1)和第二反相器355B(例如，N5和N2)是交叉耦合的连接，所以所有恒定电流将易于通过第一反相器355A或第二反相器355B转向。
确切地说，第一反相器355A和第二反相器355B可以是交叉耦合的，并且例如，当电流被施加到经修改四相产生器201时，它们可以竞争通过p沟道晶体管的电流(例如，一个反相器尝试转变到逻辑高，而另一个反相器尝试转变到逻辑低)。然而，具有更多栅极偏置电压的反相器可以驱动更多的电流。一个竞争的反相器接收的电流越多(例如，第一反相器355A)，反相器将其输出驱动得越高，从而进一步切断来自另一反相器(例如，第二反相器355B)的电流。由特定反相器驱动的指数电流接收相对较多的栅极偏置电压，产生电流级联效应。级联效应提供了放大和更多的电流转向，从而提供了输出放大。放大的输出可提供输出的可靠感测或测量(例如，逻辑1或0)。举例来说，放大的输出可提供输出之间的可靠差以确定内部数据选通时钟信号的差分分裂，从而允许经修改四相产生器201从亚稳态恢复。
在一些实施例中，经修改四相产生器201的第一单四相装置350A可以任选地(如由长虚线框所指示)包含：包含晶体管N37和MN8的第一重置装置356A、包含晶体管N38和N40的第二重置装置356B，及包含晶体管M6的第三重置装置356C。类似地，第二单四相装置350B可包含：包含晶体管M38和M40的第四重置装置356D、包含晶体管M38和M40的第五重置装置356E，及包含晶体管M9的第六重置装置356F。尽管以下描述将重置装置356论述为包含两个晶体管，但这只代表一个特定实施例，本文中所描述的方法和系统可使用一或多个晶体管。在一些实施例中，经修改四相产生器201可以不包含重置装置356。
在描绘的实施例中，第一重置装置356A可以连接到第一组晶体管354A的第一反相器355A。类似地，第二重置装置356B可以连接到第一组晶体管354A的第二反相器355B。第三重置装置356C可以连接到第一组晶体管354A的感测放大器型锁存器架构。也就是说，重置装置356可以连接到第一组晶体管354A中的每个反相器。重置装置356可以通过重置将进出反相器的相应输出驱动到某些状态(例如，逻辑1或0)。此外，重置装置356可允许独立于内部数据选通(DS)信号110和/或互补数据选通(DSF)信号113来重置第一组晶体管354A中的反相器的输出。以此方式，竞争的反相器355A和355B并不竞争或依赖于电流和/或内部数据选通信号。此外，图7B的第二单四相装置350B可以类似于图7A的第一单四相装置350A的方式操作，以提供相同特征(例如，解决第三锁存器352C和第四锁存器352D的感测放大器型锁存器架构)、任选的重置装置356，并保存第二组晶体管354B中的反相器的状态。
图8中的流程图是根据本公开的实施例的多相产生器中的亚稳态缓解过程400的流程图。任何可以控制存储器装置10的组件的合适装置或电路系统(例如，经修改四相产生器201)可执行亚稳态缓解400。尽管亚稳态缓解是使用呈特定顺序的步骤描述的，但是应理解，本公开设想所描述的步骤可按照不同于所示顺序的顺序执行，并且某些所述步骤可以跳过或完全不执行。
过程400可包含输入电路系统接收(过程框402)外部数据选通(XDQS)信号差分对106。如关于图3所论述，包含真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B的外部数据选通(XDQS)信号差分对106可在相同或大致相同的时间间隔期间转变到逻辑高(例如，逻辑1)。由比较器电路系统108确定的外部数据选通信号106A和106B的差分对之间的差可能不处于提供可靠或有效输出的电平。
如先前论述，真外部数据选通(XDQS_t)信号106A和条状外部数据选通(XDQS_b)信号106B之间的这一不充分差分分裂可能产生不确定的输出信号。因而，过程400可包含输入电路系统确定(判定框404)差分数据选通信号是否处于不确定状态。也就是说，如果差分数据选通信号106处于逻辑1或0的有效状态和/或大致处于大致逻辑1或逻辑0的有效状态，使得信号可以可靠地确定为处于逻辑状态1或0，那么差分数据选通信号106可能不处于不确定状态。在一些实例中，可靠地确定逻辑状态1或0可基于可由存储器标准(例如，DDR5规范)指定的相对于逻辑1或0的阈值范围偏差。
当差分数据选通信号106不处于不确定状态时，过程400可包含进行(过程框406)到用基于差分数据选通信号106产生的内部数据选通信号定时存储器组件。在一些实例中，确定差分数据选通信号106的不确定或确定状态可以在预定时间段(例如，延迟)之后实施。
另一方面，如果差分数据选通信号106处于不确定状态，那么输入电路系统可确定使用(过程框408)具有感测放大器型锁存器架构的多相时钟产生器(例如，经修改四相产生器201)来提供反馈节点上的高增益和低电容负载，并且为内部数据选通信号提供互补输出节点，如关于图7A和7B所论述。
虽然在附图中以示例的方式示出了具体实施例，并且在本文中进行了详细描述，但是本文所描述的实施例可能容易受到各种修改和替代形式的影响。然而应理解，本公开并不意在限于所公开的特定形式。相反，本公开将涵盖落入所附权利要求所定义的本公开中描述的技术和系统的精神和范围内的所有修改、等效物和替代物。

Claims (20)

1.一种多相时钟产生器，其包括：
一组晶体管，其包括第一反相器和第二反相器，其中所述第一反相器提供第一相位数据选通信号，且所述第二反相器提供第二相位数据选通信号；
第一锁存器，其耦合到所述一组晶体管；以及
第二锁存器，其耦合到所述一组晶体管且经由所述一组晶体管耦合到所述第一锁存器；
其中所述一组晶体管配置成：
在所述第一反相器处接收电流的第一部分，并在所述第二反相器处接收电流的第二部分，其中所述第一部分大于所述第二部分；
响应于所述第一部分大于所述第二部分，放大电流的所述第一部分；以及
使用放大的所述第一部分驱动所述第一相位数据选通信号。
2.根据权利要求1所述的多相时钟产生器，其中所述第一相位数据选通信号和所述第二相位数据选通信号是不确定内部数据选通信号的输出。
3.根据权利要求1所述的多相时钟产生器，其中所述一组晶体管向所述第一相位数据选通信号和所述第二相位数据选通信号提供互补输出。
4.根据权利要求1所述的多相时钟产生器，其中所述第一反相器和所述第二反相器交叉耦合。
5.根据权利要求1所述的多相时钟产生器，其中使用放大的所述第一部分驱动所述第一相位数据选通信号将所述第一相位数据选通信号驱动到不确定状态或有效状态之外，其中所述有效状态包括逻辑1或逻辑0。
6.根据权利要求1所述的多相时钟产生器，其包括：
一组重置装置，其耦合到所述一组晶体管、所述第一反相器、所述第二反相器或其组合，其中所述一组重置装置配置成重置第一反相器、所述第二反相器或其组合的逻辑状态。
7.根据权利要求6所述的多相时钟产生器，其中所述一组重置装置配置成独立于所述多相时钟产生器的内部数据选通信号、互补内部数据选通信号或其组合而重置逻辑状态。
8.根据权利要求1所述的多相时钟产生器，其中所述多相时钟产生器产生彼此异相的两个或更多个数据选通时钟信号。
9.根据权利要求1所述的多相时钟产生器，其包括：
第三锁存器；以及
第四锁存器，其中所述多相时钟产生器包括四相产生器。
10.一种防止包括四相产生器的存储器装置中出现亚稳态的方法，其包括：
在所述四相产生器处接收一对差分数据选通信号，其中所述四相产生器包括经配置以提供感测放大器功能的一组晶体管；
确定所述一对差分数据选通信号处于不确定状态；以及
响应于确定所述一对差分数据选通信号处于所述不确定状态，使用配置成合并两个或更多个锁存器的所述四相产生器且使用所述一组晶体管，以在所述四相产生器的反馈路径上提供所述两个或更多个锁存器的输出节点处的放大。
11.根据权利要求10所述的方法，其中所述一组晶体管包括第一反相器和第二反相器，其中所述四相产生器配置成放大并保存所述两个或更多个锁存器中的每一个的逻辑状态以在所述反馈路径上提供作为反馈。
12.根据权利要求10所述的方法，其中所述四相产生器配置成从内部数据选通信号产生四相内部数据选通信号，其中所述四相内部数据选通信号以所述内部数据选通信号的频率速率的一半操作。
13.根据权利要求12所述的方法，其中所述四相内部数据选通信号成正交布置，其中所述四相内部数据选通信号中的第一内部数据选通信号与所述内部数据选通信号异相0°，其中所述四相内部数据选通信号中的第二内部数据选通信号与所述内部数据选通信号异相180°，其中所述四相内部数据选通信号中的第三内部数据选通信号与所述内部数据选通信号异相360°，并且其中所述四相内部数据选通信号中的第四内部数据选通信号与所述内部数据选通信号异相540°。
14.根据权利要求13所述的方法，其中所述四相产生器经配置以向所述第一内部数据选通信号提供所述第三内部数据选通信号作为正反馈，以将所述第一内部数据选通信号驱动到有效状态。
15.根据权利要求14所述的方法，其中所述有效状态包括逻辑1或逻辑0。
16.根据权利要求13所述的方法，其中所述第一内部数据选通信号和所述第三内部数据选通信号互补，并且其中所述第二内部数据选通信号和所述第四内部数据选通信号互补。
17.根据权利要求10所述的方法，其中所述不确定状态包括在逻辑0和逻辑1之间的值。
18.根据权利要求10所述的方法，其中所述一组晶体管包括第一反相器和第二反相器，所述一组晶体管配置成：
在所述第一反相器处接收电流的第一部分，并在所述第二反相器处接收电流的第二部分，其中所述第一部分大于所述第二部分；
响应于所述第一部分大于所述第二部分，放大电流的所述第一部分；以及
使用放大的所述第一部分驱动第一内部数据选通信号。
19.一种多相时钟产生器，其包括：
第一组晶体管，其包括第一反相器和第二反相器，其中所述第一反相器提供第一相位数据选通信号，且所述第二反相器提供第二相位数据选通信号；
第二组晶体管，其包括第三反相器和第四反相器，其中所述第三反相器提供第三相位数据选通信号，且所述第四反相器提供第四相位数据选通信号；
第一锁存器，其耦合到所述第一组晶体管；
第二锁存器，其耦合到所述第一组晶体管且经由所述第一组晶体管耦合到所述第一锁存器；
第三锁存器，其耦合到所述第二组晶体管；以及
第四锁存器，其耦合到所述第二组晶体管且经由所述第二组晶体管耦合到所述第三锁存器；
其中所述第一组晶体管和所述第二组晶体管分别配置成：
在所述第一反相器处接收电流的第一部分，在所述第二反相器处接收电流的第二部分，在所述第三反相器处接收电流的第三部分，并在所述第四反相器处接收电流的第四部分，其中所述第一部分大于所述第二部分，并且其中所述第三部分大于所述第四部分；
响应于所述第一部分大于所述第二部分，放大电流的所述第一部分，并且响应于所述第三部分大于所述第四部分，放大电流的所述第三部分；以及
使用放大的所述第一部分驱动所述第一相位数据选通信号，并使用放大的所述第三部分驱动所述第三相位数据选通信号。
20.根据权利要求19所述的多相时钟产生器，其中所述第一组晶体管和所述第二组晶体管各自包括共源装置以提供感测放大器功能性。
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