CN1860553A - 具有后同步码数据选通信号噪声抑制的随机存取存储器 - Google Patents

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CN1860553A
CN1860553A CNA2004800281993A CN200480028199A CN1860553A CN 1860553 A CN1860553 A CN 1860553A CN A2004800281993 A CNA2004800281993 A CN A2004800281993A CN 200480028199 A CN200480028199 A CN 200480028199A CN 1860553 A CN1860553 A CN 1860553A
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Abstract

一种随机存取存储器包括第一电路，配置为接收选通信号并响应于选通信号的转变提供脉冲。该随机存取存储器包括第二电路，配置为接收选通信号以将数据锁存到第二电路中，并且接收所述脉冲以在选通信号的转变之后将已锁存的数据锁存到第二电路。

Description

具有后同步码数据选通信号噪声抑制的随机存取存储器
背景技术
本领域公知的一种类型的存储器是双数据率同步动态随机存取存储器(DDR SDRAM)。一般而言，DDR SDRAM包括至少一个存储单元阵列。在所述存储单元阵列中的存储单元以行和列排列，其中行沿着x方向延伸，而列沿着y方向延伸。导电字线沿着x方向跨过存储单元阵列延伸，而导电位线沿着y方向跨过存储单元阵列延伸。存储单元位于字线和位线的每个交叉点。利用行地址和列地址来存取存储单元。
DDR SDRAM使用主时钟信号和数据选通信号(DQS)来寻址存储单元阵列并在存储器内执行命令。时钟信号用于诸如读取和写入命令的命令的定时，包括地址和控制信号。DQS用作将输入数据锁存到存储器中并将输出数据锁存到外部设备的参考。
在写入操作过程中，在存储器中同时收集并处理两位、四位或者其他偶数位以最大化存储器的带宽。DQS由存储控制器控制并且数据位在DQS每次转变时被收集。在最后的DQS下降沿之后的第一个时钟上升沿，数据位的收集结束，内部处理开始。
一旦数据位的收集结束，那么存储控制器可以不再驱动DQS信号，导致DQS信号线上的噪声。该噪声称为后同步码(post-amble)DQS噪声，会在数据总线的终端电压周围震荡。如果后同步码DQS噪声发生在对所收集数据进行内部处理开始之前，所收集的数据可能被破坏，因为后同步码DQS噪声中的转变代替锁存有效数据而锁存了未定义数据。
发明内容
本发明的一个实施例提供了随机存取存储器。所述随机存取存储器包括第一电路，配置为接收选通信号并响应选通信号的转变提供脉冲。所述随机存取存储器包括第二电路，配置为接收选通信号以将数据锁存到第二电路中，并接收脉冲以在选通信号转变之后将锁存的数据锁存到第二电路中。
附图说明
参照附图能够更好地理解本发明的实施例。附图的元件不必相对彼此成比例。相同的附图标记表示相应的类似部分。
图1是示出根据本发明的随机存取存储器示例性实施例的框图。
图2是示出存储单元的示例性实施例的图示。
图3是示出在写入操作过程中用于锁存数据的锁存电路和信号发生电路的示例性实施例的示意图。
图4是示出在写入操作过程中用于锁存数据的锁存电路和信号发生电路的另一个示例性实施例的示意图。
图5是示出锁存电路的信号时序的时序图。
图6是示出DQS边沿控制电路的示例性实施例的示意图。
图7是示出脉冲发生器的示例性实施例的示意图。
图8是示出DQS边沿控制电路的信号时序的时序图。
具体实施方式
图1是示出随机存取存储器10的框图。在一个实施例中，随机存取存储器10是双数据率同步动态随机存取存储器(DDR SDRAM)。DDR SDRAM10包括存储控制器20和至少一个存储体30。存储体30包括存储单元阵列32、行解码器40、列解码器44、读出放大器42以及数据输入/输出电路46。存储控制器20电耦接到存储体30，由22表示。
导电字线34称为行选择线，跨过存储单元阵列32在x方向上延伸。导电位线36称为列选择线，跨过存储单元阵列32在y方向上延伸。存储单元38位于字线34和位线36的每个交叉点。每个字线34电耦接到行解码器40并且每个位线36电耦接到读出放大器42。读出放大器42通过导电列解码器线45电连接到列解码器44，并通过数据线47电连接到数据输入/输出电路46。
数据输入/输出电路46包括多个锁存器和数据输入/输出(I/O)触垫(pad)或者引脚(DQ)以在存储体30和外部设备之间传送数据。写入存储体30的数据表现为来自外部设备的DQ上的电压。所述电压被转换为适当的信号并存储在所选择的存储单元38中。从存储体30读出的数据由DQ上的存储体30提供以供外部设备进行检索。一旦存取结束并且输出启动，那么从所选存储单元38读出的数据在DQ出现。在其他时间，DQ处于高阻抗状态。
双向数据选通(DQS)用作在写入操作过程中将输入数据从DQ锁存到数据输入/输出电路46、以及在读取操作过程中通过DQ将输出数据锁存到外部设备的参考。在写入操作过程中，DQS由存储控制器20来驱动并在DQS的每次转变时收集数据位。一旦数据位的收集完成，那么存储控制器20可以不再驱动DQS信号，导致DQS信号线上的噪声。为了防止该噪声锁存未定义数据，提供信号发生电路来根据DQS信号和时钟信号产生三个信号。内部DQS信号(DQSi)和内部反相DQS信号(bDQSi)是根据DQS信号产生的，而信号fDQS是根据DQS信号和时钟信号产生的。在时钟信号的上升沿之后DQS的第一个下降沿上在信号线fDQS上产生脉冲。
数据输入/输出电路46中的每个DQ包括三级锁存电路。待写入存储体30的数据由DQSi和bDQSi锁存到该锁存电路的第一和第二级中并由fDQS锁存到该锁存电路第三级中。fDQS信号防止DQS信号线上的噪声将未定义数据锁存到第三级中。
存储控制器20控制从存储体30读取数据以及将数据写入存储体30。在读取操作过程中，存储控制器20将所选的一个或多个存储单元38的行地址传送给行解码器40。行解码器40激活所选择的字线34。当所选择的字线34被激活时，存储在耦接到所选字线34的每个存储单元38中的值被传送到相应位线36。每个存储单元38的值由电连接到相应位线36的读出放大器42读取。存储控制器20将所选择的一个或多个存储单元38的列地址传送到列解码器44。列解码器44选择哪个读出放大器42将数据传送到数据输入/输出电路46以由外部设备检索。
在写入操作过程中，将存储于阵列32中的数据由外部设备放置在数据输入/输出电路46中。存储控制器20将所选择用于存储数据的一个或多个存储单元38的行地址传送到行解码器40。行解码器40激活所选择的字线34。存储控制器20将所选择的用于存储数据的所述一个或多个存储单元38的列地址传送到列解码器44。列解码器44选择将数据从数据输入/输出电路46传送到哪个读出放大器42。读出放大器42通过位线36将数据写入所选择的一个或多个存储单元38。
图2示出了存储单元阵列32中一个存储单元38的示例性实施例。存储单元38包括晶体管48和电容器50。晶体管48的栅极电耦接到字线34。晶体管48的漏源通路电连接到位线36和电容器50。将电容器50充电以表示逻辑0或逻辑1。在读取操作过程中，字线34被激活以开启晶体管48，并且存储于电容器50上的值由相应的读出放大器42通过位线36和晶体管48读取。在写入操作过程中，字线34被激活以开启晶体管48，并且存储于电容器50上的值由相应的读出放大器42通过位线36和晶体管48写入。
存储单元38上的读取操作是破坏性的读取操作。在每次读取操作之后，电容器50被重新充电成具有刚刚被读取的值。另外，即使没有读取操作，电容器50上的电荷会随着时间的逝去而放电。为了保持存储的值，通过读取或者写入存储单元38来周期性地更新存储单元38。周期性地更新存储单元阵列32内的所有存储单元38以保持它们的值。
在DDR SDRAM中，读取和写入操作都与系统时钟同步。系统时钟是由包括DDR SDRAM 10的主机系统提供的。DDR SDRAM根据不同的时钟，CK和bCK运行。CK上升和bCK下降的交叉称为CK的正边沿。诸如读取和写入操作的命令(包括地址和控制信号)在CK的正边沿对准。在系统时钟的上升沿和下降沿都执行操作。
DDR SDRAM使用双数据率结构来获得高速度操作。双数据率结构实质上是2n预取结构，其具有设计为在DQ每时钟周期传送两个数据字的接口。对DDR SDRAM的单个读取或者写入访问有效地包括在内部存储器阵列处单个2n位宽的一个时钟周期数据的传送，和在DQ处的两个相应的n位宽的半个时钟周期数据的传送。
双向数据选通脉冲(DQS)与用于数据捕获的数据一起在数据输入/输出电路46处被传送。DQS是在读取操作过程中由DDR SDRAM和在写入操作过程中由存储控制器(例如存储控制器20)所发送的选通脉冲。DQS边沿与用于读取操作的数据对齐，而中心与用于写入操作的数据对准。输入和输出数据在DQS的两个边沿上对准。
在写入操作过程中，DQS由存储控制器20控制。一旦写操作完成，则存储控制器20不再控制DQS信号，导致DQS信号上的噪声。该噪声称为后同步码DQS噪声，其能够在数据总线的端接电压周围震荡。如果该后同步码DQS噪声在所收集数据的内部处理开始之前发生，那么所收集的数据会被破坏，因为后同步码DQS噪声的转变会代替锁存有效数据而锁存未定义数据。
对DDR SDRAM的读写访问是脉冲(burst)定向的。存取在所选择的位置开始，并在计划序列中持续计划数目个位置。存取从激活命令的对准开始，后面跟着读或写命令。和激活命令一致对准的地址位用于选择要访问的存储体和行。和读或写命令一致对准的地址位用于选择存储体和脉冲访问(burst access)的开始列位置。
之前描述的DDR SDRAM称为DDR-I SDRAM，为第一代DDRSDRAM。下一代DDR SDRAM，DDR-II SDRAM具有和DDR-I SDRAM相同的特征，只是数据率加倍。DDR-II SDRAM结构实际上是4n预取结构，其具有设计为在DQ处每时钟周期传送四个数据字的接口。对DDR-IISDRAM的单个读出或写入访问有效地包括在内部存储阵列处的单个4n位宽的一个时钟周期数据的传送和在DQ处的四个相应的n位宽的四分之一时钟周期数据的传送。在一个实施例中，DDR SDRAM 10是DDR-IISDRAM。
图3是示出了在写入操作过程中用于锁存数据的锁存电路100-100n和信号发生电路130的示例性实施例的示意图。锁存电路100-100n和信号发生电路130是数据输入/输出电路46的一部分。数据输入/输出电路46包括n个锁存电路100-100n，其中n等于存储器的DQ数目。锁存电路100-100n彼此结构相似。
每个锁存电路100包括DQ信号通路102、输入缓冲器104、反相器126、和锁存器112、114、116、118和120。另外，每个锁存电路100包括DQSi信号通路106、bDQSi信号通路108、fDQS信号通路110以及输出信号通路DQ_上升122和DQ_下降124。
DQ信号通路102电耦接到输入缓冲器104。输入缓冲器104通过数据通路105电耦接到锁存器112和118。锁存器112通过数据通路113电耦接到锁存器114。锁存器114通过数据通路115电耦接到锁存器116。锁存器116电耦接到输出信号通路DQ_上升122。锁存器118通过数据通路119电耦接到锁存器120，而锁存器120电耦接到输出信号通路DQ下降124。
输入信号通路DQSi 106和bDQSi 108电耦接到锁存器112、114、118。fDQS信号通路110电耦接到反相器126，而反相器126电耦接到bfDQS信号通路111。信号通路fDQS 110和bfDQS 111电耦接到锁存器116和120。锁存器112、114、116、118和120可以是用于锁存数据位的任何适合类型的锁存器。
锁存器112包括传输门150和反相器152、154和156。传输门150包括一对并联的互补金属氧化物半导体场效应晶体管(MOSFET)开关，使得到传输门150的输入信号或者通过传输门150被传导或者被阻挡。如果将逻辑高信号施加到高态有效(active high)MOSFET开关的栅极以及如果将逻辑低信号施加到低态有效(active low)MOSFET开关的栅极，则传输门150开启以传导输入信号。如果将逻辑低信号施加到高态有效MOSFET开关的栅极以及如果将逻辑高信号施加到低态有效MOSFET开关的栅极，则传输门150关闭(不导电)以阻挡输入信号。DQSi和bDQSi信号开启或关闭传输门150。
数据通路105电耦接到传输门150以将数据传送到传输门150。传输门150通过数据通路151电耦接到反相器152和154。反相器154的输出电耦接到反相器152的输入，而反相器152的输出电耦接到反相器154的输入。反相器152和154通过数据通路155电耦接到反相器156。反相器156的输出电耦接到数据通路113。
传输门150导电时，由逻辑高电平或者逻辑低电平表示的数据通路105上的数据传送到数据通路151。数据通路151上的数据在传输门150停止导电的时候由反相器152和154锁存。反相器156将数据反相并将输出提供至数据通路113，使得锁存器112的输出与锁存器112的输入相同。
锁存器114包括传输门160和反相器162、164和166。数据通路113电耦接到传输门160以将数据传送到传输门160。传输门160类似于传输门150运行。DQSi和bDQSi信号开启或关闭传输门160。传输门160通过数据通路161电耦接到反相器162和164。反相器164的输出电耦接到反相器162的输入，而反相器162的输出电耦接到反相器164的输入。反相器162和164通过数据通路165电耦接到反相器166。反相器166的输出电耦接到数据通路115。锁存器114类似于锁存器112运行。
锁存器116包括传输门170和反相器172、174和176。数据通路115电耦接到传输门170以将数据传送到传输门170。传输门170类似于传输门150运行。fDQS和bfDQS信号开启或关闭传输门170。传输门170通过数据通路171电耦接到反相器172和174。反相器174的输出电耦接到反相器172的输入，而反相器172的输出电耦接到反相器174的输入。反相器172和174通过数据通路175电耦接到反相器176。反相器176的输出电耦接到数据通路DQ上升122。锁存器116类似于锁存器112运行。
锁存器118包括传输门180和反相器182、184和186。数据通路105电耦接到传输门180以将数据传送到传输门180。传输门180类似于传输门150运行。DQSi和bDQSi信号开启或关闭传输门180。传输门180通过数据通路181电耦接到反相器182和184。反相器184的输出电耦接到反相器182的输入，而反相器182的输出电耦接到反相器184的输入。反相器182和184通过数据通路185电耦接到反相器186。反相器186的输出电耦接到数据通路119。锁存器118类似于锁存器112运行。
锁存器120包括传输门190和反相器192、194和196。数据通路119电耦接到传输门190以将数据传送到传输门190。传输门190类似于传输门150运行。fDQS和bfDQS信号开启或关闭传输门190。传输门190通过数据通路191电耦接到反相器192和194。反相器194的输出电耦接到反相器192的输入，而反相器192的输出电耦接到反相器194的输入。反相器192和194通过数据通路195电耦接到反相器196。反相器196的输出电耦接到数据通路DQ下降124。锁存器120类似于锁存器112运行。
信号发生电路130包括DQS输入缓冲器136、时钟输入缓冲器138、DQS使能控制器140以及受控的缓冲器142。此外，信号发生电路130中包括DQS信号通路132、CLK信号通路134、DQSi信号通路106、bDQSi信号通路108、以及fDQS信号通路110。
DQS信号通路132电耦接到DQS输入缓冲器136。DQS输入缓冲器136电耦接到DQSi信号通路106和bDQSi信号通路108。CLK信号通路134电耦接到时钟输入缓冲器138。时钟输入缓冲器138通过CLKi信号通路139电耦接到DQS使能控制器140。DQS使能控制器140通过DQS使能信号通路144电耦接到受控缓冲器142。受控缓冲器142电耦接到fDQS信号通路110和bDQSi信号通路108。fDQS信号通路110电耦接到DQS使能控制器140的禁止输入。
DQSi信号是通过DQS输入缓冲器136根据DQS而产生的。bDQSi信号是通过DQS输入缓冲器136根据DQS产生的并且是DQSi的反转。fDQS信号是根据CLK和bDQSi产生的。CLKi信号是从时钟输入缓冲器138输入到DQS使能控制器140的。DQS使能控制器140在DQS使能输出通路144上输出逻辑高信号，同时使能输入信号CLKi逻辑高且禁止输入信号fDQS逻辑低。如果禁止输入信号(fDQS)是逻辑高或者使能输入信号CLKi是逻辑低，那么DQS使能控制器140在DQS使能输出通路144上输出逻辑低信号。受控缓冲器142接收DQS使能信号和bDQSi信号作为输入并产生fDQS。如果DQS使能信号是逻辑高并且bDQSi信号是逻辑高，那么fDQS是逻辑高。fDQS信号在CLK上升沿之后的DQS第一下降沿脉冲逻辑高一次。
输入缓冲器104通过DQ信号通路102接收数据信号。当DQSi转变到逻辑低而bDQSi转变到逻辑高以使传输门150开启(传导)时，在DQSi的下降沿，DQ信号通路102上的数据信号(时钟上升沿数据信号)被传到锁存器112。当DQSi转变到逻辑高而bDQSi转变到逻辑低以使传输门150关闭(不传导)时，信号通路105上的数据信号被锁存到锁存器112中。
当DQSi转变到逻辑高而bDQSi转变到逻辑低以使锁存器114的传输门160启动(传导)时，锁存器112中的数据信号被传送到数据通路113上的锁存器114。另外，当DQSi转变到逻辑高而bDQSi转变到逻辑低以开启传输门180时，信号通路105上的数据信号(时钟下降沿数据信号)被传送到锁存器118。当DQSi转变到逻辑低而bDQSi转变到逻辑高以关闭传输门160和180时，在DQSi的下降沿将锁存器114中的数据和锁存器118中的数据锁存。
当fDQS转变到逻辑高而bfDQS转变到逻辑低以开启传输门170时，fDQS的上升沿将锁存器114中的数据通过数据通路115传送到锁存器116。当fDQS转变到逻辑高而bfDQS转变到逻辑低以开启传输门190时，fDQS的上升沿将锁存器118中的数据通过数据通路119传送到锁存器120。
当fDQS转变到逻辑低而bfDQS转变到逻辑高以关闭传输门170时，fDQS的下降沿将数据锁存到锁存器116中。锁存器116将数据传到DQ上升信号通路122。另外，当fDQS转变到逻辑低而bfDQS转变到逻辑高以关闭传输门190时，fDQS的下降沿将数据锁存到锁存器120中。锁存器120将数据传送到DQ_下降信号通路124。DQ_上升信号通路122和DQ_下降信号通路124将数据传送到读出放大器42以存储于存储单元阵列32中。
在写入操作过程中，外部设备将CLK的上升和下降沿上的数据提供给DQ信号通路102-102n。DQSi和bDQSi将上升沿数据锁存到锁存器112和114中，并将下降沿数据锁存到锁存器118中。fDQS信号将上升沿和下降沿数据锁存到锁存器116和120中，以分别输出到DQ_上升信号通路122和DQ_下降信号通路124。DQ_上升信号通路122和DQ_下降信号通路124上的数据被写入存储单元阵列32的所选存储单元38中。
图4示出了锁存电路(表示为200-200n)的另一个实施例的示意图。锁存电路200-200n包括DQS使能控制器240-240n以及每个锁存电路200-200n的受控缓冲器242-242n。锁存电路200-200n和信号发生电路230是数据输入/输出电路46的一部分。数据输入/输出电路46包括n个锁存电路200-200n，其中n等于存储器的DQ数目。锁存电路200-200n彼此结构相同。
每个锁存电路200包括DQ信号通路202、输入缓冲器204、反相器226以及锁存器212、214、216、218和220。另外，每个锁存电路200包括DQSi信号通路206、bDQSi信号通路208、fDQS信号通路210、和输出信号通路DQ_上升222和DQ_下降224。
DQ信号通路202电耦接到输入缓冲器204。输入缓冲器204通过数据通路205电耦接到锁存器212和218。锁存器212通过数据通路213电耦接到锁存器214。锁存器214通过数据通路215电耦接到锁存器216。锁存器216电耦接到输出信号通路DQ_上升222。锁存器218通过数据通路219电耦接到锁存器220，而锁存器220电耦接到输出信号通路DQ_下降224。
输入信号通路DQSi206和bDQSi208都电耦接到锁存器212、214、218+。fDQS信号通路210电耦接到反相器226，而反相器226电耦接到bfDQS信号通路211。信号通路fDQS210和bfDQS211电耦接到锁存器216和220。锁存器212、214、216、218和220可以是任何适合类型的用于锁存数据位的锁存器。
锁存器212包括传输门250和反相器252、254和256。传输门250包括一对并联的互补金属氧化物半导体场效应晶体管(MOSFET)开关，这样到传输门250的输入信号通过传输门250被传导或者被阻挡。如果将逻辑高信号施加到高态有效MOSFET开关的栅极以及如果将逻辑低信号施加到低态有效MOSFET开关的栅极，则传输门250开启以传导输入信号。如果将逻辑低信号施加到高态有效MOSFET开关的栅极以及如果将逻辑高信号施加到低态有效MOSFET开关的栅极，则传输门250关闭(不传导)以阻挡输入信号。DQSi和bDQSi信号开启或关闭传输门250。
数据通路205电耦接到传输门250以将数据传送到传输门250。传输门250通过数据通路251电耦接到反相器252和254。反相器254的输出电耦接到反相器252的输入，而反相器252的输出电耦接到反相器254的输入。反相器252和254通过数据通路255电耦接到反相器256。反相器256的输出电耦接到数据通路213。
传输门250导通时，由逻辑高电平或者逻辑低电平表示的数据通路205上的数据传送到数据通路251。数据通路251上的数据在传输门250停止传导的时候由反相器252和254锁存。反相器256将数据反相并将输出提供至数据通路213以使锁存器212的输出与锁存器212的输入相同。
锁存器214包括传输门260和反相器262、264。数据通路213电耦接到传输门260以将数据传送到传输门260。传输门260类似于传输门250运行。DQSi和bDQSi信号开启或关闭传输门260。传输门260通过数据通路261电耦接到反相器262和264。反相器264的输出电耦接到反相器262的输入，而反相器262的输出电耦接到反相器264的输入。反相器262和264电耦接到数据通路215。
传输门260导通时，由逻辑高电平或者逻辑低电平表示的数据通路213上的数据传送到数据通路261。数据通路261上的数据在传输门260停止传导的时候由反相器262和264锁存。反相器264将数据反相并将输出提供至数据通路215，以使锁存器214的输出是锁存器214的输入的反。
锁存器216包括传输门270和反相器272、274。数据通路215电耦接到传输门270以将数据传送到传输门270。传输门270类似于传输门250运行。fDQS和bfDQS信号开启或关闭传输门270。传输门270通过数据通路271电耦接到反相器272和274。反相器274的输出电耦接到反相器272的输入，而反相器272的输出电耦接到反相器274的输入。反相器272和274电耦接到数据通路DQ_上升222。锁存器216类似于锁存器214运行。
锁存器218包括传输门280和反相器282、284。数据通路205电耦接到传输门280以将数据传送到传输门280。传输门280类似于传输门250运行。DQSi和bDQSi信号开启或关闭传输门280。传输门280通过数据通路281电耦接到反相器282和284。反相器284的输出电耦接到反相器282的输入，而反相器282的输出电耦接到反相器284的输入。反相器282和284电耦接到数据通路219。锁存器218类似于锁存器214运行。
锁存器220包括传输门290和反相器292、294。数据通路219电耦接到传输门290以将数据传送到传输门290。传输门290类似于传输门250运行。fDQS和bfDQS信号开启或关闭传输门290。传输门290通过数据通路291电耦接到反相器292和294。反相器294的输出电耦接到反相器292的输入，而反相器292的输出电耦接到反相器294的输入。反相器292和294电耦接到数据通路DQ_下降224。锁存器220类似于锁存器214运行。
CLKi信号通路239电耦接到DQS使能控制器240。DQS使能控制器240通过DQS使能信号通路244电耦接到受控缓冲器242。受控缓冲器242电耦接到fDQS信号通路210和bDQSi信号通路208。fDQS信号通路210电耦接到DQS使能控制器240的禁止输入。
信号发生电路230包括DQS输入缓冲器236、时钟输入缓冲器238。另外，信号发生电路230包括CLK信号通路234、CLKi信号通路239、DQS信号通路232、DQSi信号通路206、bDQSi信号通路208。
DQS信号通路232电耦接到DQS输入缓冲器236。DQS输入缓冲器236电耦接到DQSi信号通路206和bDQSi信号通路208。CLK信号通路234电耦接到时钟输入缓冲器238。时钟输入缓冲器238电耦接到CLKi信号通路239。
DQSi信号是通过DQS输入缓冲器236根据DQS产生的。bDQSi信号是通过DQS输入缓冲器236根据DQS产生的并且是DQSi的反转。fDQS信号是根据CLK和bDQSi产生的。CLKi信号从时钟输入缓冲器238输入到DQS使能控制器240。DQS使能控制器240在DQS启动输出通路244上输出逻辑高信号，同时使能输入信号CLKi逻辑高且禁止输入信号fDQS逻辑低。如果禁止输入信号(fDQS)是逻辑高或者使能输入信号CLKi是逻辑低，那么DQS使能控制器240在DQS使能输出通路244上输出逻辑低信号。受控缓冲器242接收DQS使能信号和bDQSi信号作为输入并产生fDQS。如果DQS使能信号是逻辑高并且bDQSi信号是逻辑高，那么fDQS是逻辑高。fDQS信号在CLK上升沿之后的DQS第一下降沿脉冲逻辑高一次。
输入缓冲器204通过DQ信号通路202接收数据信号。当DQSi转变到逻辑低且bDQSi转变到逻辑高以使传输门250开启(传导)时，在DQSi的下降沿，DQ信号通路202上的数据信号(时钟上升沿数据信号)被传送到锁存器212。当DQSi转变到逻辑高且bDQSi转变到逻辑低以使传输门250关闭(不传导)时，信号通路205上的数据信号被锁存到锁存器212中。
当DQSi转变到逻辑高而bDQSi转变到逻辑低以开启(传导)锁存器214的传输门260时，锁存器212中的数据信号被传送到数据通路213上的锁存器214。另外，当DQSi转变到逻辑高而bDQSi转变到逻辑低以启动传输门280时，信号通路205上的数据信号(时钟下降沿数据信号)被传送到锁存器218。当DQSi转变到逻辑低而bDQSi转变到逻辑高以关闭传输门260和280时，在DQSi的下降沿将锁存器214中的数据和锁存器218中的数据锁存。
当fDQS转变到逻辑高而bfDQS转变到逻辑低以开启传输门270时，fDQS的上升沿将锁存器214中的数据通过数据通道215传送到锁存器216。当fDQS转变到逻辑高而bfDQS转变到逻辑低以开启传输门290时，fDQS的上升沿将锁存器218中的数据通过数据通道219传到锁存器220。
当fDQS转变到逻辑低而bfDQS转变到逻辑高以关闭传输门270时，fDQS的下降沿将数据锁存到锁存器216中。锁存器216将数据传送到DQ_上升信号通路222。另外，当fDQS转变到逻辑低而bfDQS转变到逻辑高以关闭传输门290时，fDQS的下降沿将数据锁存到锁存器220中。锁存器220将数据传到DQ_下降信号通路224。DQ_上升信号通路222和DQ_下降信号通路224将数据传到读出放大器42以存储于存储单元阵列32中。
在写入操作过程中，外部设备将CLK的上升和下降沿上的数据提供给DQ信号通路202-202n。DQSi和bDQSi将上升沿数据锁存到锁存器212和214中，并将下降沿数据锁存到锁存器218中。fDQS信号将上升沿和下降沿数据锁存到锁存器216和220中以分别输出到DQ_上升信号通路222和DQ_下降信号通路224。DQ_上升信号通路222和DQ_下降信号通路224上的数据被写入存储单元阵列32的所选存储单元38中。
图5是示出锁存电路100-100n和200-200n的信号时序的时序图。个时序图包括在信号通路134和234上的用320表示的信号CLK，在信号通路144和244上的DQS_使能322，在信号通路110和210上的fDQS324，在信号通路132和232上的DQS 326，在信号通路106和206上的DQSi 328，在信号通路108和208上的bDQSi 330，以及在DQ信号通路102和202上的DATA 332。
CLK320的上升沿300启动DQS使能控制器140和240，使输出DQS_使能322在302处转变到逻辑高。DQS_使能322处于逻辑高时，DQS 326的下降沿304通过受控缓冲器142和242在fDQS 324上产生上升沿306。fDQS 324的上升沿306禁用DQS使能控制器140和240，使DQS_使能322在308处转变到逻辑低。当DQS_使能322在308处转变到逻辑低时，fDQS324在310处转变为逻辑低。
锁存器112和212在DQSi 328的上升沿316上锁存数据312。锁存器114和214分别在DQSi 328的下降沿318上锁存从锁存器112和212传送的数据。另外，锁存器118和218在DQSi 328的下降沿318上锁存数据314。在fDQS 324的上升沿306上，数据312分别从锁存器114和214被传送到锁存器116和216。另外，在fDQS 324的上升沿306上，数据314分别从锁存器118和218被传送到锁存器120和220。在fDQS 324的下降沿310，锁存器116和216锁存数据312而锁存器120和220锁存数据314。在CLK320的每个周期重复该过程。
图6是示出表示为400的DQS边沿控制电路的示例性实施例的示意图。DQS边沿控制电路400代替DQS使能控制器140和240以及受控缓冲器142和242。DQS边沿控制电路400包括延迟链路(delay chain)414、反相器402和404、脉冲发生器或者逻辑电路406、锁存器408以及NOR门410。DQS边沿控制电路400电耦接到CLKi信号通路139和239、DQSi信号通路106和206以及fDQS信号通路110和210。
将CLKi提供至延迟链路414和反相器404。延迟链路414通过信号通路415电耦接到反相器402的输入，而反相器402的输出通过bCLKi_DEL信号通路418电耦接到锁存器408的输入。反相器404通过信号通路405电耦接到脉冲发生器406的输入并将CLKi信号变换为反相的信号bCLKi。将DQSi提供至脉冲发生器406的输入并提供至NOR门410的输入。脉冲发生器406的输出通过SHAPE_DEL信号通路416电耦接到锁存器408的输入。
锁存器408的输出通过信号通路409电耦接到NOR门410的输入。NOR门410的输出在fDQS信号通路110和210上提供fDQS信号。重置信号417被输入到锁存器408以重置锁存器408并保持fDQS为低。
锁存器408是NAND门锁存器。锁存器408包括NAND门430和436。NAND门430的输出通过信号通路434电耦接到NAND门436的输入。NAND门436的输出通过信号通路432电耦接到NAND门430的输入并连接于信号通路409。信号通路418电耦接到NAND门430的输入。信号通路416和bRST信号通路417电耦接到NAND门436。
延迟链路414延迟CLKi信号并且反相器402将延迟的CLKi信号反相以提供bCLKi_DEL作为锁存器408的输入。在CLKi的下降沿，脉冲发生器406根据bCLKi和DQSi信号产生逻辑低脉冲SHAPE_DEL。在bCLKi_DEL是逻辑低，bRST是逻辑高，且SHAPE_DEL逻辑高的情况下，锁存器408的输出是逻辑低。当SHAPE_DEL转变到逻辑低并且bCLKi_DEL保持逻辑低时，锁存器408的输出转变到逻辑高。当bCLKi_DEL转变到逻辑高时，锁存器408的输出保持逻辑高。
当锁存器408的输出逻辑高并且DQSi逻辑高时，NOR门410的输出是逻辑低。当bCLKi_DEL转变到逻辑低且SHAPE_DEL和bRST逻辑高时，锁存器408的输出转变到逻辑低。NOR门410的输出保持逻辑低。当DQSi转变到逻辑低并且锁存器408的输出保持逻辑低时，提供fDQS的NOR门410的输出转变到逻辑高。当SHAPE_DEL转变到逻辑低时，锁存器408的输出转变到逻辑高而NOR门410的输出转变为逻辑低。在CLK和CLKi的上升沿之后的第一个DQS下降沿，fDQS信号脉冲逻辑高一次。
图7是更详细示出脉冲发生器406的示意图。脉冲发生器406包括延迟链路420和NAND门422。DQSi被输入到延迟链路420。延迟链路420通过bDQSi_DEL信号通路421电耦接到NAND门422。bCLKi信号被输入到NAND门422，而NAND门422在信号通路416上输出SHAPE_DEL。
延迟链路420包括奇数个反相器。如果DQSi逻辑低并且bCLKi逻辑低，那么输出SHAPE_DEL为逻辑高。如果DQSi逻辑低并且bCLKi逻辑高，那么输出SHAPE_DEL为逻辑低。如果DQSi逻辑高并且bCLKi逻辑高，那么输出SHAPE_DEL为逻辑高。如果DQSi逻辑高并且bCLKi逻辑低，那么输出SHAPE_DEL为逻辑高。
图8是示出DQS边沿控制电路400的信号时序的时序图。该时序图包括信号通路139和239上的信号CLKi 530，信号通路405上的bCLKi 532，信号通路106和206上的DQSi 534，信号通路421上的bDQSi_DEL 536，信号通路416上的SHAPE_DEL 538，信号通路418上的bCLKi_DEL 540，信号通路409上的RES 542，以及信号通路110和210上的fDQS 544。
CLKi 530在500处转变到逻辑高，使bCLKi 532在502处转变到逻辑低并使bCLKi_DEL 540在508处转变到逻辑低。DQSi 534在504转变到逻辑高，这使bDQSi_DEL 536在506处转变到逻辑低。bCLKi_DEL 540在508处转变到逻辑低使得RES 542在516处转变到逻辑低。当RES 542逻辑低时，DQSi 534在520处转变到逻辑低使得fDQS 544在522处转变到逻辑高。bDQSi_DEL信号536在510处转变到逻辑高并且bCLKi 532在512处转变到逻辑高，使得SHAPE_DEL 538在514处转变到逻辑低。SHAPE_DEL538在514处转变到逻辑低使得RES 542在518处转变到逻辑高，后者又使得fDQS 544在524处转变到逻辑低。在CLKi 530的上升沿526重复该过程。
上述实施例防止后同步码DQS噪声在写入操作过程中破坏输入数据。根据DQS信号和时钟信号产生的fDQS信号在数据被传送到存储器阵列32之前提供单个脉冲以将写入数据锁存到锁存器116和120中以及锁存到锁存器216和220中。有效数据不会由于后同步码DQS噪声锁存未定义数据来替换有效数据而丢失。

Claims (31)

1、一种随机存取存储器，包括：
第一电路，配置为接收选通信号并响应于选通信号的转变提供脉冲；以及
第二电路，配置为接收选通信号以将数据锁存到该第二电路中，并且接收所述脉冲以在选通信号的转变之后将已锁存的数据锁存到该第二电路中。
2、权利要求1所述的随机存取存储器，其中第一电路包括：
使能电路，配置为提供使能信号；以及
缓冲电路，配置为接收选通信号和使能信号并响应于使能信号和选通信号提供所述脉冲。
3、权利要求2所述的随机存取存储器，其中使能电路配置为从缓冲电路接收脉冲并响应于接收脉冲停止为缓冲电路提供使能信号。
4、权利要求1所述的随机存取存储器，其中第一电路在选通信号的每个周期和时钟信号的每个周期期间提供所述脉冲之一。
5、权利要求1所述的随机存取存储器，其中第二电路包括：
第一锁存器，配置为在选通信号的第一转变时锁存第一数据；以及
第二锁存器，配置为在选通信号的第二转变时锁存来自第一锁存器的已锁存的第一数据以及第二数据。
6、权利要求5所述的随机存取存储器，其中第二电路包括：
第三锁存器，配置为在第二转变之后利用所述脉冲锁存来自第二锁存器的已锁存的第一和第二数据。
7、权利要求1所述的随机存取存储器，其中该存储器包括双数据率-I同步动态随机存取存储器。
8、权利要求1所述的随机存取存储器，其中该存储器包括双数据率-II同步动态随机存取存储器。
9、一种随机存取存储器，包括：
控制电路，配置为接收选通信号，并对于时钟信号的每个周期在选通信号的一个边沿之后并在选通信号的下一个边沿之前产生脉冲。
10、权利要求9所述的随机存取存储器，包括配置为接收选通信号和所述脉冲的锁存电路，其中所述锁存电路配置为利用选通信号将数据信号锁存到该锁存电路中，并接收所述脉冲以防止选通信号上的后同步码噪声将其他信号锁存到该锁存电路。
11、权利要求9所述的随机存取存储器，其中控制电路包括配置为接收时钟信号的延迟链路。
12、权利要求11所述的随机存取存储器，其中控制电路包括配置为接收选通信号和反相时钟信号的逻辑电路。
13、权利要求12所述的随机存取存储器，其中控制电路包括配置为从延迟链路接收延迟链路输出信号并从逻辑电路接收输出信号的锁存器。
14、权利要求13所述的随机存取存储器，其中控制电路包括配置为接收选通信号和来自锁存器的锁存器输出信号的NOR门。
15、一种随机存取存储器，包括：
信号发生电路，包括：
配置为提供使能信号的使能控制器；以及
配置为接收使能信号和选通信号的受控缓冲器，其中该使能控制器和受控缓冲器配置为对于时钟信号的每个周期在选通信号的一个边沿产生脉冲；以及
多个锁存电路，其中每个锁存电路配置为接收选通信号以将数据锁存到该锁存电路中，并且接收所述脉冲以防止选通信号上的噪声将数据锁存到锁存电路。
16、权利要求15所述的随机存取存储器，其中该多个锁存电路中的每个锁存电路包括第一锁存级、第二锁存级和第三锁存级。
17、权利要求16所述的随机存取存储器，其中所述脉冲将数据锁存到第三锁存级中。
18、权利要求16所述的随机存取存储器，其中第一锁存级和第二锁存级配置为接收选通信号以将数据锁存到第一锁存级和第二锁存级。
19、一种随机存取存储器，包括：
多个信号发生电路，其中每个信号发生电路包括：
配置为提供使能信号的使能控制器；以及
配置为接收使能信号和选通信号的受控缓冲器，其中该使能控制器和受控缓冲器配置为对于时钟信号的每个周期在选通信号的一个边沿产生脉冲；以及
多个锁存电路，其中每个锁存电路配置为从该多个信号发生电路中的一个信号发生电路接收所述脉冲以防止选通信号上的噪声将数据锁存到该锁存电路中。
20、权利要求19所述的随机存取存储器，其中该多个锁存电路中的每个锁存电路包括第一锁存级、第二锁存级和第三锁存级。
21、权利要求20所述的随机存取存储器，其中所述脉冲将数据锁存到第三锁存级中。
22、权利要求20所述的随机存取存储器，其中第一锁存级和第二锁存级配置为接收选通信号以将数据锁存到第一锁存级和第二锁存级。
23、一种随机存取存储器，包括：
用于在数据选通信号的转变之后产生脉冲的装置；
用于利用数据选通信号锁存数据的装置；以及
用于利用所述脉冲锁存已锁存的数据的装置。
24、权利要求23所述的随机存取存储器，其中用于产生脉冲的装置包括用于在数据选通信号的下降沿之后并在数据选通信号的上升沿之前产生脉冲的装置。
25、权利要求23所述的随机存取存储器，其中用于锁存数据的装置包括：
用于在数据选通信号的上升沿锁存数据的装置；
用于在数据选通信号的下降沿锁存数据的装置；以及
用于利用数据选通信号锁存已锁存的数据的装置。
26、权利要求23所述的随机存取存储器，其中用于锁存已锁存的数据的装置包括第三锁存级，其配置为接收所述脉冲并将已锁存的数据锁存到该第三锁存级中。
27、一种用于在随机存取存储器中抑制数据选通信号上的后同步码噪声的方法，包括：
在数据选通信号浮动之前产生脉冲；以及
利用该脉冲将数据锁存到锁存级中以保持该数据。
28、权利要求27所述的方法，其中产生脉冲包括在数据选通信号的每个周期和时钟信号的每个周期期间产生脉冲。
29、权利要求27所述的方法，其中产生脉冲包括在数据选通信号的下降沿之后产生脉冲。
30、权利要求27所述的方法，其中产生脉冲包括：
产生使能信号；以及
基于该使能信号和数据选通信号产生脉冲的开始。
31、权利要求27所述的方法，其中产生脉冲包括：
在使能电路接收信号；
根据所接收信号的转变产生使能信号；
在缓冲电路接收该使能信号和数据选通信号；
基于所接收的使能信号和所接收的数据选通信号产生脉冲的开始；以及
在使能电路接收脉冲的开始。
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