JP2023552449A - メモリデバイスのページバッファ内のデータ読取り用クロック信号返還スキーム - Google Patents

メモリデバイスのページバッファ内のデータ読取り用クロック信号返還スキーム Download PDF

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Abstract

ある態様では、回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されるクロック経路と、ページバッファに結合されるクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。

Description

本開示は、メモリデバイスおよびその動作に関する。
フラッシュメモリは、低コストかつ高密度、そして電気的に消去および再プログラムが可能な不揮発性ソリッドステート記憶媒体である。フラッシュメモリには、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリが含まれる。フラッシュメモリは、読取り、プログラミング（書込み）、および消去等様々な動作を行い、各メモリセルの閾値電圧を所望のレベルに変更することができる。ＮＡＮＤ型フラッシュメモリの場合、消去動作はブロックレベルでの実行が可能で、プログラム動作または読取り動作はページレベルでの実行が可能である。
一態様において、回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されるクロック経路と、ページバッファに結合されるクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
他の態様では、システムは、データを格納するように構成されたメモリセルアレイと、メモリセルアレイに結合され、メモリセルアレイに格納されたデータを読取る読取り動作を実行するように構成された周辺回路と、を有したメモリデバイスを含む。周辺回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されたクロック経路と、ページバッファに結合されたクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
さらに他の態様では、メモリデバイスは、データを格納するように構成されたメモリセルアレイと、メモリセルアレイに結合され、メモリセルアレイに格納されたデータを読取る読取り動作を実行するように構成された周辺回路と、を含む。周辺回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されたクロック経路と、ページバッファに結合されたクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
さらに別の態様では、メモリデバイスを動作させるための方法が開示される。メモリデバイスはページバッファを含む。読取り命令を受信する。読取り命令内のページバッファのアドレスを取得する。アドレスに基づき、第１のクロック信号のサイクル数のパリティを決定する。第１のクロック信号をページバッファの第１の部分により受信する。パリティに基づいて第１のクロック帰還信号の開始レベルを設定する。第１のクロック信号の受信に応答して、ページバッファの第１の部分により第１のクロック帰還信号を返す。
本明細書に組み込まれ本明細書の一部とされる添付の図面は、本開示の態様を示すものであり、発明を実施するための形態と共に本開示をさらに説明するものであって、当業者が本開示を作成および使用可能とするものである。
本開示のいくつかの態様に係るメモリデバイスを有する典型的なシステムのブロック図である。 本開示のいくつかの態様に係るメモリデバイスを有する典型的なメモリカードの図である。 本開示のいくつかの態様に係るメモリデバイスを有する典型的なソリッドステートドライブ（ＳＳＤ）の図である。 本開示のいくつかの態様に係る周辺回路を含む典型的なメモリデバイスの概略図である。 本開示のいくつかの態様に係るＮＡＮＤメモリストリングを含む典型的なメモリセルアレイの側面から見た断面図である。 本開示のいくつかの態様に係るメモリセルアレイおよび周辺回路を含む、典型的なメモリデバイスのブロック図である。 本開示のいくつかの態様に係る複数のメモリプレーンを含む、典型的なメモリデバイスのブロック図である。 本開示のいくつかの態様に係る複数の部分を有するページバッファと、ページバッファの複数の部分に結合されたクロック経路とを含むメモリプレーンの典型的なレイアウトである。 クロック帰還信号をマージするためのページバッファの複数の部分に結合されたクロック経路の回路図である。 図８のクロック経路により実現される、クロック信号返還スキームのタイミングチャートである。 本開示のいくつかの態様に係る、クロック帰還信号をマージするためのページバッファの複数の部分の各々に結合される、典型的なクロックレベル設定モジュールおよび典型的なクロック経路の回路図である。 図１０におけるクロック経路により実施される、本開示のいくつかの態様に係る典型的なクロック信号返還スキームのタイミングチャートである。 本開示のいくつかの態様に係る、読取り命令内のページバッファアドレスに基づき、クロック帰還信号の開始レベルを決定する典型的なスキームの例示である。 本開示のいくつかの態様に係る、メモリデバイスを動作させるための典型的な方法のフローチャートである。
本開示の態様を添付図面を参照しつつ説明する。
具体的な構成や配置について説明するが、これは単に例示を目的としていることを理解されたい。したがって本開示の範囲から逸脱することなく他の構成および配置を採用することができる。さらに、本開示は他の様々な用途にも適用することが可能である。本開示に記載された機能的および構造的特徴は、互いに組み合わせたり、調整したり、および修正してもよく、図面に具体的に示されていない方法であっても本開示の範囲内にある限りにおいて組み合わせたり、調整したり、修正することが可能である。
一般に用語は、その用語がどのような文脈で使用されているかにより、少なくとも部分的な理解が可能である。例えば、本明細書で使用される「１つまたは複数」という用語は、少なくとも部分的には文脈に依存するものではあるが、単数の任意の特徴、構造、または特性を描写する場合に使用することがある。また特徴、構造、または特性の複数の組み合わせを描写するためにも使用する場合もある。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」等の用語についても、少なくとも部分的には文脈に依存しながらも、単数のものを指すのに使用する、もしくは複数のものを指すのに使用する場合があると理解することができる。さらに、「基づく」という用語は、必ずしも、複数の要因の排他的一まとまりを表すことを意図しているわけではなく、その代わり、少なくとも部分的に文脈に依存しながらも、必ずしも明示的に説明されていない、他の要因が存在する可能性もあるものと理解することができる。
ＮＡＮＤフラッシュメモリデバイス等といったメモリデバイスのいくつかは、ページレベルで読取り動作を実行することができる。すなわち、選択された同一ページ内のすべてのメモリセルを同時に読み取ることができる。ＮＡＮＤフラッシュメモリデバイスは、読取り動作において、メモリセルアレイとデータバスの間で読取りデータをバッファリングするためにページバッファを使用する。特定のメモリプレーンのページバッファは、複数の部分、例えば４つのクオーター区画に分けられる。これらの部分はそれぞれ対応するクロック経路とデータパッチを有し、最終的にそれらはすべてマージされ、ＮＡＮＤフラッシュメモリデバイスから出力される。
ＮＡＮＤフラッシュメモリデバイスは非常に高周波で動作するため、列アドレスをメモリプレーンに送信したクロック信号は、読取りデータを追跡するために、クロック信号返還スキーム（別名ウェーブパイプライン構造）に則って読取りデータと共にクロック帰還信号として帰還する。ページバッファのクオーター区画は、現在選択されているクオーター区画からのデータの読取りが終了した時点で切り替える必要があるため、帰還クロック信号についてもクオーター区画間で切り替える必要がある。しかしながら、異なるクオーター区画間のプロセスおよび動作状態の変動（例えば処理、電圧、温度等）により、各クロック帰還信号の送信にかかる持続時間も変動する。したがって、ページバッファの４つのクオーター区画からのクロック帰還信号をマージすることには困難が伴う。
いくつかの公知のクロック信号返還スキームによれば、異なるクオーター区画のクロック帰還信号をマージする際、各クロック帰還信号が他のクオーター区画のクロック帰還信号をゲートしないよう、各クロック帰還信号のレベルを最後にＬＯＷに戻す必要がある。すなわち、各クロック帰還信号にはこのような公知の方式による短パルスが含まれる。クロック帰還信号に短パルスを使用する場合、短パルスがクロック経路の長い転送ラインを通過する必要があるため、異なるクオーター区画間のプロセスおよび動作状態の変動を考慮すると制御が困難であるという問題がある。
前述の問題の１つまたは複数に対処するために、本開示は、ページバッファの異なる部分間の切り替え中に、ページバッファの他の部分からの他のクロック帰還信号をゲーティングせず、かつクロック帰還信号に短パルスを使用しない解決策を提示する。また、異なるクロック帰還信号をマージするためにクロック経路上で使用する、ＯＲゲートまたはＮＡＮＤゲート等といった論理ゲートの種類に応じて、現在選択されている部分から返されるクロック帰還信号を、当該信号に隣接する別のクロック帰還信号をゲートしない特定のレベル（例えば、ＯＲゲートの場合はＬＯＷ、ＮＡＮＤゲートの場合はＨＩＧＨ）で終了させることができる。その結果、クロック経路の始めにおいて分周器を使用してクロック帰還信号の周期を長くし、クロック帰還信号における短パルスの使用を回避することができる。いくつかの実装形態では、ページバッファの現在選択されている部分からのクロック帰還信号をその終了時に所望のレベルにするために、クロック帰還信号のサイクル数のパリティを決定し、クロック帰還信号の開始レベルを設定するのに用いる。いくつかの実装形態では、クロックサイクルは現在選択されている部分で転送対象の読取りデータのサイクルに対応するため、クロックサイクル数のパリティを、読取り命令に示されている、ページバッファの現在選択されている部分から読み取る対象データのアドレスに基づいて決定することができる。したがって、長い転送や、ページバッファの異なる部分間のプロセスや動作条件に変動があったとしても、クロック帰還信号をより容易に制御することができ、その結果、異なる部分間の切り替えをシームレスに行うことが可能となる。さらに、本明細書に開示されるクロック信号返還スキームを使用することにより、公知のクロック信号返還スキームに比べ、データ経路とクロック経路上の、データ信号とクロック信号との間の追跡も容易になる。
図１は、本開示のいくつかの態様に係るメモリデバイスを有する典型的なシステム１００のブロック図である。システム１００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲームコンソール、プリンタ、測位装置、ウェアラブル電子装置、スマートセンサ、仮想現実（ＶＲ）装置、拡張現実（ＡＲ）装置、またはその他、内部にストレージを有する任意の適切な電子装置とすることができる。図１に示すように、システム１００は、ホスト１０８と、１つまたは複数のメモリデバイス１０４およびメモリコントローラ１０６を有するメモリシステム１０２と、を含むことができる。ホスト１０８は、中央処理装置（ＣＰＵ）等の電子デバイスのプロセッサ、またはアプリケーションプロセッサ（ＡＰ）等のシステムオンチップ（ＳｏＣ）とすることができる。ホスト１０８は、メモリコントローラ１０６に結合され、メモリコントローラ１０６を介してメモリデバイス１０４とデータを送受信するように構成することができる。例えば、ホスト１０８は、プログラム動作時にプログラムデータを送信してもよく、または読取り動作時に読取りデータを受信してもよい。
メモリデバイス１０４は、複数の部分、例えば４つのクオーター区画を有するページバッファを含む、例えばＮＡＮＤフラッシュメモリデバイス等の本開示に開示されるいずれのメモリデバイスとすることができる。本開示の範囲と合致するように、異なるクロック帰還信号をマージするためにクロック経路上で使用する、ＯＲゲートまたはＮＡＮＤゲート等といった論理ゲートの種類に応じて、現在選択されている部分から返されるクロック帰還信号を、当該信号に隣接する別のクロック帰還信号をゲートしない特定のレベル（例えば、ＯＲゲートの場合はＬＯＷ、ＮＡＮＤゲートの場合はＨＩＧＨ）で終了させることができる。その結果、クロック経路の始めにおいて分周器を使用してクロック帰還信号の周期を長くし、クロック帰還信号における短パルスの使用を回避することができる。
いくつかの実装形態によれば、メモリコントローラ１０６はメモリデバイス１０４およびホスト１０８に結合され、メモリデバイス１０４を制御するように構成される。メモリコントローラ１０６は、メモリデバイス１０４に格納されたデータを管理し、ホスト１０８と通信することができる。いくつかの実装形態では、メモリコントローラ１０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブといった、もしくはパーソナルコンピュータ、デジタルカメラ、携帯電話等の電子機器で使用するその他の媒体等といった低デューティサイクル環境で動作するように設計される。いくつかの実装形態では、メモリコントローラ１０６は、スマートフォン、タブレット、ラップトップコンピュータ等のモバイルデバイス、および法人向けのストレージアレイのデータストレージとして使用される高デューティサイクル環境ＳＳＤ、または組み込み型マルチメディアカード（ｅＭＭＣ）上で動作するように設計される。メモリコントローラ１０６は、読取り命令等の命令をメモリデバイス１０４に提供することにより、読取り、消去、およびプログラム動作等のメモリデバイス１０４の動作を制御するように構成することができる。例えば、メモリコントローラ１０６は、読取り動作を制御するために、メモリデバイス１０４の周辺回路に読取り命令を出すように構成されてもよい。メモリコントローラ１０６はさらに、不良ブロック管理、ガベージコレクション、論理物理アドレス変換、ウェアレベリング等を含むがこれらに限定されない、メモリデバイス１０４に格納された、または格納されるデータに関する様々な機能を管理するように構成することができる。いくつかの実装形態では、メモリコントローラ１０６は、さらに、メモリデバイス１０４から読み取られた、またはメモリデバイスに書込まれたデータについて誤り訂正符号（ＥＣＣ）を実施するように構成される。メモリコントローラ１０６はその他の任意の適切な機能、例えば、メモリデバイス１０４のフォーマット等も実行することができる。
メモリコントローラ１０６は、特定の通信プロトコルに従って外部装置（例えば、ホスト１０８）と通信することができる。例えば、メモリコントローラ１０６は、ＵＳＢプロトコル、ＭＭＣプロトコル、周辺機器相互接続（ＰＣＩ）プロトコル、ＰＣＩエクスプレス（ＰＣＩ－Ｅ）プロトコル、アドバンストテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピュータスモールインターフェース（ＳＣＳＩ）プロトコル、拡張スモールディスクインターフェース（ＥＳＤＩ）プロトコル、統合ドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコル等の様々なインターフェースプロトコルのうち、少なくとも１つを介して外部デバイスと通信することができる。
メモリコントローラ１０６と１つまたは複数のメモリデバイス１０４とは、例えば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージ等の同一パッケージに含まれる様々な種類のストレージデバイスとして統合することができる。すなわち、メモリシステム１０２は、種類の異なる最終電子製品に実装しパッケージ化することができる。図２Ａに示す一例では、メモリコントローラ１０６および単一のメモリデバイス１０４はメモリカード２０２に統合してもよい。メモリカード２０２は、ＰＣカード（ＰＣＭＣＩＡ、Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳ等を含むことができる。メモリカード２０２は、メモリカード２０２をホスト（例えば、図１のホスト１０８）に結合するメモリカードコネクタ２０４をさらに含むことができる。図２Ｂに示す別の例では、メモリコントローラ１０６および複数のメモリデバイス１０４をＳＳＤ２０６に統合してもよい。ＳＳＤ２０６は、さらに、ＳＳＤ２０６をホスト（例えば、図１のホスト１０８）と結合するＳＳＤコネクタ２０８を含むことができる。いくつかの実装形態では、ＳＳＤ２０６の記憶容量および／または動作速度は、メモリカード２０２の記憶容量および／または動作速度よりも、大きいおよび／または高速である。
図３は、本開示のいくつかの態様による、周辺回路を含む典型的なメモリデバイス３００の概略回路図を示す。メモリデバイス３００は図１のメモリデバイス１０４の一例であってもよい。メモリデバイス３００は、メモリセルアレイ３０１と、メモリセルアレイ３０１に結合された周辺回路３０２と、を含むことができる。メモリセルアレイ３０１は、メモリセル３０６がＮＡＮＤメモリストリング３０８のアレイとして提供されるＮＡＮＤフラッシュメモリセルアレイであってもよい。この場合、それぞれのＮＡＮＤメモリストリング３０８は基板（図示せず）の上方において垂直方向に延在する。いくつかの実装形態では、各ＮＡＮＤメモリストリング３０８は直列に結合され、垂直に重なった複数のメモリセル３０６を含む。各メモリセル３０６は、電圧または電荷等の連続的アナログ値を保持することができる。このアナログ値はメモリセル３０６の領域内に捕捉された電子数によって決まる。各メモリセル３０６は、フローティングゲートトランジスタを含むフローティングゲートメモリセル、または電荷トラップトランジスタを含む電荷トラップメモリセルのいずれかとすることができる。
いくつかの実装形態では、各メモリセル３０６は、２つの可能なメモリ状態を有した、つまり１ビットのデータを記憶することが可能な、シングルレベルセル（ＳＬＣ）である。例えば、第１のメモリ状態「０」を第１の電圧範囲に対応させ、第２のメモリ状態「１」を第２の電圧範囲に対応させることができる。いくつかの実装形態では、各メモリセル３０６は、５つ以上のメモリ状態として複数ビットのデータを記憶することができるマルチレベルセル（ＭＬＣ）である。例えば、ＭＬＣは、１セル当たり２ビット、１セル当たり３ビット（トリプルレベルセル（ＴＬＣ）としても知られる）、または１セル当たり４ビット（クアッドレベルセル（ＱＬＣ）としても知られる）を記憶することができる。各ＭＬＣは、取り得る範囲の公称記憶値を取るようにプログラムすることができる。一例では、それぞれのＭＬＣに２ビットデータを記憶させる場合、３つの可能な公称記憶値の１つをセルに書込むことで、消去済状態から３つの可能なプログラミングレベルのうち１つを取るようＭＬＣをプログラムすることができる。なお、４つ目の公称記憶値は、消去済状態に使用することができる。
図３に示すように、各ＮＡＮＤメモリストリング３０８は、そのソース端にソース選択ゲート（ＳＳＧ）トランジスタ３１０を含み、そのドレイン端にドレイン選択ゲート（ＤＳＧ）トランジスタ３１２を含むことができる。ＳＳＧトランジスタ３１０およびＤＳＧトランジスタ３１２は、選択されたＮＡＮＤメモリストリング３０８（アレイの列）を、読取り動作およびプログラム動作中アクティブにするように構成することができる。いくつかの実装形態では、同一ブロック３０４内の複数のＮＡＮＤメモリストリング３０８のソースは、同じソース線（ＳＬ）３１４、例えば共通ＳＬを介して結合される。言い換えれば、いくつかの実装形態によれば、同一ブロック３０４内のすべてのＮＡＮＤメモリストリング３０８がアレイ共通ソース（ＡＣＳ）を有する。いくつかの実装形態によれば、各ＮＡＮＤメモリストリング３０８のＤＳＧトランジスタ３１２のドレインは対応するビット線３１６に結合され、ビット線３１６からは出力バス（図示せず）を介しデータの読取りや書込みができる。いくつかの実装形態では、各ＮＡＮＤメモリストリング３０８は、選択または選択解除されるよう構成される。選択と選択解除は、選択電圧（例えば、ＤＳＧトランジスタ３１２の閾値電圧より高い電圧）、または選択解除電圧（例えば、０Ｖ）を、１つまたは複数のＤＳＧ線３１３を介してそれぞれのＤＳＧトランジスタ３１２のゲートに印加すること、および／または選択電圧（例えば、ＳＳＧトランジスタ３１０の閾値電圧より高い電圧）または選択解除電圧（例えば、０Ｖ）を、１つまたは複数のＳＳＧ線３１５を介してそれぞれのＳＳＧトランジスタ３１０のゲートに印加することにより行う。
図３に示すように、ＮＡＮＤメモリストリング３０８は、複数のブロック３０４に編成することができ、各ブロック３０４は、例えばＡＣＳに結合された共通ソース線３１４を有していてもよい。いくつかの実装形態では、各ブロック３０４は消去動作における基本データユニットである。すなわち、消去は同一ブロック３０４上のすべてのメモリセル３０６に対して同時に行われる。選択されたブロック３０４内のメモリセル３０６の消去を行う場合、選択されたブロック３０４と、選択されたブロック３０４と同じプレーン上にある選択されていないブロック３０４に結合されているソース線３１４に対して高正電圧（例えば、２０Ｖ以上）等の消去電圧（Ｖｅｒｓ）のバイアスをかけて行うことができる。隣接するＮＡＮＤメモリストリング３０８のメモリセル３０６間はワード線３１８を介して結合することができる。ワード線３１８は、メモリセル３０６のどの行が読取りおよびプログラム動作の対象となるかを選択するものである。いくつかの実装形態では、各ワード線３１８はメモリセル３０６のページ３２０に結合される。なお、ページ３２０はプログラム動作および読取り動作のための基本データユニットである。１ページ３２０のビット単位のサイズは、ワード線３１８により結合される１ブロック３０４内のＮＡＮＤメモリストリング３０８数に関係し得る。ワード線３１８は、各ページ３２０内のそれぞれのメモリセル３０６における複数の制御ゲート（ゲート電極）と、それらの制御ゲートを結合するゲート線と、を含むことができる。
図４は、本開示のいくつかの態様による、ＮＡＮＤメモリストリング３０８を含む典型的なメモリセルアレイ３０１の側面から見た断面図を示す。図４に示すように、ＮＡＮＤメモリストリング３０８は、基板４０２上のメモリスタック４０４を貫通するように垂直に延びていてもよい。基板４０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、またはその他任意の適切な材料を含むことができる。
メモリスタック４０４は、インターリーブされたゲート導電層４０６およびゲート間誘電体層４０８を含むことができる。メモリスタック４０４内のゲート導電層４０６およびゲート間誘電体層４０８の対の数が、メモリセルアレイ３０１内のメモリセル３０６の数を決定するようにしてもよい。ゲート導電層４０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含むことができる。いくつかの実装形態では、各ゲート導電層４０６はタングステン層等の金属層を含む。いくつかの実装形態では、各ゲート導電層４０６はドープされたポリシリコン層を含む。各ゲート導電層４０６は、メモリセル３０６を取り囲む制御ゲート、ＤＳＧトランジスタ３１２のゲート、またはＳＳＧトランジスタ３１０のゲートを含んでいてもよく、メモリスタック４０４の上面に位置するＤＳＧ線３１３、メモリスタック４０４の底面のＳＳＧ線３１５、またはＤＳＧ線３１３とＳＳＧ線３１５との間のワード線３１８として横方向に延びていてもよい。
図４に示すように、ＮＡＮＤメモリストリング３０８は、メモリスタック４０４を貫通するように垂直に延びるチャネル構造４１２を含む。いくつかの実装形態では、チャネル構造４１２は、半導体材料（例えば半導体チャネル４２０として）および誘電体材料（例えばメモリ膜４１８として）で充填されたチャネルホールを含む。いくつかの実装形態では、半導体チャネル４２０はポリシリコン等のシリコンを含む。いくつかの実装形態では、メモリ膜４１８は、トンネル層４２６、蓄積層４２４（「電荷トラップ／蓄積層」としても知られる）、およびブロック層４２２を含む複合誘電体層である。チャネル構造４１２は、円筒形状（例えば柱状）を有していてもよい。いくつかの実装形態によれば、半導体チャネル４２０、トンネル層４２６、蓄積層４２４、ブロック層４２２は、この順序で柱の中心から外側の面に向かって半径方向に配置される。トンネル層４２６は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。蓄積層４２４は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロック層４２２は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、メモリ膜４１８は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。
図４に示すように、いくつかの実装形態によれば、基板４０２内にウェル４１４（例えばＰウェルおよび／またはＮウェル）が形成され、ＮＡＮＤメモリストリング３０８のソース端がウェル４１４と接触している。例えば、消去動作中に消去電圧をウェル４１４、すなわちＮＡＮＤメモリストリング３０８のソースに印加するために、ソース線３１４をウェル４１４に結合することができる。いくつかの実装形態では、ＮＡＮＤメモリストリング３０８は、ＮＡＮＤメモリストリング３０８のドレイン端にチャネルプラグ４１６をさらに含む。
図３に戻り、ビット線３１６、ワード線３１８、ソース線３１４、ＳＳＧ線３１５、およびＤＳＧ線３１３を介して、周辺回路３０２をメモリセルアレイ３０１に結合してもよい。周辺回路３０２は、任意のアナログ、デジタル、および混合信号回路を適宜含んでいてもよく、ビット線３１６、ワード線３１８、ソース線３１４、ＳＳＧ線３１５、およびＤＳＧ線３１３を介して各ターゲットメモリセル３０６に電圧信号および／または電流信号を印加し、検知することによりメモリセルアレイ３０１の動作を可能とする。周辺回路３０２は、金属酸化膜半導体（ＭＯＳ）技術を使用して形成された様々な種類の周辺回路を含んでいてもよい。例えば、図５は、ページバッファ／センスアンプ５０４、列デコーダ／ビット線ドライバ５０６、行デコーダ／ワード線ドライバ５０８、電圧発生器５１０、制御ロジック５１２、レジスタ５１４、インターフェース５１６、およびデータバス５１８を含む、いくつかの典型的な周辺回路を示す。なお、いくつかの例では、図５に示されていない周辺回路をさらに含んでいてもよいことを理解されたい。
ページバッファ／センスアンプ５０４は、制御ロジック５１２からの制御信号に従って、メモリセルアレイ３０１からデータを読取り、メモリセルアレイ３０１にプログラム（書込み）するよう構成することができる。一例では、ページバッファ／センスアンプ５０４は、プログラムすべきプログラムデータ（ライトデータ）の１ページ分を、メモリセルアレイ３０１の１ページ３２０に格納してもよい。別の例では、ページバッファ／センスアンプ５０４は、選択されたワード線３１８に結合されたメモリセル３０６内にデータが適切にプログラムされていることを確認する、プログラム検証動作を実行してもよい。さらに別の例では、ページバッファ／センスアンプ５０４は、メモリセル３０６に記憶されたデータビットを表すビット線３１６からの低電力信号を検知し、その小さな電圧振幅を、読取り動作で認識できる程度の論理レベルに増幅してもよい。詳細に後述するように、ページバッファ／センスアンプ５０４は、物理的に分かれた複数の部分（例えば、４つのクオーター区画）を含むことができる。読取り動作時には、これらの各部分に対応するクロック経路およびデータ経路を介して順次アクセスすることができる。
列デコーダ／ビット線ドライバ５０６は、制御ロジック５１２からの制御信号に従って制御ロジック５１２により制御され、電圧発生器５１０により生成されたビット線電圧を、１つまたは複数のＮＡＮＤメモリストリング３０８に印加することで選択するように構成することができる。以下で詳細に説明するように、読取り動作において制御信号は、ページバッファ／センスアンプ５０４のいずれか１つの部分から始まる、読取りデータをそれぞれ識別するためのアドレス（例えば、列アドレス）を含む読取りコマンドを含んでいてもよい。
行デコーダ／ワード線ドライバ５０８は、制御ロジック５１２からの制御信号に従って制御ロジック５１２によって制御され、メモリセルアレイ３０１のブロック３０４を選択／選択解除し、ブロック３０４のワード線３１８を選択／選択解除するように構成することができる。行デコーダ／ワード線ドライバ５０８はさらに、電圧発生器５１０が生成したワード線電圧を使用してワード線３１８を駆動するように構成することができる。いくつかの実装形態では、さらに、行デコーダ／ワード線ドライバ５０８は、ＳＳＧ線３１５およびＤＳＧ線３１３の選択／選択解除および駆動を行うことができる。電圧発生器５１０は、制御ロジック５１２からの制御信号に従って制御ロジック５１２によって制御され、メモリセルアレイ３０１に供給されるワード線電圧（例えば、読取り電圧、プログラム電圧、パス電圧、ローカル電圧、検証電圧等）、ビット線電圧、およびソース線電圧を生成するように構成することができる。
制御ロジック５１２は、上述した各周辺回路に結合され、読取り動作のための読取りコマンド等の様々な制御信号を生成および送信することにより、各周辺回路の動作を制御するように構成することができる。制御ロジック５１２はまた、所望の周波数、周期、およびデューティサイクルのクロック信号を、他の周辺回路３０２に送信し、例えば同期を取るなど、各周辺回路３０２の動作を協調させることができる。レジスタ５１４は、制御ロジック５１２に結合され、ステータス情報、コマンド演算コード（ＯＰコード）、および各周辺回路３０２の動作を制御するためのコマンドアドレスを格納する、ステータスレジスタ、コマンドレジスタ、およびアドレスレジスタを含むことができる。
インターフェース５１６は、制御ロジック５１２に結合され、命令フェッチ部／バッファとして、そしてメモリコントローラ（例えば、図１の１０６）から受信した命令を復号し、復号された命令を制御ロジック５１２に中継する命令デコーダとして機能させることができる。インターフェース５１６は、さらに、制御ロジック５１２から受信したステータス情報をバッファし、メモリコントローラ（例えば、図１の１０６）に中継することができる。インターフェース５１６は、データバス５１８を介してページバッファ／センスアンプ５０４に結合され、さらに、メモリセルアレイ３０１からの、そしてメモリセルアレイ３０１宛てのデータをバッファリングし、中継するためのデータ入出力（Ｉ／Ｏ）インターフェースおよびデータバッファとして機能させることができる。
以下で詳細に説明するように、周辺回路３０２は、ページバッファ／センスアンプ５０４の各部分に結合されたクロック経路５２０をさらに含むことができる。クロック経路５２０は、本明細書に開示されているクロック信号返還スキームによる読取り動作において、ページバッファ／センスアンプ５０４の複数の部分からの複数のクロック帰還信号を転送し、そしてマージするように構成される。クロック経路５２０は、さらに、インターフェース５１６と結合され、読取り動作において、データバス５１８からの読取りデータの出力の同期を取るために、マージ後クロック帰還信号をインターフェース５１６に転送することができる。いくつかの実装形態では、読取り動作において、クロック経路５２０上のマージ後クロック帰還信号と、データバス５１８上の読取りデータとは整合が取られる。
図６は、本開示のいくつかの態様による、複数のメモリプレーンを含む典型的なメモリデバイス３００のブロック図を示す。いくつかの実装形態では、メモリデバイス３００は、複数のメモリプレーン６０２（例えば、図６の４つのメモリプレーン）を含む。メモリプレーン６０２は、読取り動作、プログラム動作、または消去動作を実行する際に互いに独立していてもよい。例えば、各メモリプレーン６０２は、制御ロジック５１２からの読取り制御信号の受信に応じて、独立して読取り動作を実行するように構成されてもよい。いくつかの実装形態では、各メモリプレーン６０２は、読取りデータおよびプログラムデータのためのローカルバッファリングに対応し、かつ動作の並列処理が可能であり、それによって動作速度を高めている。その独立した動作を有効とするために、各メモリプレーン６０２は、メモリセルアレイ３０１のブロック３０４の一式と、ページバッファ／センスアンプ５０４、列デコーダ／ビット線ドライバ５０６、および行デコーダ／ワード線ドライバ５０８等の周辺回路の一式とを含むことができる。
図７は、本開示のいくつかの態様に係る、複数の部分を有するページバッファ／センスアンプ５０４と、ページバッファ／センスアンプ５０４の複数の部分に結合されたクロック経路５２０と、を含むメモリプレーン６０２の典型的なレイアウトを示す。メモリプレーン６０２は、複数の部分に分割されたページバッファ／センスアンプ５０４を含むことができる。図７に示すように、いくつかの実装形態によれば、ページバッファ／センスアンプ５０４は、４つの物理的に分離されたクオーター区画５０４ａ、５０４ｂ、５０４ｃ、および５０４ｄを含む。説明を容易とするため、ページバッファの複数の部分は、本明細書では４つのクオーター区画として説明され得る。なお、部分の数は４つに限定されず、１より大きい任意の整数（例えば、２、３、４、５、６等）とし、例えば２つのハーフ区画であってもよいことを理解されたい。ページバッファ／センスアンプ５０４は、メモリプレーン６０２内のメモリセルに対して読み書きされるデータの、１以上のページを一時的に格納（バッファリング）するための複数のストレージ部（例えば、ラッチ、キャッシュ、またはレジスタ）を含むことができる。いくつかの実装形態では、各クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄは同一サイズ、すなわちページバッファ／センスアンプ５０４の１／４のサイズを有する。例えば、ページバッファ／センスアンプ５０４が１６Ｋバイトのデータを格納することができるとした場合、クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄはそれぞれ４Ｋバイトのデータを格納することができる。
いくつかの実装形態では、クロック経路５２０は、ページバッファ／センスアンプ５０４のクオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄそれぞれに結合される。図７に示すように、クロック経路５２０は、各分岐点７０２、７０４ａ、または７０４ｂで枝分かれした支路を形成することができる。例えば、クロック経路５２０は、分岐点７０２において、２本のプレーンハーフ支路に枝分かれしてもよく、クロック経路の各プレーンハーフ区画支路分岐点７０４ａまたは７０４ｂにおいてさらに２本のクオーター支路に枝分かれし、クロック経路５２０の４本のクオーター支路を、ページバッファ／センスアンプ５０４内の、対応するクオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄにそれぞれ結合するようにしてもよい。クロック経路５２０は、例えば、制御ロジック５１２から各クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄにクロック信号を転送し、各クオーター区画 ５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄから例えばインターフェース５１６にクロック帰還信号を転送するように双方向性を有していてもよい。いくつかの実装形態では、クロック経路５２０は、クロック信号を４つのクロック信号に分割し、４つのクロック信号を、対応するクオーター支路を介して、ページバッファ／センスアンプ５０４の４クオーター区画５０４ａ、５０４ｂ、５０４ｃ、および５０４ｄにそれぞれ転送するように構成される。以下で詳細に説明するように、クロック経路５２０は、さらに、ページバッファ／センスアンプ５０４の４つのクオーター区画５０４ａ、５０４ｂ、５０４ｃ、および５０４ｄから、それぞれそのクオーター支路を経由して４つのクロック帰還信号を転送し、４つのクロック帰還信号をマージ後クロック帰還信号にマージするように構成される。
図８は、クロック帰還信号をマージするためのページバッファ８０１の複数の部分に結合されたクロック経路８００の回路図を示す。図９は、図８のクロック経路８００によって実施されるクロック信号返還スキームのタイミングチャートを示す。ページバッファ８０１のクオーター区画０、１、２、３のそれぞれは、読取り動作において、０、１、２、３の順番で順次選択される。したがって、クオーター区画０およびクオーター区画１をとると、図９に示すように、クロック経路８００上でページバッファ８０１に転送されるクロック信号（ｃｌｋ＿ｄｐ）は、２つの連続するクロック信号（ｃｌｋ＿ｄｐ＿ｑ０およびｃｌｋ＿ｄｐ＿ｑ１）に分割される。すなわち、クオーター区画０およびクオーター区画１の各々は、それぞれ対応するクロック信号（ｃｌｋ＿ｄｐ＿ｑ０またはｃｌｋ＿ｄｐ＿ｑ１）を順次受信する。図８に示すように、各クオーター区画０、１、２、または３において、それぞれのクロック信号８０２は、それぞれの遅延回路（ＤＬＹ）８０４を通過し、クロック経路８００のそれぞれの支路におけるそれぞれのクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０、ｃｌｋ＿ｒｔｎ＿ｑ１、ｃｌｋ＿ｒｔｎ＿ｑ２、またはｃｌｋ＿ｒｔｎ＿ｑ３）とされる。図９に示すように、例えば、クオーター区画０が選択された場合、クオーター区画０用の遅延回路８０４が、第１のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０）の周期を第１のクロック信号（ｃｌｋ＿ｄｐ＿ｑ０）の周期よりも短くする周波数逓倍器として機能する。同様に、クオーター区画１が選択されると、クオーター区画１用の遅延回路８０４が、第２のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ１）の周期を第２のクロック信号（ｃｌｋ＿ｄｐ＿ｑ１）の周期より短くする周波数逓倍器として機能する。結果として、クロック帰還信号は、切り替えの際各クロック帰還信号の終了レベルが確実にＬＯＷ（例えば、０Ｖ、Ｖｓｓ）となるようクロック経路８００上では短パルスとして転送され、クロック経路８００のクオーター支路でＯＲゲート８０６によりマージする際に互いにゲーティングしてしまうことを回避している。説明を容易にするために、図８のページバッファ８０１には遅延回路８０４のみが示されているが、ページバッファ８０１の各クオーター区画には、例えば上述のように、他の任意の構成要素を適宜含んでいてもよいことを理解されたい。
図８に示すように、クロック経路８００の各クオーター支路において、互いに隣接する２つのクオーター区画からの２つのクロック帰還信号（例えば、クオーター区画０とクオーター区画１、またはクオーター区画２とクオーター区画３）は、それぞれ対応するＯＲゲート８０６によりマージされる。クロック経路８００のそれぞれのクオーター支路上の２つのマージ後クロック帰還信号は、また、それぞれマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１またはｃｌｋ＿ｒｔｎ＿ｑ２３）を生成するために、その周期を長くするそれぞれに対応した分周器８０８を通過する。図９に示すように、ＯＲゲート８０６は分周器８０８と連携し、それぞれのクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０またはｃｌｋ＿ｒｔｎ＿ｑ１）の立ち上がりエッジでマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１）のレベルを切り替える。言い換えれば、各クロック帰還信号を各クオーター支路でマージした後、その短パルスのパルス幅を長くする。
図８に示すように、２つのマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１またはｃｌｋ＿ｒｔｎ＿ｑ２３）は、プレーンハーフ支路で再びマージする必要があるため、クロック経路８００は、さらに、各クオーター支路上において、それぞれのマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１またはｃｌｋ＿ｒｔｎ＿ｑ２３）の立ち上がりエッジまたは立ち下がりエッジでそれぞれ短パルスを生成するエッジ検出器／パルス発生器８１０を含む。２つの出力信号は、ＯＲゲート８１２により再度マージされ、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｐｕｌ）が生成される。図９に示すように、マージ後クロック帰還信号（ｃｌｋ＿ｔｒｎ＿ｑ０１）の立ち上がりエッジまたは立ち下がりエッジに応じて、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｐｕｌ）に短パルスが再生される。図８に戻り、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ）の周期を長くするために、すなわち短パルスのパルス幅を長くするために、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｐｕｌ）をクロック経路８００上で再び分周器８１４に通過させる必要がある。
図８および図９に関して説明したクロック信号返還スキームは、ＯＲゲート８０６およびＯＲゲート８１２におけるゲート動作を回避するために、様々なクロック帰還信号（例えば、ｃｌｋ＿ｒｔｎ＿ｑ０、ｃｌｋ＿ｒｔｎ＿ｑ１、ｃｌｋ＿ｒｔｎ＿ｑ２、ｃｌｋ＿ｒｔｎ＿ｑ３、およびｃｌｋ＿ｒｔｎ＿ｐｕｌ）において短パルスを使用する必要がある。異なるクオーター区画間のプロセスおよび動作状態の変動（例えばプロセス、電圧、温度等）を考慮すると、クロック経路８００上の長い転送線を通過する短パルスを良好に制御することは困難である。さらに、クロック経路８００上で、例えば分周器、周波数逓倍器、および／またはエッジ検出器／パルス発生器によって信号の周期や周波数が頻繁に変化した場合、クロック帰還信号とそれに対応するデータ信号との整合が取れなくなるリスクが高まる可能性があり、望ましくない。
既知のクロック信号返還スキームの上記の問題のうちの１つまたは複数を克服するために改善されたクロック信号返還スキームを、図１０～図１１を参照しつつ以下に開示する。また、異なるクロック帰還信号をマージするためにクロック経路上で使用する、ＯＲゲートまたはＮＡＮＤゲート等といった論理ゲートの種類に応じて、現在選択されている部分から返されるクロック帰還信号を、当該信号に隣接する別のクロック帰還信号をゲートしない特定のレベル（例えば、ＯＲゲートの場合はＬＯＷ、ＮＡＮＤゲートの場合はＨＩＧＨ）で終了させることができる。その結果、クロック経路の始めにおいて分周器を使用してクロック帰還信号の周期を長くし、クロック帰還信号における短パルスの使用を回避することができる。例えば、図１０は、本開示のいくつかの態様に係る、クロック帰還信号をマージするためのページバッファ１００１の複数の各部分に結合される、典型的なクロックレベル設定モジュール１００４と典型的なクロック経路１００２の回路図を示し、図１１は、本開示のいくつかの態様に係る、図１０におけるクロック経路１００２により実施される典型的クロック信号返還スキームのタイミングチャートを示す。クロック経路１００２およびクロックレベル設定モジュール１００４は、メモリデバイス３００の周辺回路３０２の一部とすることができる。クロック経路１００２は、図５のクロック経路５２０の一例であってもよい。説明を容易にするために、本明細書では、クロックレベル設定モジュール１００４はページバッファ１００１に結合された別個の構成要素として示し、説明しているが、クロックレベル設定モジュール１００４はスタンドアロン回路としてもよいし、またはページバッファ１００１の一部など別の周辺回路３０２の一部としてもよいことを理解されたい。例えば、クロックレベル設定モジュール１００４は、図５のページバッファ／センスアンプ５０４の一部または制御ロジック５１２の一部とすることができる。
図１０および図１１を参照して説明したページバッファ１００１は、例えば、図７に示した４つのクオーター区画５０４ａ、５０４ｂ、５０４ｃ、および５０４ｄ等の複数の部分を含む、図５～図７に示したページバッファ／センスアンプ５０４であってもよい。各クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄは、クロック信号を順次受信するように構成することができる。例えば、クロック信号（ｃｌｋ＿ｄｐ）を制御ロジック５１２からページバッファ／センスアンプ５０４に転送し、クロック経路５２０の分岐点７０２、７０４ａ、および７０４ｂで４つのクロック信号（ｃｌｋ＿ｄｐ＿ｑ０、ｃｌｋ＿ｄｐ＿ｑ１、ｃｌｋ＿ｄｐ＿ｑ２、ｃｌｋ＿ｄｐ＿ｑ３）に分割してもよい。このクロック信号はそれぞれ、４つのクオーター支路を介してクオーター区画５０４ａ、５０４ｂ、５０４ｃ、および５０４ｄに転送される。クオーター区画０およびクオーター区画１を例にとると、図１１に示すように、クオーター区画０を最初に選択してもよい。クオーター区画０は読取り動作において、クロック信号（ｃｌｋ＿ｄｐ）の第１のクロック信号（ｃｌｋ＿ｄｐ＿ｑ０）を受信する。第１のクロック信号（ｃｌｋ＿ｄｐ＿ｑ０）の終了時点で現在選択されているクオーター区画を、クオーター区画０からクオーター区画１に変更してもよい。クオーター区画１はクロック信号（ｃｌｋ＿ｄｐ）の第２のクロック信号（ｃｌｋ＿ｄｐ＿ｑ１）を受信する。クオーター区画２およびクオーター区画３についても、これらのクオーター区画が選択された際は同様のクロック信号のタイミングが適用され得ることを理解されたい。各クオーター区画を選択する順番、すなわち、４つのクオーター区画がクロック信号を受信する順番は、例えば、クオーター区画０、１、２、および３の順序に事前に設定してもよいことを理解されたい。また、特定の読取り命令によっては、読取り動作において必ずしも４つのクオーター区画すべてが選択されるとは限らないことをさらに理解されたい。例えば、ページバッファ／センスアンプ５０４において最初に選択されるクオーター区画は、読取りデータの開始アドレスに応じてクオーター区画０、１、２、および３のいずれか１つであってもよい。同様に、読取りデータ長によっては、最後に選択されるクオーター区画はクオーター区画０、１、２、および３のいずれかであってもよい。
さらに、各クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄは、対応するクロック信号の受信に応答してクロック帰還信号を順次返すよう構成することができる。すなわち、いくつかの実装形態では、各クオーター区画５０４ａ、５０４ｂ、５０４ｃ、または５０４ｄは、対応するクロック信号を受信すると、上述したウェーブパイプライン構造に従ってクロック帰還信号を返す。したがって、４つのクオーター区画がクロック帰還信号を返す順番は、４つのクオーター区画がクロック信号を受信する順番、ならびに各クオーター区画が選択される順番と同じとすることができる。したがって、４つのクオーター区画によってクロック帰還信号を返す順番も、例えば、クオーター区画０、１、２、および３の順序として事前に設定され得ることを理解されたい。
いくつかの実装形態では、クロック経路１００２は、ページバッファ１００１の複数の部分に結合され、複数のクロック帰還信号をマージするように構成される。例えば、クロック経路１００２は、ページバッファ１００１の４つのクオーター区画に結合され、４つのクオーター区画から順次返される４つのクロック帰還信号をマージするように構成され得る。なお、いくつかの例では、読取り命令によっては、その読取り動作において４つのクオーター区画すべてが選択されるわけではなく、したがって、そのような例では、クロック経路１００２はその数に応じて４つのクロック帰還信号のうちのいくつかのみをマージしてもよいことを理解されたい。それにもかかわらず、読取り動作において４つのクオーター区画がすべて選択された場合、クロック経路１００２は４つのクオーター区画から順次返される４つのクロック帰還信号すべてをマージすることができる。
いくつかの実装形態では、クロックレベル設定モジュール１００４は、ページバッファ１００１の各クオーター区画に結合され、複数のクロック帰還信号のうち、第１のクロック帰還信号の開始レベルを、複数のクロック信号のうちの第１のクロック信号におけるサイクル数に基づいて設定するように構成される。第１のクロック帰還信号は、第１のクロック信号に対応させることができる。いくつかの実装形態によれば、読取り命令に基づく読取り動作において、第１のクロック信号はページバッファ１００１の現在選択されている部分に送信され、第１のクロック帰還信号は第１のクロック信号の受信に応答してページバッファ１００１の現在選択されている部分から返される。結果として、以下で詳細に説明するように、クロック経路１００２で第１のクロック帰還信号および第２のクロック帰還信号をマージする際、第１のクロック帰還信号の終了レベルを、第１のクロック帰還信号の次の第２のクロック帰還信号をゲートしないレベルに設定することができる。
いくつかの実装形態では、ページバッファ１００１の各クオーター区画は、クロックレベル設定モジュール１００４に結合された分周器１０１２をそれぞれ含む。各分周器１０１２は、それぞれのクロック信号１０１０（例えば、図１１のｃｌｋ＿ｄｐ＿ｑ０またはｃｌｋ＿ｄｐ＿ｑ１）を受信し、クロック信号１０１０に基づいてそれぞれのクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０、ｃｌｋ＿ｒｔｎ＿ｑ１、ｃｌｋ＿ｒｔｎ＿ｑ２、またはｃｌｋ＿ｒｔｎ＿ｑ３）を生成するように構成することができる。図１０に示すように、いくつかの実装形態では、分周器１０１２は、クロックレベル設定モジュール１００４に結合されたフリップフロップ１０１４を含む。フリップフロップ１０１４は、例えば、セット／リセット（ＳＲ）を有するＤフリップフロップ（ＤＦＦ）であってもよい。ＳＲ付きＤＦＦは、クロック入力、ＳＲ入力、Ｄ入力、Ｑ出力、および
Figure 2023552449000002
 出力を含んでいてもよい。ＤＦＦのＱ出力はインバータを介してＤ入力に結合してもよく、ＤＦＦの
Figure 2023552449000003
 出力は対応するクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０、ｃｌｋ＿ｒｔｎ＿ｑ１、ｃｌｋ＿ｒｔｎ＿ｑ２、またはｃｌｋ＿ｒｔｎ＿ｑ３）を出力してもよい。ＤＦＦのクロック入力では該当するクロック信号（ｃｌｋ＿ｄｐ＿ｑ０、ｃｌｋ＿ｄｐ＿ｑ１、ｃｌｋ＿ｄｐ＿ｑ２、またはｃｌｋ＿ｄｐ＿ｑ３）を受信することができ、ＤＦＦのＳＲ入力ではクロックレベル設定モジュール１００４からのＳＲ信号を受信することができる。加えて図１１を参照し、クオーター区画０およびクオーター区画１を取り上げると、例えば、クオーター区画０が選択されると、クオーター区画０に結合された分周器１０１２が第１のクロック帰還信号（ｃｌｋ＿ｒｔｒｎ＿ｑ０）の周期を第１のクロック信号（ｃｌｋ＿ｄｐ＿ｑ０）の周期の倍に設定する。これによりクロック経路１００２上で短パルスが転送されるのを回避することができる。例えば、第１のクロック帰還信号（ｃｌｋ＿ｒｔｒｎ＿ｑ０）のデューティサイクルは５０％であってもよい。同様に、電流選択クオーター区画がクオーター区画０からクオーター区画１に切り替わると、クオーター区画１に結合された分周器１０１２が第２のクロック帰還信号（ｃｌｋ＿ｒｔｒｎ＿ｑ１）についても周期を第２のクロック信号（ｃｌｋ＿ｄｐ＿ｑ１）の周期の倍に設定することができる。図１０では、図を容易にするためにページバッファ１００１の４クオーター区画のうちの１つに結合された分周器１０１２のみを示したが、ページバッファ１００１の各クオーター区画についても同様に、対応する分周器１０１２に結合してもよいことを理解されたい。
（現在選択されているクオーター区画を切り替える時）、クロック帰還信号をマージする際にクロック帰還信号が互いに隣接しゲーティングすることを回避するために、クロック帰還信号において短パルスを使用する代わりに、分周器１０１２とクロックレベル設定モジュール１００４によってクロック帰還信号の開始レベルを適切なレベルに設定することで、クロック帰還信号の終了レベルを後続のクロック帰還信号をゲーティングしないレベル（例えばＶｄｄ等のＨＩＧＨレベル、または例えば０ＶもしくはＶｓｓ等のＬＯＷレベルのいずれか）に設定することができる。いくつかの実装形態では、クロックレベル設定モジュール１００４は、第１のクロック帰還信号の開始レベルを設定するために、第１のクロック信号に関連付けられたページバッファアドレスに基づいて第１のクロック信号内のサイクル数のパリティを決定し、パリティに基づいて第１のクロック帰還信号の開始レベルを設定するように構成される。なお、アドレスは、読取り命令内にあってもよい。クロック帰還信号のレベルは、分周器１０１２によってそれぞれのクロック信号の各立ち上がりエッジで切り替えられるため、いくつかの実装形態によれば、クロック帰還信号の終了レベル（ＨＩＧＨまたはＬＯＷ）は、クロック信号のサイクル数のパリティ（奇数または偶数）と、クロック帰還信号の開始レベル（ＨＩＧＨまたはＬＯＷ）によって決定される。例えば、クロック信号のサイクル数のパリティが偶数の場合、クロック帰還信号の開始レベルと終了レベルを同じとし、クロック信号のサイクル数のパリティが奇数の場合、クロック帰還信号の開始レベルと終了レベルを異なるものとしてもよい。
図１０に示すように、いくつかの実装形態において、クロックレベル設定モジュール１００４はアドレスユニット１００６を含む。アドレスユニット１００６は、読取り対象データの開始アドレスを含む読取り命令または読取りコマンドをページバッファ／センスアンプ５０４から受信し、クロック信号におけるサイクル数のパリティを決定するように構成される。上述したように、クロックレベル設定モジュール１００４は、例えば特定用途向け集積回路（ＡＳＩＣ）等からなる専用の集積回路（ＩＣ）として、ページバッファ／センスアンプ５０４の一部とすることができる。もしくは例えばマイクロコントローラユニット（ＭＣＵ）上で実行される専用のＩＣ、もしくはファームウェア／ソフトウェアコードとして制御ロジック５１２の一部とすることができる。したがって、クロックレベル設定モジュール１００４が制御ロジック５１２の一部である場合、アドレスユニット１００６はメモリコントローラ（例えば、図１の１０６）から読取り命令を受信する。もしくはクロックレベル設定モジュール１００４がページバッファ／センスアンプ５０４の一部である場合、メモリコントローラからの読取り命令に基づき、制御ロジック５１２から読取りコマンド（制御信号）を受信することができる。いずれにせよアドレスユニット１００６は、ページバッファ／センスアンプ５０４の４つのクオーター区画のうちの１つにおける、読取り動作で読み取る対象データの開始アドレスを特定することができる。いくつかの実装形態では、第１のクロック信号のサイクル数は、第１のクロック信号を用いてページバッファ１００１の対応する部分における、転送対象のデータユニット数に対応する。すなわち、クロック信号はデータ信号と同期させることができる。したがって、アドレスユニット１００６は、読取り命令内の開始アドレスに基づいて、現在選択されているクオーター区画に送信されるクロック信号におけるサイクル数を決定することができる。いくつかの実装形態では、アドレスユニット１００６は、読取り命令内の読取りデータのアドレスの最下位ビットに基づいてパリティを決定する。
例えば、図１２に示すように、読取り命令１、２、および４の各々について、開始アドレスは、第１の選択クオーター区画となるクオーター区画０内にあってもよい。クロックレベル設定モジュール１００４は、読取り命令１においては、クオーター区画０に送られるクロック信号のサイクル数が奇数（１）であると決定することができる。この場合、クオーター区画０からのクロック帰還信号の開始レベルと終了レベルが異なるレベルとなる。クロックレベル設定モジュール１００４は、読取り命令２または読取り命令４においては、クオーター区画０に結合されたクロック信号のサイクル数は偶数（４または１２）であると決定することができる。この場合、クオーター区画０からのクロック帰還信号の開始レベルは、その終了レベルと同じになる。なお、常にクオーター区画０内に開始アドレスがあるとは限らないことを理解されたい。例えば、命令３の場合、開始アドレスがクオーター区画１にあってもよい。この場合、クロックレベル設定モジュール１００４は、クオーター区画１に結合されたクロック信号にサイクルが偶数個（６）あると決定することができる。この場合、クオーター区画１からのクロック帰還信号の開始レベルは終了レベルと同じになる。
図１０に戻り、いくつかの実装形態では、クロックレベル設定モジュール１００４は、クロック信号におけるサイクル数のパリティに基づき、フリップフロップ１０１４のＳＲ入力へのＳＲ信号を生成するように構成されたＳＲユニット１００８を含む。適切なＳＲ信号（ＨＩＧＨまたはＬＯＷ）を用いてフリップフロップ１０１４（例えば、ＳＲを有するＤＦＦ）をセットまたはリセットすることにより、出力、すなわち第１のクロック帰還信号の開始レベルをＨＩＧＨまたはＬＯＷのいずれかに設定することができる。第１のクロック帰還信号の開始レベルを設定するのに適したＳＲ信号を決定する際に考慮されるもう１つの要因として、クロック帰還信号がクロック経路１００２によりどのようにマージされるかが挙げられる。クロック経路１００２は、２つのクロック帰還信号をマージするように構成されたＯＲゲートまたはＮＡＮＤゲートのいずれかを含むことができる。したがって、クロックレベル設定モジュール１００４は、パリティに加え、さらに、クロック帰還信号がマージされるのがＯＲゲートとＮＡＮＤゲートのいずれであるのかに基づいて第１のクロック帰還信号の開始レベルを設定するように構成することができる。ゲーティングは、第１のクロック帰還信号の終了レベルがＨＩＧＨの時にＯＲゲートで行うようにしても、または第１のクロック帰還信号の終了レベルがＬＯＷの時にＮＡＮＤゲートで行うようにしてもよい。いくつかの実装形態では、クロック経路１００２がＯＲゲートを含んでいる場合、それに応じて、ＯＲゲートによるゲーティングを回避するために、第１のクロック帰還信号の終了レベルをＬＯＷとする。いくつかの実装形態では、クロック経路１００２がＮＡＮＤゲートを含んでいる場合、それに応じて、ＮＡＮＤゲートによるゲーティングを回避するために第１のクロック帰還信号の終了レベルをＨＩＧＨとする。
図１０に示すように、クロック経路１００２は、２つのＯＲゲート１０１８を含む。ＯＲゲート１０１８はそれぞれ、２つのクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０およびｃｌｋ＿ｒｔｎ＿ｑ１、またはｃｌｋ＿ｒｔｎ＿ｑ２およびｃｌｋ＿ｒｔｎ＿ｑ３）をそれぞれマージし、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１またはｃｌｋ＿ｒｔｎ＿ｑ２３）を生成するように構成される。図１１に示すように、現在選択されているクオーター区画０の場合、第１のクロック信号（ｃｌｋ＿ｄｐ＿ｑ０）のサイクル数のパリティ（２）は偶数であり、かつ第１のクロック帰還信号と第２のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０およびｃｌｋ＿ｒｔｎ＿ｑ１）をマージするのはＯＲゲート１０１８である。したがって第１のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０）による次の第２のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０）のゲーティングを回避するために、第１のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０）の終了レベルがＬＯＷのまま留まるよう、第１のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０）の開始レベルをＬＯＷに設定してもよい。結果として、第１のクロック帰還信号または第２のクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０またはｃｌｋ＿ｒｔｎ＿ｑ１）において短パルスを使用しなくても、ゲーティングが起きてしまう懸念なく、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１）を生成することができる。
いくつかの実装形態では、クロックレベル設定モジュール１００４は、さらに、クロック経路１００２に含まれているのがＯＲゲートの場合には第１のクロック帰還信号の次の第２のクロック帰還信号の開始レベルをＬＯＷに設定し、クロック経路１００２に含まれているのがＮＡＮＤゲートの場合には第２のクロック帰還信号の開始レベルをＨＩＧＨに設定するように構成される。すなわち、現在選択されているクオーター区画の次の後続のクオーター区画に関し、当該クオーター区画全体で転送対象となるデータユニット数（対応するクロック信号のサイクル数）のパリティが偶数（例えば、４Ｋバイト）になるように予め設定されていると仮定すると、対応するクロック帰還信号の開始レベルは終了レベルと同じになる。したがってそのような場合、クロックレベル設定モジュール１００４は、第１のクロック帰還信号および第２のクロック帰還信号がマージされるのがＯＲゲートなのかもしくはＡＮＤゲートなのかにのみ基づいて、対応するクロック帰還信号の開始レベルを決定することができる。後続のクオーター区画からの転送対象データがクオーター区画全体を占有しない場合、すなわち、読取り動作において、他のクオーター区画やクロック帰還信号をもはや必要としない場合、それ以降のマージ処理は必要ないため、ゲーティングが生じたとしても第２のクロック帰還信号にとっては問題とならない。
例えば、図１２に示す読取り命令１または読取り命令４の場合、読取り対象となるデータは（現在選択されているクオーター区画０の後に選択される）各クオーター区画１、２、および３の全体を対象としているため、クロック帰還信号をマージするのにＯＲゲートが使用されることを仮定すると、クロックレベル設定モジュール１００４は、クオーター区画１、２、または３からの各クロック帰還信号の開始レベルをＬＯＷに設定することができる。読取り命令３の場合、読取り対象のデータは、（現在選択されているクオーター区画１の後に選択される）クオーター区画２全体を対象としているため、クロックレベル設定モジュール１００４は、クオーター区画２からのクロック帰還信号の開始レベルをＬＯＷに設定することができる。読取り命令２に関しては、読取り対象のデータは、（現在の選択されているクオーター区画０の後に選択される）クオーター区画１とクオーター区画２それぞれの全体が対象となるが、クオーター区画３については一部分であるため、クロックレベル設定モジュール１００４は、クオーター区画２からのクロック帰還信号の開始レベルをＬＯＷに設定する。その後はクロック帰還信号がもはや存在しないため、クオーター区画３からクロック帰還信号の開始レベルについてはいずれのレベルに設定してもよい。
図１０に戻り、クロック経路１００２は、２つのマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０１およびｃｌｋ＿ｒｔｎ＿ｑ２３）をさらにマージすることで、４つのクオーター区画からの４つのクロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｑ０、ｃｌｋ＿ｒｔｎ＿ｑ１、ｃｌｋ＿ｒｔｎ＿ｑ２、およびｃｌｋ＿ｒｔｎ＿ｑ３）をマージしたマージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ）を生成するように構成されたＯＲゲート１０２０をさらに含むことができる。いくつかの実装形態では、クロック経路１００２がクロック帰還信号を転送している最中にクロック帰還信号とそれに対応するデータ信号との整合性が失われてしまった場合に同期をとるために、クロック経路１００２が１つまたは複数の遅延回路、例えば、各分周器１０１２の後段の遅延回路１０１６と、ＯＲゲート１０２０の後段の遅延回路１０２２と、をさらに含む。例えば、マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ）に遅延回路１０２２を通過させることで同期マージ後クロック帰還信号（ｃｌｋ＿ｒｔｎ＿ｓｒｙｎｃ）とし、整合を取ったデータ信号の読取りに使用してもよい。
図１３は、本開示のいくつかの態様による、メモリデバイスを動作させるための方法１３００のフローチャートを示す。メモリデバイスは、メモリデバイス３００等、本明細書に開示されている適切なメモリデバイスであればいずれであってもかまわない。方法１３００は、クロックレベル設定モジュール１００４によって実行されうる。方法１３００に示した動作は網羅的でなくてもよく、図示したいずれかの動作の前、後、またはその間に他の動作を実行することが可能であることを理解されたい。さらに、一部の動作を同時に、または図１３に示す順序とは異なる順序で実行してもよい。
図１３を参照し、方法１３００は動作１３０２で開始する。ここで、読取り命令を受信する。例えば、読取り動作の場合、読取り命令は、メモリデバイス３００の制御ロジック５１２がメモリコントローラ１０６から受信することができる。そして方法１３００は図１３に示すように動作１３０４に進み、ここでは、読取り命令からページバッファアドレスを取得する。例えば、読取り命令の場合、メモリデバイス３００のクロックレベル設定モジュール１００４が、ページバッファ／センスアンプ５０４から読取り対象となるデータの開始アドレスを取得することができる。方法１３００は図１３に示すように動作１３０６に進み、ここでは、アドレスに基づいて、第１のクロック信号のサイクル数のパリティが決定される。第１のクロック信号をページバッファの第１の部分により受信する。第１のクロック信号のサイクル数は、第１のクロック信号により転送される、ページバッファの第１の部分内のデータユニットの数に対応させてもよい。例えば、メモリデバイス３００のクロックレベル設定モジュール１００４は、開始アドレスに基づいて、現在選択されているクオーター区画に送信されるクロック信号のサイクル数のパリティを決定してもよい。
方法１３００は、図１３に示すように、動作１３０８に進み、ここでは、パリティに基づいて第１のクロック帰還信号の開始レベルが設定される。第１のクロック信号の受信に応答して、ページバッファの第１の部分により第１のクロック帰還信号を返す。第１のクロック帰還信号のデューティサイクルは５０％とすることができる。例えば、パリティに基づいて、メモリデバイス３００のクロックレベル設定モジュール１００４および分周器１０１２が現在選択されているクオーター区画からのクロック帰還信号の開始レベルを設定してもよい。方法１３００は、図１３に示すように、動作１３１０に進み、ここでは、第２のクロック帰還信号の開始レベルが第１のクロック帰還信号の終了レベルと同レベルに設定される。第２のクロック帰還信号は、ページバッファの第２の部分により第１のクロック帰還信号の次に返される。例えば、メモリデバイス３００のクロックレベル設定モジュール１００４および別の分周器１０１２は、次の選択クオーター区画からの後続のクロック帰還信号の開始レベルを、クロック帰還信号の終了レベルと同じレベルになるように設定してよい。
本開示の一態様によれば、回路は複数の部分を含むページバッファと、ページバッファの複数の部分に結合されるクロック経路と、ページバッファに結合されるクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
いくつかの実装形態では、クロックレベル設定モジュールは、第１のクロック帰還信号の開始レベルを設定するために、第１のクロック信号に関連付けられたページバッファアドレスに基づいて第１のクロック信号内のサイクル数のパリティを決定し、パリティに基づいて第１のクロック帰還信号の開始レベルを設定するように構成される。
いくつかの実装形態では、アドレスは読取り命令内にある。
いくつかの実装形態では、クロック経路は、複数のクロック帰還信号をマージするように構成されたＯＲゲートまたはＮＡＮＤゲートを含む。
いくつかの実装形態では、クロック経路がＯＲゲートを含んでいる場合、それに応じて第１のクロック帰還信号の終了レベルをＬＯＷとし、クロック経路がＮＡＮＤゲートを含んでいる場合、それに応じて第１のクロック帰還信号の終了レベルをＨＩＧＨとする。
いくつかの実装形態では、クロックレベル設定モジュールは、クロック経路がＯＲゲートを含んでいる場合、それに応じて複数のクロック帰還信号のうちの第２のクロック帰還信号の開始レベルをＬＯＷに設定し、クロック経路がＮＡＮＤゲートを含んでいる場合、それに応じて第２のクロック帰還信号の開始レベルをＨＩＧＨに設定するようにさらに構成される。第２のクロック帰還信号は、第１のクロック帰還信号の次に返すことができる。
いくつかの実装形態では、ページバッファの各部分は、それぞれ対応するクロック信号を受信し、当該クロック信号に基づいてそれぞれのクロック帰還信号を生成するように構成された分周器を含む。
いくつかの実装形態では、各分周器は、クロックレベル設定モジュールに結合されたフリップフロップを含む。いくつかの実装形態では、フリップフロップは、対応するクロック信号を受信するクロック入力と、クロックレベル設定モジュールからセット／リセット信号を受信するセット／リセット入力と、を含む。
いくつかの実装形態では、第１のクロック帰還信号のデューティサイクルは５０％である。
いくつかの実装形態では、第１のクロック信号のサイクル数は、第１のクロック信号により転送される、ページバッファの対応する部分内のデータユニットの数に対応している。
本開示の別の態様によれば、システムは、データを格納するように構成されたメモリセルアレイと、メモリセルアレイに結合され、メモリセルアレイに格納されたデータを読取る読取り動作を実行するよう構成された周辺回路と、を含むメモリデバイスを含む。周辺回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されたクロック経路と、ページバッファに結合されたクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
いくつかの実装形態では、システムは、メモリデバイスに結合され、読取り動作を制御するために読取り命令を周辺回路に提供するように構成されたメモリコントローラを含む。
いくつかの実装形態では、システムは、メモリコントローラに結合され、読取りデータを受信するように構成されたホストを含む。
いくつかの実装形態では、クロックレベル設定モジュールは、第１のクロック帰還信号の開始レベルを設定するために、第１のクロック信号に関連付けられたページバッファアドレスに基づいて第１のクロック信号内のサイクル数のパリティを決定し、パリティに基づいて第１のクロック帰還信号の開始レベルを設定するように構成される。
いくつかの実装形態では、アドレスは読取り命令内にある。
いくつかの実装形態では、クロック経路は、複数のクロック帰還信号をマージするように構成されたＯＲゲートまたはＮＡＮＤゲートを含む。
いくつかの実装形態では、クロック経路がＯＲゲートを含んでいる場合、それに応じて第１のクロック帰還信号の終了レベルをＬＯＷとし、クロック経路がＮＡＮＤゲートを含んでいる場合、それに応じて第１のクロック帰還信号の終了レベルをＨＩＧＨとする。
いくつかの実装形態では、クロックレベル設定モジュールは、クロック経路がＯＲゲートを含んでいる場合、それに応じて複数のクロック帰還信号のうちの第２のクロック帰還信号の開始レベルをＬＯＷに設定し、クロック経路がＮＡＮＤゲートを含んでいる場合、それに応じて第２のクロック帰還信号の開始レベルをＨＩＧＨに設定するようにさらに構成される。第２のクロック帰還信号は、第１のクロック帰還信号の次に返すことができる。
いくつかの実装形態では、ページバッファの各部分は、それぞれ対応するクロック信号を受信し、当該クロック信号に基づいてそれぞれのクロック帰還信号を生成するように構成された分周器を含む。
いくつかの実装形態では、各分周器は、クロックレベル設定モジュールに結合されたフリップフロップを含む。いくつかの実装形態では、フリップフロップは、対応するクロック信号を受信するクロック入力と、クロックレベル設定モジュールからセット／リセット信号を受信するセット／リセット入力と、を含む。
いくつかの実装形態では、第１のクロック帰還信号のデューティサイクルは５０％である。
いくつかの実装形態では、第１のクロック信号のサイクル数は、第１のクロック信号により転送される、ページバッファの対応する部分内のデータユニットの数に対応している。
本開示のさらに別の態様によれば、メモリデバイスは、データを格納するように構成されたメモリセルアレイと、メモリセルアレイに結合され、メモリセルアレイに格納されたデータを読取る読取り動作を実行するよう構成された周辺回路とを含む。周辺回路は、複数の部分を含むページバッファと、ページバッファの複数の部分に結合されたクロック経路と、ページバッファに結合されたクロックレベル設定モジュールと、を含む。複数の部分は、それぞれクロック信号を順次受信し、対応するクロック信号の受信に応答してクロック帰還信号を順次返すように構成される。クロック経路は複数のクロック帰還信号をマージするように構成される。クロックレベル設定モジュールは、複数のクロック信号のうち第１のクロック信号のサイクル数に基づいて、複数のクロック帰還信号のうち第１のクロック帰還信号の開始レベルを設定するように構成される。第１のクロック帰還信号は第１のクロック信号に対応する。
本開示のさらに別の態様によれば、メモリデバイスを動作させるための方法が開示される。メモリデバイスはページバッファを含む。読取り命令を受信する。読取り命令内のページバッファのアドレスを取得する。アドレスに基づき、第１のクロック信号のサイクル数のパリティを決定する。第１のクロック信号をページバッファの第１の部分により受信する。パリティに基づいて第１のクロック帰還信号の開始レベルを設定する。第１のクロック信号の受信に応答して、ページバッファの第１の部分により第１のクロック帰還信号を返す。
いくつかの実装形態では、第２のクロック帰還信号の開始レベルが第１のクロック帰還信号の終了レベルと同レベルに設定される。第２のクロック帰還信号は、ページバッファの第２の部分によって第１のクロック帰還信号の次に返すことができる。
いくつかの実装形態では、第１のクロック帰還信号のデューティサイクルは５０％である。
いくつかの実装形態では、第１のクロック信号のサイクル数は、第１のクロック信号により転送される、ページバッファの第１の部分内のデータユニットの数に対応する。
以上の具体的な実施態様の説明は、様々な用途に対して、容易に修正および／または適合させることができる。したがって、そのような適合および修正についても、本明細書に提示された教示および手引きに基づく、開示された実施態様の均等物の意味および範囲内にあることが意図されている。
本開示の広さおよび範囲は、上述の典型的な実施態様のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。

Claims (29)

  1. 複数の部分を備え、前記複数の部分の各々がクロック信号を順次受信し、対応する前記クロック信号の受信に応答してクロック帰還信号を順次返すよう構成されているページバッファと、
    前記ページバッファの前記複数の部分に結合され、複数の前記クロック帰還信号をマージするように構成されたクロック経路と、
    前記ページバッファに結合され、前記複数のクロック帰還信号のうちの、第１のクロック信号に対応する第１のクロック帰還信号の開始レベルを、前記複数のクロック信号のうちの前記第１のクロック信号のサイクル数に基づいて設定するように構成されたクロックレベル設定モジュールと
    を備える、回路。
  2. 前記クロックレベル設定モジュールは、前記第１のクロック帰還信号の前記開始レベルを設定するために、前記第１のクロック信号に関連付けられた前記ページバッファのアドレスに基づいて前記第１のクロック信号における前記サイクル数のパリティを決定し、
    前記パリティに基づいて前記第１のクロック帰還信号の前記開始レベルを設定するように構成される、請求項１に記載の回路。
  3. 前記アドレスは読取り命令内にある、請求項２に記載の回路。
  4. 前記クロック経路は、前記複数のクロック帰還信号をマージするように構成されたＯＲゲートまたはＮＡＮＤゲートを含む、請求項２または３に記載の回路。
  5. 前記クロックレベル設定モジュールは、前記パリティおよび前記クロック帰還信号が前記ＯＲゲートまたは前記ＮＡＮＤゲートによってマージされるか否かに基づいて、前記第１のクロック帰還信号の前記開始レベルを設定するように、さらに構成される、請求項４に記載の回路。
  6. 前記クロック経路が前記ＯＲゲートを含んでいる場合、それに応じて前記第１のクロック帰還信号の終了レベルはＬＯＷであり、前記クロック経路が前記ＮＡＮＤゲートを含んでいる場合、それに応じて前記第１のクロック帰還信号の前記終了レベルはＨＩＧＨである、請求項５に記載の回路。
  7. 前記クロックレベル設定モジュールは、前記クロック経路が前記ＯＲゲートを含んでいる場合、それに応じて前記複数のクロック帰還信号のうちの第２のクロック帰還信号の開始レベルをＬＯＷに設定し、前記クロック経路が前記ＮＡＮＤゲートを含んでいる場合、それに応じて前記第２のクロック帰還信号の前記開始レベルをＨＩＧＨに設定するようにさらに構成され、前記第２のクロック帰還信号は前記第１のクロック帰還信号の次に返される、請求項４から６のいずれか一項に記載の回路。
  8. 前記ページバッファの各部分は、それぞれ対応する前記クロック信号を受信し、前記クロック信号に基づいてそれぞれの前記クロック帰還信号を生成するように構成された分周器を備える、請求項１から７のいずれか一項に記載の回路。
  9. 各分周器は、前記クロックレベル設定モジュールに結合されたフリップフロップを備え、前記フリップフロップは、対応する前記クロック信号を受信するクロック入力と、前記クロックレベル設定モジュールからのセット／リセット信号を受信するセット／リセット入力と、を備える、請求項８に記載の回路。
  10. 前記第１のクロック帰還信号のデューティサイクルが５０％である、請求項１から９のいずれか一項に記載の回路。
  11. 前記第１のクロック信号における前記サイクル数は、前記第１のクロック信号により転送される、前記ページバッファの対応する前記部分内のデータユニットの数に対応する、請求項１から１０のいずれか一項に記載の回路。
  12. データを格納するように構成されたメモリセルアレイと、前記メモリセルアレイに結合され、前記メモリセルアレイに格納された前記データを読取る読取り動作を実行するように構成された周辺回路と、を備えたメモリデバイスを備えたシステムであって、
    前記周辺回路は、
    複数の部分を備え、前記複数の部分の各々がクロック信号を順次受信し、対応する前記クロック信号の受信に応答してクロック帰還信号を順次返すよう構成されているページバッファと、
    前記ページバッファの前記複数の部分に結合され、複数の前記クロック帰還信号をマージするように構成されたクロック経路と、
    前記ページバッファに結合され、前記複数のクロック帰還信号のうちの、第１のクロック信号に対応する第１のクロック帰還信号の開始レベルを、前記複数のクロック信号のうちの前記第１のクロック信号のサイクル数に基づいて設定するように構成されたクロックレベル設定モジュールと
    を備える、システム。
  13. 前記メモリデバイスに結合され、前記読取り動作を制御するために読取り命令を前記周辺回路に提供するように構成されたメモリコントローラをさらに備える、請求項１２に記載のシステム。
  14. 前記メモリコントローラに結合され、読取りデータを受信するように構成されたホストをさらに備える、請求項１３に記載のシステム。
  15. 前記クロックレベル設定モジュールは、前記第１のクロック帰還信号の前記開始レベルを設定するために、前記第１のクロック信号に関連付けられた前記ページバッファのアドレスに基づいて前記第１のクロック信号における前記サイクル数のパリティを決定し、
    前記パリティに基づいて、前記第１のクロック帰還信号の前記開始レベルを設定するように構成される、請求項１３または１４に記載のシステム。
  16. 前記アドレスは、前記メモリコントローラにより提供される前記読取り命令内にある、請求項１５に記載のシステム。
  17. 前記クロック経路は、前記複数のクロック帰還信号をマージするように構成されたＯＲゲートまたはＮＡＮＤゲートを含む、請求項１５または１６に記載のシステム。
  18. 前記クロックレベル設定モジュールは、前記パリティおよび前記クロック帰還信号が前記ＯＲゲートまたは前記ＮＡＮＤゲートによってマージされるか否かに基づいて、前記第１のクロック帰還信号の前記開始レベルを設定するように、さらに構成される請求項１７に記載のシステム。
  19. 前記クロック経路が前記ＯＲゲートを含んでいる場合、それに応じて前記第１のクロック帰還信号の終了レベルはＬＯＷであり、前記クロック経路が前記ＮＡＮＤゲートを含んでいる場合、それに応じて前記第１のクロック帰還信号の前記終了レベルはＨＩＧＨである、請求項１８に記載のシステム。
  20. 前記クロックレベル設定モジュールは、前記クロック経路が前記ＯＲゲートを含んでいる場合、それに応じて前記複数のクロック帰還信号のうちの第２のクロック帰還信号の開始レベルをＬＯＷに設定し、前記クロック経路が前記ＯＲゲートを含んでいる場合、それに応じて前記第２のクロック帰還信号の前記開始レベルをＨＩＧＨに設定するようにさらに構成され、前記第２のクロック帰還信号は前記第１のクロック帰還信号の次に返される、請求項１７から１９のいずれか一項に記載のシステム。
  21. 前記ページバッファの各部分は、それぞれ対応する前記クロック信号を受信し、前記クロック信号に基づいてそれぞれの前記クロック帰還信号を生成するように構成された分周器を備える、請求項１２から２０のいずれか一項に記載のシステム。
  22. 各分周器は、前記クロックレベル設定モジュールに結合されたフリップフロップを備え、前記フリップフロップは、対応する前記クロック信号を受信するクロック入力と、前記クロックレベル設定モジュールからセット／リセット信号を受信するセット／リセット入力と、を備える、請求項２１に記載のシステム。
  23. 前記第１のクロック帰還信号のデューティサイクルが５０％である、請求項１２から２２のいずれか一項に記載のシステム。
  24. 前記第１のクロック信号における前記サイクル数は、前記第１のクロック信号により転送される、前記ページバッファの対応する前記部分内のデータユニットの数に対応する、請求項１２から２３のいずれか一項に記載のシステム。
  25. データを格納するように構成されたメモリセルアレイと、
    前記メモリセルアレイに結合され、前記メモリセルアレイに格納された前記データを読取る読取り動作を実行するように構成された周辺回路と
    を備えたメモリデバイスであって、
    前記周辺回路は、
    複数の部分を備え、前記複数の部分の各々がクロック信号を順次受信し、対応する前記クロック信号の受信に応じてクロック帰還信号を順次に返すよう構成されているページバッファと、
    前記ページバッファの前記複数の部分に結合され、複数の前記クロック帰還信号をマージするように構成されたクロック経路と、
    前記ページバッファに結合され、前記複数のクロック帰還信号のうちの、第１のクロック信号に対応する第１のクロック帰還信号の開始レベルを、前記複数のクロック信号のうちの前記第１のクロック信号のサイクル数に基づいて設定するように構成されたクロックレベル設定モジュールと
    を備える、メモリデバイス。
  26. ページバッファを備えたメモリデバイスを動作させるための方法であって、
    読取り命令を受信することと、
    前記読取り命令内の前記ページバッファのアドレスを取得することと、
    前記アドレスに基づき、前記ページバッファの第１の部分により受信される第１のクロック信号のサイクル数のパリティを決定することと、
    前記パリティに基づいて第１のクロック帰還信号の開始レベルを設定することと
    を含み、
    前記第１のクロック信号の受信に応答して、前記ページバッファの前記第１の部分により前記第１のクロック帰還信号を返す、方法。
  27. 第２のクロック帰還信号の開始レベルを前記第１のクロック帰還信号の終了レベルと同レベルに設定することをさらに含み、前記ページバッファの第２の部分により、前記第２のクロック帰還信号を前記第１のクロック帰還信号の次に返す、請求項２６に記載の方法。
  28. 前記第１のクロック帰還信号のデューティサイクルが５０％である、請求項２６または２７に記載の方法。
  29. 前記第１のクロック信号における前記サイクル数は、前記第１のクロック信号により転送される、前記ページバッファの前記第１の部分内のデータユニットの数に対応する、請求項２６から２８のいずれか一項に記載の方法。
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