KR101027759B1 - 지연 동기 루프 및 그것의 듀티 사이클 보정 회로 - Google Patents

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Abstract

본 발명은 지연 동기 루프에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 듀티 사이클 보정 회로는 제 1 클럭 신호보다 지연된 제 2 클럭 신호를 출력하는 지연부, 상기 제 1 클럭 신호보다 주파수가 두 배 낮은 제 3 클럭 신호를 발생하는 제 1 분주부, 상기 제 2 클럭 신호보다 주파수가 두 배 낮은 제 4 클럭 신호를 발생하는 제 2 분주부, 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상을 비교하여, 제어 신호를 발생하는 위상 검출부 및 상기 제 1 클럭 신호와 상기 제 2 클럭 신호를 합병하여 출력 클럭 신호를 발생하는 합병부를 포함하되, 상기 지연부는 상기 제어 신호에 응답하여 상기 제 1 클럭 신호를 소정시간 지연시켜 상기 제 2 클럭 신호를 발생한다.

Description

지연 동기 루프 및 그것의 듀티 사이클 보정 회로{DELAYED LOCKED LOOP AND DUTY CYCLE CORRECTION CIRCUIT THEREOF}
본 발명은 지연 동기 루프에 관한 것으로, 더욱 상세하게는 지연 동기 루프 및 그것의 듀티 사이클 보정 회로에 관한 것이다.
지연 동기 루프(DLL, Delayed Locked Loop)는 시스템의 외부로부터 입력되는 외부 클럭 신호를 수신하여, 외부 클럭 신호에 동기된 출력 클럭 신호를 발생하는 회로이다.
지연 동기 루프의 출력 클럭 신호를 이용하는 메모리 장치에서, 타이밍 마진(timing margin)이 최대로 확보되기 위해서는, 출력 클럭 신호의 듀티 사이클(duty cycle)이 50%로 유지될 필요가 있다. 또한, 데이터 샘플링이 효과적으로 수행되기 위해서는 출력 클럭 신호와 외부 클럭 신호의 위상차가 90°로 유지될 필요가 있다.
그러나, 일반적인 지연 동기 루프는 공정(process), 전압(voltage) 및 온도(temperature)가 변하는 경우에 지연 동기 루프의 출력 클럭 신호의 듀티 사이클이 50%로 유지되지 못한다. 또한, 출력 클럭 신호와 외부 클럭 신호의 위상차가 90°로 유지되지 못하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명은 공정, 전압 및 온도 변화에 강한 지연 동기 루프 및 그것의 듀티 사이클 보정 회로를 제공하는 데 목적이 있다.
본 발명의 기술적 사상의 실시 예에 따른 듀티 사이클 보정 회로는 제 1 클럭 신호보다 지연된 제 2 클럭 신호를 출력하는 지연부, 상기 제 1 클럭 신호보다 주파수가 두 배 낮은 제 3 클럭 신호를 발생하는 제 1 분주부, 상기 제 2 클럭 신호보다 주파수가 두 배 낮은 제 4 클럭 신호를 발생하는 제 2 분주부, 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상을 비교하여, 제어 신호를 발생하는 위상 검출부 및 상기 제 1 클럭 신호와 상기 제 2 클럭 신호를 합병하여 출력 클럭 신호를 발생하는 합병부를 포함하되, 상기 지연부는 상기 제어 신호에 응답하여 상기 제 1 클럭 신호를 소정시간 지연시켜 상기 제 2 클럭 신호를 발생한다.
실시 예로서, 상기 위상 검출부는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차를 전압 차로 변환하여 출력하는 감지 신호 발생기 및 상기 전압 차를 감지하여 증폭하는 감지 증폭기를 포함한다.
실시 예로서, 상기 감지 신호 발생기는 상기 제 3 클럭 신호를 반전하여 제 5 클럭 신호를 발생하는 제 1 인버터, 상기 제 4 클럭 신호를 반전하여 제 6 클럭 신호를 발생하는 제 2 인버터, 상기 제 6 클럭 신호보다 주파수가 두 배 낮은 방전 신호를 발생하는 분주기, 상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호를 기초로 제 1 전압 레벨을 출력하는 제 1 전압 발생기 및 상기 제 3 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호를 기초로 제 2 전압 레벨을 출력하는 제 2 전압 발생기를 포함한다.
실시 예로서, 상기 제 1 전압 레벨과 상기 제 2 전압 레벨의 차는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차에 대응한다.
실시 예로서, 상기 제 1 전압 발생기는 상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전한다.
실시 예로서, 상기 제 2 전압 발생기는 상기 제 3 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전한다.
실시 예로서, 상기 위상 검출부는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차가 90° 이상인 경우에 업 신호(Up)를 발생한다.
실시 예로서, 상기 위상 검출부는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차가 90° 이하인 경우에 다운 신호(Down)를 발생한다.
실시 예로서, 상기 지연부는 상기 제 1 클럭 신호를 180°지연시킨 제 2 클럭 신호를 출력한다.
실시 예로서, 상기 분주부는 T 플립플롭인 것을 특징으로 한다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프는 출력 클럭 신호 를 입력 클럭 신호보다 지연시켜 출력하는 위상 지연부 및 상기 출력 클럭 신호의 듀티 사이클을 보정하여 출력하는 듀티 사이클 보정부를 포함하되, 상기 위상 지연부는 상기 입력 클럭 신호와 상기 출력 클럭 신호의 위상을 비교하여, 제어 신호를 발생하는 위상 검출부 및 상기 제어 신호에 응답하여 상기 출력 클럭 신호를 소정 시간 지연시켜 출력하는 지연부를 포함한다.
실시 예로서, 상기 위상 검출부는 상기 출력 클럭 신호와 상기 입력 클럭 신호의 위상 차를 전압 차로 변환하여 출력하는 감지 신호 발생기 및 상기 전압 차를 감지하여 증폭하는 감지 증폭기를 포함한다.
실시 예로서, 상기 감지 신호 발생기는 상기 출력 클럭 신호를 반전하여 제 1 클럭 신호를 발생하는 제 1 인버터, 상기 입력 클럭 신호를 반전하여 제 2 클럭 신호를 발생하는 제 2 인버터, 상기 제 2 클럭 신호보다 주파수가 두 배 낮은 방전 신호를 발생하는 분주기, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 방전 신호를 기초로 제 1 전압 레벨을 출력하는 제 1 전압 발생기 및 상기 제 출력 클럭 신호, 상기 제 2 클럭 신호 및 상기 방전 신호를 기초로 제 2 전압 레벨을 출력하는 제 2 전압 발생기를 포함한다.
실시 예로서, 상기 제 1 전압 레벨과 상기 제 2 전압 레벨의 차는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차에 대응한다.
실시 예로서, 상기 제 1 전압 발생기는 상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전한다.
실시 예로서, 상기 위상 검출부는 상기 출력 클럭 신호와 상기 입력 클럭 신 호의 위상 차가 90° 이하인 경우에 다운 신호(Down)를 발생한다.
실시 예로서, 상기 위상 검출부는 상기 출력 클럭 신호와 상기 입력 클럭 신호의 위상 차가 90°이상인 경우에 업 신호(Up)를 발생한다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프 및 듀티 사이클 보정 회로는 공정, 전압 및 온도 변화에 강할 뿐만 아니라, 좁은 면적에 구현이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 기술적 사상의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템은 지연 동기 루프(10), 송신 장치(20) 및 수신 장치(30)를 포함한다.
송신 장치(20)는 데이터(DATA)를 수신 장치(30)에 전달한다. 송신 장치(20)는 클럭 신호(CLKIN)를 지연 동기 루프(10)에 전달한다. 예를 들어, 수신 장치(30)는 디램(DRAM) 또는 에스디램(SDRAM)과 같은 메모리 장치를 포함한다.
지연 동기 루프(10)는 송신 장치(20)로부터 입력 클럭 신호(CLKIN)를 전달받는다. 지연 동기 루프(10)는 전달받은 입력 클럭 신호(CLKIN)를 지연시켜 데이터 샘플링에 사용될 출력 클럭 신호(CLKOUT)를 발생한다. 지연 동기 루프(10)는 발생 된 출력 클럭 신호(CLKOUT)를 수신 장치(30)에 전달한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 지연 동기 루프(10)는 입력받은 입력 클럭 신호(CLKIN)의 위상을 90°지연시켜 출력한다. 또한, 지연 동기 루프(10)는 인가받은 입력 클럭 신호(CLKIN)의 듀티 사이클을 50%로 보정하여 출력한다. 이는 이하에서 좀더 상세하게 설명될 것이다.
도 2는 도 1의 지연 동기 루프(10)를 좀더 상세하게 보여주는 블록도이다. 도 2를 참조하면, 지연 동기 루프(10)는 위상 지연부(100) 및 듀티 사이클 보정부(200)를 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 위상 지연부(100)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)를 비교하고, 출력 클럭 신호(CLKOUT)의 위상을 입력 클럭 신호(CLKIN)보다 90°지연시킨다. 위상 지연부(100)는 제 1 위상 검출기(110), 제 1 업/다운 카운터(120) 및 제 1 지연 체인(130)을 포함한다.
제 1 위상 검출기(110)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차를 비교한다. 제 1 위상 검출기(110)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차가 90°가 되도록 업/다운 신호(Up/Down)를 발생한다.
예를 들어, 제 1 위상 검출기(110)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차가 90°이상인 경우에 업 신호(Up)를 발생할 것이다. 다른 예로, 제 1 위상 검출기(110)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차가 90°이하인 경우에 다운 신호(Down)를 발생할 것이다.
제 1 업/다운 카운터(120)는 제 1 위상 검출기(110)로부터 업/다운 신호(Up/Down)를 전달받는다. 제 1 업/다운 카운터(120)는 전달받은 업/다운 신호(Up/Down)에 기초하여 컨트롤 비트(Control_bit)를 발생한다. 예를 들어, 제 1 업/다운 카운터(120)는 전달받은 업 신호(Up)에 대한 카운팅을 수행하여 제 1 지연 체인(130)에 인가될 컨트롤 비트(Control_bit)를 생성할 것이다.
제 1 지연 체인(130)은 제 1 업/다운 카운터(120)로부터 컨트롤 비트(Control_bit)를 전달받는다. 제 1 지연 체인(130)은 전달받은 컨트롤 비트(Control_bit)에 기초하여 출력 클럭 신호(CLKOUT)를 지연시킨다. 예를 들어, 제 1 지연 체인(130)은 출력 클럭 신호(CLKOUT)를 90°지연시켜 출력한다.
본 발명의 기술적 사상의 실시 예에 따른 듀티 사이클 보정부(200)는 출력 클럭 신호(CLKOUT)의 듀티 사이클이 50%가 되도록 듀티 사이클을 보정한다. 듀티 사이클 보정부(200)는 제 2 지연 체인(210), 제 1 분주기(220), 제 2 분주기(230), 제 2 위상 검출기(240), 제 2 업/다운 카운터(250) 및 에지 합병기(260)를 포함한다.
제 2 지연 체인(210)은 위상 지연부(100)로부터 제 1 신호(In_1)를 전달받는다. 제 2 지연 체인(210)은 제 2 업/다운 카운터(250)로부터 컨트롤 비트(Control_bit)를 전달받는다. 제 2 지연 체인(210)은 전달받은 컨트롤 비트(Control_bit)에 기초하여 제 1 신호(In_1)를 지연시켜 출력한다. 예를 들어, 제 2 지연 체인(210)은 제 1 신호(In_1)가 180°지연된 제 2 신호(In_2)를 출력한다.
제 1 분주기(220)는 위상 지연부(100)로부터 제 1 신호(In_1)를 전달받는다. 제 1 분주기(220)는 전달받은 제 1 신호(In_1)의 주파수를 두 배로 낮추어 출력한다. 예를 들어, 제 1 분주기(220)는 제 1 신호(In_1)보다 주파수가 두 배 낮은 제 3 신호(In_3)를 출력한다. 예를 들어, 제 1 분주기(220)는 T-플립플롭일 것이다.
제 2 분주기(230)는 제 2 지연 체인(210)으로부터 제 2 신호(In_2)를 전달받는다. 제 2 분주기(230)는 전달받은 제 2 신호(In_2)의 주파수를 두 배로 낮추어 출력한다. 예를 들어, 제 2 분주기(230)는 제 2 신호(In_2)보다 주파수가 두 배 낮은 제 4 신호(In_4)를 출력한다. 예를 들어, 제 2 분주기(230)는 T-플립플롭일 수 있다.
제 2 위상 검출기(240)는 제 1 분주기(220)로부터 제 3 신호(In_3)를 전달받는다. 제 2 위상 검출기(240)는 제 2 분주기(230)로부터 제 4 신호(In_4)를 전달받는다. 제 2 위상 검출기(240)는 전달받은 제 3 및 제 4 신호(In_3,In_4)의 위상차를 비교한다. 제 2 위상 검출기(240)는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°가 되도록 업/다운 신호(Up/Down)를 발생한다.
예를 들어, 제 2 위상 검출기(240)는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°이상인 경우에 업 신호(Up)를 발생할 것이다. 다른 예로, 제 2 위상 검출기(240)는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°이하인 경우에 다운 신호(Down)를 발생할 것이다. 한편, 제 2 위상 검출기(240)는 제 1 위상 검출기(110)와 동일한 구조일 수 있다.
제 2 업/다운 카운터(250)는 제 2 위상 검출기(240)로부터 업/다운 신호(Up/Down)를 전달받는다. 제 2 업/다운 카운터(250)는 전달받은 업/다운 신호(Up/Down)에 기초하여 컨트롤 비트(Control_bit)를 발생한다. 예를 들어, 제 2 업/다운 카운터(250)는 전달받은 업 신호(Up)에 대한 카운팅을 수행하여 제 2 지연 체인(210)에 인가될 컨트롤 비트(Control_bit)를 생성할 것이다.
에지 합병기(260)는 위상 지연부(100)로부터 제 1 신호(In_1)를 전달받는다. 에지 합병기(260)는 제 2 지연 체인(210)으로부터 제 2 신호(In_2)를 전달받는다. 에지 합병기(260)는 전달받은 제 1 신호(In_1)와 제 2 신호(In_2)에 기초하여 출력 클럭 신호(CLKOUT)를 발생한다. 예를 들어, 에지 합병기(260)에 의하여 발생된 출력 클럭 신호(CLKOUT)는 제 1 신호(In_1)의 라이징 에지(rising edge)를 라이징 에지(rising edge)로 갖고, 제 2 신호(In_2)의 라이징 에지(rising edge)를 폴링 에지(falling edge)로 갖는다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 위상 지연부(100)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차가 90°가 되도록 한다. 따라서, 출력 클럭 신호(CLKOUT)는 디램(DRAM) 또는 에스램(SRAM)과 같은 동기식 메모리 장치의 데이터 샘플링에 유효하게 사용될 수 있다.
또한, 본 발명의 기술적 사상의 실시 예에 따른 듀티 사이클 보정부(200)는 출력 클럭 신호(CLKOUT)의 듀티 사이클이 50%가 되도록 듀티 사이클을 보정한다. 따라서, 좀더 정확한 데이터 샘플링이 수행가능하다.
또한, 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프(10)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)를 직접 동기화시킨다. 따라서, 지연 동기 루프(10)는 공정(porcess), 전압(voltage) 및 온도(temperature)의 변화에 강 한 특성을 갖는다.
도 3 및 도 4는 도 2의 듀티 사이클 보정부(200)의 동작을 설명하기 위한 타이밍도이다. 구체적으로, 도 3은 도 2의 듀티 사이클 보정부(200)에 의한 듀티 사이클의 보정이 완료되지 않은 경우를 보여주는 타이밍도이다. 도 4는 도 2 듀티 사이클 보정부(200)에 의한 듀티 사이클의 보정이 완료된 경우를 보여주는 타이밍도이다.
도 3을 참조하면, 제 1 내지 제 4 신호(In_1~In_4) 및 출력 클럭 신호(CLKOUT)가 도시되어 있다. 간략한 설명을 위하여, 제 1 신호(In_1)와 제 2 신호(In_2)의 위상차는 50°라고 가정된다.
제 1 분주기(220)는 제 1 신호(In_1)를 인가받아 주파수를 두 배로 낮춘다. 즉, 제 1 분주기(220)는 제 1 신호(In_1)에 비하여 주파수가 두 배 낮은 제 3 신호(In_3)를 출력한다. 제 2 분주기(230)는 제 2 신호(In_2)를 인가받아 주파수를 두 배로 낮춘다. 즉, 제 2 분주기(230)는 제 2 신호(In_1)에 비하여 주파수가 두 배 낮은 제 4 신호(In_3)를 출력한다.
예를 들어, 제 1 신호(In_1)와 제 2 신호(In_2)가 50°의 위상차를 갖는 경우, 제 3 신호(In_3)와 제 4 신호(In_4)는 22.5°의 위상차를 갖는다. 이는 제 3 신호(In_3)와 제 4 신호(In_4)의 주파수가 각각 제 1 신호(In_1) 및 제 2 신호(In_2)보다 주파수가 두 배 낮기 때문이다.
제 2 위상 검출기(240)는 제 1 분주기(220)로부터 제 3 신호(In_3)를 인가받는다. 제 2 위상 검출기(240)는 제 2 분주기(230)로부터 제 4 신호(In_4)를 인가받 는다. 제 2 위상 검출기(240)는 제 3 신호(In_3) 및 제 4 신호(In_4)의 위상차를 비교하여 업 신호(Up) 또는 다운 신호(Down)를 출력한다. 예를 들어, 제 3 신호(In_3)와 제 4 신호(In_4)는 22.5°의 위상차를 갖는 경우, 제 2 위상 검출기(240)는 다운 신호(Down)를 발생할 것이다.
제 2 업/다운 카운터(250)는 제 2 위상 검출기(240)로부터 업 신호(Up) 또는 다운 신호(Down)를 인가받는다. 제 2 업/다운 카운터(250)는 업 신호(Up) 또는 다운 신호(Down)를 카운팅하여 컨트롤 비트(Control_bit)를 발생한다. 제 2 지연 체인(210)은 인가받은 컨트롤 비트(Control_bit)에 기초하여 제 1 신호(In_1)를 소정 시간 지연시킨다.
예를 들어, 제 3 신호(In_3)와 제 4 신호(In_4)는 22.5°의 위상차를 갖는 경우, 제 2 위상 검출기(240)는 다운 신호(Down)를 발생하고, 제 2 업/다운 카운터(250)는 다운 신호(Down)를 카운팅하여 컨트롤 비트(Control_bit)를 발생한다. 제 2 지연 체인(210)은 컨트롤 비트(Control_bit)에 기초하여 제 1 신호(In_1)와 제 2 신호(In_2)의 위상차가 180°가 되도록 제 1 신호(In_1)를 지연시킨다.
상술한 방법에 의하여, 제 1 신호(In_1)와 제 2 신호(On_2)의 위상차는 180°가 되도록 수정된다. 동시에 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차는 90°가 되도록 수정된다.
한편, 에지 합병부(260)는 제 1 신호(In_1)와 제 2 신호(In_2)를 기초로 출력 클럭 신호(CLKOUT)를 발생한다. 예를 들어, 도 3을 참조하면, 에지 합병부(260)에 의하여 발생된 출력 클럭 신호(CLKOUT)는 제 1 신호(In_1)의 라이징 에지(rising edge)를 라이징 에지(rising edge)로 갖고, 제 2 신호(In_2)의 라이징 에지(rising edge)를 폴링 에지(falling edge)로 갖는다.
제 1 신호(In_1)와 제 2 신호(In_2)의 위상차가 50°인 경우, 도 3에 도시된 바와 같이, 출력 클럭 신호(CLKOUT)는 12.5%의 듀티 사이클을 갖는다. 그러나 제 1 신호(In_1)와 제 2 신호(On_2)의 위상차는 180°가 되도록 수정됨에 따라, 출력 클럭 신호(CLKOUT)는 50%의 듀티 사이클을 갖도록 수정될 것이다.
도 4를 참조하면, 듀티 사이클 보정부(200)에 의하여, 제 1 신호(In_1)와 제 2 신호(On_2)의 위상차는 180°가 되도록 수정되었다. 따라서, 상술한 바와 같이, 출력 클럭 신호(CLKOUT)는 50%의 듀티 사이클을 갖도록 수정된다.
도 5 및 도 6은 도 2의 위상 지연부(100)의 동작을 설명하기 위한 타이밍도이다. 구체적으로, 도 5은 도 2의 위상 지연부(100)에 의한 위상 지연이 완료되지 않은 경우를 보여주는 타이밍도이다. 도 6는 도 2 위상 지연부(100)에 의한 위상 지연이 완료된 경우를 보여주는 타이밍도이다.
도 5를 참조하면, 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)가 도시되어 있다. 간략한 설명을 위하여, 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차는 45°라고 가정된다. 또한, 듀티 사이클 보정부(200)에 의하여 출력 클럭 신호(CLKOUT)의 듀티 사이클은 보정되었다고 가정된다.
제 1 위상 검출기(110)는 외부로부터 입력 클럭 신호(CLKIN)를 인가받는다. 제 1 위상 검출기(110)는 듀티 사이클 보정부(200)로부터 출력 클럭 신호(CLKOUT)를 인가받는다. 제 1 위상 검출기(110)는 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차를 비교하여 업 신호(Up) 또는 다운 신호(Down)를 출력한다.
예를 들어, 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)가 45°의 위상차를 갖는 경우, 제 1 위상 검출기(110)는 다운 신호(Down)를 발생할 것이다.
제 1 업/다운 카운터(120)는 제 1 위상 검출기(110)로부터 업 신호(Up) 또는 다운 신호(Down)를 인가받는다. 제 1 업/다운 카운터(120)는 업 신호(Up) 또는 다운 신호(Down)를 카운팅하여 컨트롤 비트(Control_bit)를 발생한다. 제 1 지연 체인(130)은 인가받은 컨트롤 비트(Control_bit)에 기초하여 입력 클럭 신호(CLKIN)를 소정 시간 지연시킨다.
예를 들어, 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)가 45°의 위상차를 갖는 경우, 제 1 위상 검출기(110)는 다운 신호(Down)를 발생하고, 제 1 업/다운 카운터(120)는 다운 신호(Down)를 카운팅하여 컨트롤 비트(Control_bit)를 발생한다. 제 1 지연 체인(110)은 컨트롤 비트(Control_bit)에 기초하여 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차가 90°가 되도록 입력 클럭 신호(CLKIN)를 지연시킨다.
도 6을 참조하면, 위상 지연부(100)에 의하여, 입력 클럭 신호(CLKIN)와 출력 클럭 신호(CLKOUT)의 위상차는 90°가 되도록 수정되었다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프(10)는 50%의 듀티 사이클을 가지며, 입력 클럭 신호(CLKIN)에 비하여 90°지연된 출력 클럭 신호(CLKOUT)를 생성할 수 있다. 다만, 이는 예시적인 것으로 이해되어야할 것이다. 즉, 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프(10)는 입력 클럭 신호(CLKIN)에 비하여 90°, 180° 또는 270°지연된 출력 클럭 신호(CLKOUT)를 생성할 수 있음이 이해될 것이다.
한편, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 제 1 위상 검출기(110) 및 제 2 위상 검출기(240)는 동일한 구조를 가질 수 있다. 이는 제 1 위상 검출기(110) 및 제 2 위상 검출기(240)는 모두 90°의 위상차를 검출하기 때문이다. 이하에서는 본 발명의 기술적 사상의 실시 예에 따른 위상 검출기가 좀더 상세하게 설명될 것이다. 다만, 간략한 설명을 위하여, 도 7 내지 14에서는 제 2 위상 검출기(240)가 중점적으로 설명될 것이다.
도 7은 도 2의 제 2 위상 검출기(240)의 구조를 보여주는 블록도이다. 도 7을 참조하면, 제 2 위상 검출기(240)는 감지 신호 발생기(241)와 감지 증폭기(247)를 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 감지 신호 발생기(241)는 제 3 신호(In_3) 및 제 4 신호(In_4)를 인가받아 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)를 출력한다. 즉, 감지 신호 발생기(241)는 제 3 신호(In_3)와 제 4 신호(In_4) 사이의 위상차를 제 3 출력 신호(Out_3)와 제 4 출력 신호(Out_4) 사이의 전압차로 출력한다. 감지 신호 발생기(241)는 인버터들(242, 243), 분주기(244), 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)를 포함한다.
인버터(242)는 제 3 신호(In_3)를 인가받아 제 3 반전 신호(In_3_b)를 출력한다. 인버터(243)는 제 4 신호(In_4)를 인가받아 제 3 반전 신호(In_3_b)를 출력한다.
분주기(244)는 인버터(243)로부터 제 4 반전 신호(In_4_b)를 인가받는다. 분주기(244)는 인가받은 제 4 반전 신호(In_4_b)의 주파수를 두 배로 낮추어 출력한다. 즉, 분주기(244)는 제 4 반전 신호(In_4_b)보다 주파수가 두 배 낮은 방전 신호(Vx)를 출력한다. 예를 들어, 분주기(244)는 T-플립플롭인 경우를 포함한다.
제 1 전압 발생기(245)는 제 3 반전 신호(In_3_b), 제 4 반전 신호(In_4_b), 프리 차지 신호(Pre_charge) 및 방전 신호(Vx)를 인가받는다. 제 1 전압 발생기(245)는 인가받은 신호들을 기초로 제 3 출력 신호(Out_3)를 발생한다. 제 1 전압 발생기(245)의 구조는 이하의 도 8에서 좀더 상세하게 설명될 것이다.
제 2 전압 발생기(246)는 제 3 신호(In_3), 제 4 반전 신호(In_4_b), 프리 차지 신호(Pre_charge) 및 방전 신호(Vx)를 인가받는다. 제 2 전압 발생기(246)는 인가받은 신호들을 기초로 제 4 출력 신호(Out_4)를 발생한다. 제 2 전압 발생기(246)의 구조는 이하의 도 9에서 좀더 상세하게 설명될 것이다.
계속해서 도 7을 참조하면, 감지 증폭기(247)는 감지 신호 발생기(241)로부터 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)를 인가받는다. 감지 증폭기(247)는 인가받은 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)를 감지 증폭하여 업 신호(Up) 또는 다운 신호(Down)를 발생시킨다.
도 8은 도 7의 제 1 전압 발생기(245)의 구조를 보여주는 회로도이다.
도 8을 참조하면, 제 1 전압 발생기(245)는 제 1 PMOS 트랜지스터(MP1), 제 2 PMOS 트랜지스터(MP2), 제 1 내지 제 3 NMOS 트랜지스터(MN1~MN3) 및 제 1 커패시터(C1)를 포함한다.
제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)는 게이트를 통하여 프리차지 신호(Pre_charge)를 인가받는다. 제 1 NMOS 트랜지스터(MN1)는 게이트를 통하여 방전 신호(Vx)를 인가받는다. 제 2 NMOS 트랜지스터(MN2)는 게이트를 통하여 제 4 반전 신호(In_4_b)를 인가받는다. 제 3 NMOS 트랜지스터(MN3)는 게이트를 통하여 제 3 반전 신호(In_3_b)를 인가받는다. 제 1 커패시터(C1)는 노드 A에 연결된다. 제 1 커패시터(C1)에 저장된 전하는 제 3 출력 신호(Out_3)로 출력된다.
도 9는 도 7의 제 2 전압 발생기(246)의 구조를 보여주는 회로도이다. 도 9의 제 2 전압 발생기(246)는 도 8의 제 1 전압 발생기(245)의 구조와 유사하다. 다만, 도 8의 제 3 NMOS 트랜지스터(MN3)는 게이트를 통하여 제 3 반전 신호(In_3_b)를 인가받는데 비하여, 도 9의 제 6 NMOS 트랜지스터(MN6)는 게이트를 통하여 제 3 신호(In_b)를 인가받는다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)에 의하여 출력되는 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)의 전압차는 제 3 신호(In_3) 및 제 4 신호(In_4)의 위상차에 대응한다. 따라서, 제 2 위상 검출기(240, 도 7 참조)는 제 3 신호(In_3) 및 제 4 신호(In_4)의 위상차를 검출하여 업 신호(Up) 또는 다운 신호(Down)를 발생할 수 있다. 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작은 이하의 도 10 내지 도 13에서 좀더 상세하게 설명될 것이다.
도 10은 본 발명의 기술적 사상의 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다. 예시적으로, 도 10에서는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°라고 가정된다.
프리차지 구간에서, 프리차지 신호(Pre_charge)는 로우(low) 레벨을 갖는다. 따라서, 제 1 전압 발생기(245)의 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)는 턴-온(turn on)되고, 제 1 커패시터(C1)에 프리 차지 전압(Vdd)이 프리차지 된다.
마찬가지로, 제 2 전압 발생기(246)의 제 3 및 제 4 PMOS 트랜지스터(MP3, MP4)는 턴-온(turn on)되고, 제 2 커패시터(C2)에 전압(Vdd)이 프리차지 된다.
디스차지 구간에서, 방전 신호(Vx)가 하이(high) 레벨을 갖는다. 따라서, 제 1 전압 발생기(245)의 제 1 NOMS 트랜지스터(MN1)는 턴-온 된다. 또한, 디스차지 구간의 제 1 시간(t1) 동안, 제 3 반전 신호(In_3_b)와 제 4 반전 신호(In_4_b)는 동시에 하이(high) 레벨을 갖는다. 따라서, 제 1 전압 발생기(245)의 제 2 및 제 3 NMOS 트랜지스터(MN2, MN3)는 턴-온 된다. 제 1 전압 발생기(245)의 제 1 내지 제 3 NMOS 트랜지스터(MN1~Mn3)가 턴-온 되었기 때문에, 제 1 커패시터(C1)에 축적된 전하는 제 1 시간(t1) 동안에 방전된다.
마찬가지로, 제 2 시간(t2) 동안, 제 2 전압 발생기(246)의 제 4 내지 제 6 NMOS 트랜지스터(Mn4~MN6)는 턴-온 된다. 따라서, 제 2 커패시터(C2)에 축적된 전하는 제 2 시간(t2) 동안에 방전된다.
감지 구간에서, 방전 신호(Vx)가 로우(low) 레벨을 갖는다. 따라서, 제 1 전압 발생기(245)의 제 1 NMOS 트랜지스터(MN1)는 턴-오프(turn off) 된다. 이 경우, 제 1 커패시터(C1)에 저장된 전하는 제 3 출력 신호(Out_3)로 출력된다.
마찬가지로, 제 2 전압 발생기(246)의 제 4 NMOS 트랜지스터(MN4)는 턴- 오프(turn off) 되고, 제 2 커패시터(C2)에 저장된 전하는 제 4 출력 신호(Out_4)로 출력된다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 제 3 신호(In_3)와 제 4 신호(In_4)는 90°의 위상차를 갖는다. 이는 제 1 시간(t1)과 제 2 시간(t2)이 동일함을 의미한다. 따라서, 제 1 전압 발생기(245)의 제 1 커패시터(C1)에서 방전된 전하량과 제 2 전압 발생기(246)의 제 2 커패시터(C2)에서 방전된 전하량은 동일하다. 결국, 제 3 출력 신호(Out_3)의 전압 레벨(V1)은 제 4 출력 신호(Out_4)의 전압 레벨(V2)과 동일하다. 이는 제 3 신호(In_3)와 제 4 신호(In_4)가 동기되었음을 의미한다.
도 11은 본 발명의 기술적 사상의 다른 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다. 예시적으로, 도 11에서는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°보다 작다고 가정된다.
도 11의 제 1 및 제 2 전압 발생기(245, 246)의 동작은 도 10과 유사하다. 따라서, 자세한 설명은 생략된다. 다만, 도 11에서는 도 10과 달리, 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°보다 작다. 이는 제 1 시간(t1)이 제 2 시간(t2)보다 긴 것을 의미한다. 따라서, 제 1 전압 발생기(245)의 제 1 커패시터(C1)에서 방전된 전하량은 제 2 전압 발생기(246)의 제 2 커패시터(C2)에서 방전된 전하량보다 크다. 결국, 제 3 출력 신호(Out_3)의 전압 레벨(V3)은 제 4 출력 신호(Out_4)의 전압 레벨(V4)보다 작다. 이 경우에 후술할 감지 증폭기(247)는 다 운 신호(Down)를 출력할 것이다.
도 12는 본 발명의 기술적 사상의 다른 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다. 예시적으로, 도 12에서는 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°보다 크다고 가정된다.
도 12의 제 1 및 제 2 전압 발생기(245, 246)의 동작은 도 10과 유사하다. 따라서, 자세한 설명은 생략된다. 다만, 도 12에서는 도 10과 달리, 제 3 신호(In_3)와 제 4 신호(In_4)의 위상차가 90°보다 크다. 이는 제 1 시간(t1)이 제 2 시간(t2)보다 짧은 것을 의미한다. 따라서, 제 1 전압 발생기(245)의 제 1 커패시터(C1)에서 방전된 전하량은 제 2 전압 발생기(246)의 제 2 커패시터(C2)에서 방전된 전하량보다 작다. 결국, 제 3 출력 신호(Out_3)의 전압 레벨(V5)은 제 4 출력 신호(Out_4)의 전압 레벨(V6)보다 크다. 이 경우에, 후술할 감지 증폭기(247)는 업 신호(Up)를 발생할 것이다.
도 13은 도 7의 감지 증폭기(247)의 구조를 좀더 자세히 보여주는 회로도이다. 도 13을 참조하면, 감지 증폭기(247)는 제 5 내지 제 8 PMOS 트랜지스터(MP5~MP8) 및 제 7 내지 제 12 NMOS 트랜지스터(MN7~MN12)를 포함한다.
제 5 및 제 8 PMOS 트랜지스터(MP5, MP8)는 게이트를 통하여 활성화 신호(en)를 인가받는다. 제 9 NMOS 트랜지스터(MN9)는 게이트를 통하여 활성화 신호(en)를 인가받는다. 제 10 NMOS 트랜지스터(MN10)는 게이트를 통하여 제 3 출력 신호(Out_3)를 인가받는다. 제 11 NMOS 트랜지스터(MN11)는 게이트를 통하여 제 4 출력 신호(Out_4)를 인가받는다. 제 12 NMOS 트랜지스터(MN12)는 게이트를 통하여 반전된 활성화 신호(en_b)를 인가받는다. 제 6 및 제 7 PMOS 트랜지스터(MP6, MP7)와 제 7 및 제 8 NMOS 트랜지스터(MN7, MN8)는 래치(latch) 구조를 형성한다.
본 발명의 기술적 사상의 실시 예에 따른 감지 증폭기(247)는 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)를 감지하여 증폭한다. 감지 증폭기(247)는 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)의 전압 레벨의 차이에 따라 업 신호(Up) 또는 다운 신호(Down)를 발생한다.
도 14는 도 7의 감지 증폭기(247)의 동작을 보여주는 타이밍도이다. 예시적으로, 도 14에서는 제 3 신호(Out_3)의 전압 레벨(V5)이 제 4 신호(Out_4)의 전압 레벨(V6)보다 큰 경우가 도시되어 있다.
감지 구간에서, 활성화 신호(en)는 하이(high) 레벨을 갖는다. 따라서, 제 5 및 제 8 PMOS 트랜지스터(MP5, MP8)와 제 9 NMOS 트랜지슨터(MN9)는 활성화되고, 감지 증폭기(247)는 제 3 출력 신호(Out_3) 및 제 4 출력 신호(Out_4)의 전압 레벨의 차이를 감지하여 증폭한다.
예를 들어, 제 3 출력 신호(Out_3)의 전압 레벨(V5)이 제 4 출력 신호(Out_4)의 전압 레벨(V6)보다 큰 경우에 업 신호(Up) 신호는 하이(high) 레벨을 갖고 다운 신호(Down)는 로우(low) 레벨을 갖는다. 따라서, 이 경우에 감지 증폭기(247)는 업 신호(Up)를 출력한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내 용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 지연 동기 루프(10)를 좀더 상세하게 보여주는 블록도이다.
도 3은 도 2의 듀티 사이클 보정부(200)에 의한 듀티 사이클의 보정이 완료되지 않은 경우를 보여주는 타이밍도이다.
도 4는 도 2 듀티 사이클 보정부(200)에 의한 듀티 사이클의 보정이 완료된 경우를 보여주는 타이밍도이다.
도 5은 도 2의 위상 지연부(100)에 의한 위상 지연이 완료되지 않은 경우를 보여주는 타이밍도이다.
도 6은 도 2 위상 지연부(100)에 의한 위상 지연이 완료된 경우를 보여주는 타이밍도이다.
도 7은 도 2의 제 2 위상 검출기(240)의 구조를 보여주는 블록도이다.
도 8은 도 7의 제 1 전압 발생기(245)의 구조를 보여주는 회로도이다.
도 9는 도 7의 제 2 전압 발생기(246)의 구조를 보여주는 회로도이다.
도 10은 본 발명의 기술적 사상의 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다.
도 11은 본 발명의 기술적 사상의 다른 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다.
도 12는 본 발명의 기술적 사상의 다른 실시 예에 따른 제 1 전압 발생기(245) 및 제 2 전압 발생기(246)의 동작을 보여주는 타이밍도이다.
도 13은 도 7의 감지 증폭기(247)의 구조를 좀더 자세히 보여주는 회로도이다.
도 14는 도 7의 감지 증폭기(247)의 동작을 보여주는 타이밍도이다.

Claims (18)

  1. 제 1 클럭 신호보다 지연된 제 2 클럭 신호를 출력하는 지연부;
    상기 제 1 클럭 신호보다 낮은 주파수를 갖는 제 3 클럭 신호를 발생하는 제 1 분주부;
    상기 제 2 클럭 신호보다 낮은 주파수를 갖는 제 4 클럭 신호를 발생하는 제 2 분주부;
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상을 비교하여, 제어 신호를 발생하는 위상 검출부; 및
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호를 합병하여 출력 클럭 신호를 발생하는 합병부를 포함하되,
    상기 지연부는 상기 제어 신호에 응답하여 상기 제 1 클럭 신호를 소정시간 지연시켜 상기 제 2 클럭 신호를 발생하는 듀티 사이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출부는
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차를 전압 차로 변환하여 출력하는 감지 신호 발생기; 및
    상기 전압 차를 감지하여 증폭하는 감지 증폭기를 포함하는 듀티 사이클 보정회로.
  3. 제 2 항에 있어서,
    상기 감지 신호 발생기는
    상기 제 3 클럭 신호를 반전하여 제 5 클럭 신호를 발생하는 제 1 인버터;
    상기 제 4 클럭 신호를 반전하여 제 6 클럭 신호를 발생하는 제 2 인버터;
    상기 제 6 클럭 신호보다 주파수가 두 배 낮은 방전 신호를 발생하는 분주기;
    상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호를 기초로 제 1 전압 레벨을 출력하는 제 1 전압 발생기; 및
    상기 제 3 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호를 기초로 제 2 전압 레벨을 출력하는 제 2 전압 발생기를 포함하는 듀티 사이클 보정회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압 레벨과 상기 제 2 전압 레벨의 차는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차에 대응하는 듀티 사이클 보정회로.
  5. 제 3 항에 있어서,
    상기 제 1 전압 발생기는 상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전하는 듀티 사이클 보정회로.
  6. 제 3 항에 있어서,
    상기 제 2 전압 발생기는 상기 제 3 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전하는 듀티 사이클 보정회로.
  7. 제 2 항에 있어서,
    상기 위상 검출부는
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차가 90° 이상인 경우에 업 신호(Up)를 발생하는 듀티 사이클 보정회로.
  8. 제 2 항에 있어서,
    상기 위상 검출부는
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차가 90° 이하인 경우에 다운 신호(Down)를 발생하는 듀티 사이클 보정 회로.
  9. 제 1 항에 있어서,
    상기 지연부는 상기 제 1 클럭 신호를 180°지연시킨 제 2 클럭 신호를 출력하는 듀티 사이클 보정 회로.
  10. 제 1 항에 있어서,
    상기 분주부는 T 플립플롭인 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 제 1 항에 있어서,
    상기 제 3 클럭 신호는 상기 제 1 클럭 신호보다 두 배 낮은 주파수를 갖고, 상기 제 4 클럭 신호는 상기 제 2 클럭 신호보다 두 배 낮은 주파수를 갖는 듀티 사이클 보정 회로.
  12. 출력 클럭 신호를 입력 클럭 신호보다 지연시켜 출력하는 위상 지연부; 및
    상기 출력 클럭 신호의 듀티 사이클을 보정하여 출력하는 듀티 사이클 보정부를 포함하되,
    상기 위상 지연부는
    상기 입력 클럭 신호와 상기 출력 클럭 신호의 위상을 비교하여, 제어 신호를 발생하는 위상 검출부; 및
    상기 제어 신호에 응답하여 상기 출력 클럭 신호를 소정 시간 지연시켜 출력하는 지연부를 포함하는 지연 동기 루프.
  13. 제 12 항에 있어서,
    상기 위상 검출부는
    상기 출력 클럭 신호와 상기 입력 클럭 신호의 위상 차를 전압 차로 변환하여 출력하는 감지 신호 발생기; 및
    상기 전압 차를 감지하여 증폭하는 감지 증폭기를 포함하는 지연 동기 루프.
  14. 제 13 항에 있어서,
    상기 감지 신호 발생기는
    상기 출력 클럭 신호를 반전하여 제 1 클럭 신호를 발생하는 제 1 인버터;
    상기 입력 클럭 신호를 반전하여 제 2 클럭 신호를 발생하는 제 2 인버터;
    상기 제 2 클럭 신호보다 주파수가 두 배 낮은 방전 신호를 발생하는 분주기;
    상기 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 방전 신호를 기초로 제 1 전압 레벨을 출력하는 제 1 전압 발생기; 및
    상기 제 출력 클럭 신호, 상기 제 2 클럭 신호 및 상기 방전 신호를 기초로 제 2 전압 레벨을 출력하는 제 2 전압 발생기를 포함하는 지연 동기 루프.
  15. 제 14 항에 있어서,
    상기 제 1 전압 레벨과 상기 제 2 전압 레벨의 차는 상기 제 3 클럭 신호와 상기 제 4 클럭 신호의 위상 차에 대응하는 지연 동기 루프.
  16. 제 14 항에 있어서,
    상기 제 1 전압 발생기는 상기 제 5 클럭 신호, 상기 제 6 클럭 신호 및 상기 방전 신호에 응답하여, 프리 차지된 전압을 방전하는 지연 동기 루프.
  17. 제 13 항에 있어서,
    상기 위상 검출부는
    상기 출력 클럭 신호와 상기 입력 클럭 신호의 위상 차가 90° 이하인 경우에 다운 신호(Down)를 발생하는 지연 동기 루프.
  18. 제 13 항에 있어서,
    상기 위상 검출부는
    상기 출력 클럭 신호와 상기 입력 클럭 신호의 위상 차가 90°이상인 경우에 업 신호(Up)를 발생하는 지연 동기 루프.
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