CN112118007A - 相位检测电路、时钟发生电路和半导体装置 - Google Patents

相位检测电路、时钟发生电路和半导体装置 Download PDF

Info

Publication number
CN112118007A
CN112118007A CN202010002482.XA CN202010002482A CN112118007A CN 112118007 A CN112118007 A CN 112118007A CN 202010002482 A CN202010002482 A CN 202010002482A CN 112118007 A CN112118007 A CN 112118007A
Authority
CN
China
Prior art keywords
clock signal
signal
rising
phase
falling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010002482.XA
Other languages
English (en)
Inventor
朴奎泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112118007A publication Critical patent/CN112118007A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)

Abstract

公开了一种相位检测电路、时钟发生电路和使用相位检测电路的半导体装置。所述相位检测电路可以包括边沿触发电路、选通发生电路和相位检测器。所述边沿触发电路基于参考时钟信号和目标时钟信号产生下降时钟信号和上升时钟信号。所述选通发生电路产生脉冲宽度基于参考时钟信号与目标时钟信号之间的相位关系而变化的下降选通信号和上升选通信号。相位检测器基于下降时钟信号、上升时钟信号、下降选通信号和上升选通信号产生相位检测信号。

Description

相位检测电路、时钟发生电路和半导体装置
相关申请的交叉引用
本申请要求于2019年6月21日提交到韩国知识产权局的韩国专利申请第10-2019-0074042号的优先权，其通过引用整体合并于此。
技术领域
各个实施例总体而言涉及集成电路技术，并且更具体地，涉及时钟发生电路和半导体装置。
背景技术
电子设备包括许多电子元件，并且计算机系统包括许多半导体装置，每个半导体装置都包含半导体。构成计算机系统的半导体装置可以通过接收和发送数据以及诸如外部时钟信号的系统时钟信号来彼此通信。半导体装置可以与时钟信号同步地操作。为了变得与外部装置同步或为了确保操作余量，半导体装置可以从系统时钟信号产生内部时钟信号，并且可以包括用于产生内部时钟信号的时钟发生电路。
时钟发生电路可以通过改变系统时钟信号的相位或通过对系统时钟信号的频率进行分频来产生内部时钟信号。而且，时钟发生电路可以产生彼此具有不同相位的多个内部时钟信号。时钟发生电路可以通过多个时钟路径产生多个内部时钟信号。为了半导体装置的操作可靠性，多个内部时钟信号应具有恒定的相位差。然而，所述多个内部时钟信号是通过彼此不同的时钟路径产生的，因此由于时钟路径的偏斜，多个内部时钟信号可能不具有恒定的相位差。
发明内容
在一个实施例中，一种相位检测电路可以包括边沿触发电路、选通发生电路和相位检测器。边沿触发电路可以被配置为基于参考时钟信号和目标时钟信号来产生下降时钟信号和上升时钟信号。选通发生电路可以被配置为：产生具有被使能了第一时间量的脉冲的下降选通信号；和产生具有被使能了第二时间量的脉冲的上升选通信号。可以基于参考时钟信号与目标时钟信号之间的相位关系来设置第一时间量和第二时间量。相位检测器可以被配置为基于下降时钟信号、上升时钟信号、下降选通信号和上升选通信号来产生相位检测信号。
在一个实施例中，一种相位检测电路可以包括边沿触发电路、选通发生电路和相位检测器。边沿触发电路可以被配置为通过触发参考时钟信号和目标时钟信号的边沿来产生下降时钟信号和上升时钟信号。选通发生电路可以被配置为产生下降选通信号和上升选通信号，所述下降选通信号和上升选通信号的脉冲宽度基于在下降时钟信号的单个周期内的下降时钟信号的脉冲宽度和在上升时钟信号的单个周期内的上升时钟信号的脉冲宽度而变化。相位检测器可以被配置为：基于下降时钟信号和下降选通信号产生同相输出信号，基于上升时钟信号和上升选通信号产生反相输出信号，并且通过将同相输出信号与反相输出信号进行比较产生相位检测信号。
附图说明
图1是示出根据一个实施例的时钟发生电路的配置的示意图；
图2是示出图1所示的多相位时钟输出电路的配置的示意图；
图3是示出图1所示的相位控制电路的配置的示意图；
图4是示出根据一个实施例的相位控制电路的配置的示意图；
图5A至图5C是示出根据一个实施例的边沿触发电路和选通发生电路的配置和操作的示意图；
图6A至图6C是示出根据一个实施例的边沿触发电路和选通发生电路的配置和操作的示意图；
图7A至图7C是示出根据一个实施例的边沿触发电路和选通发生电路的配置和操作的示意图；
图8A至图8C是示出根据一个实施例的选通信号发生器的配置和操作的示意图；
图9A和图9B是示出根据一个实施例的相位检测器的配置的示意图；
图10A和图10B是示出根据一个实施例的相位检测电路的配置的示意图；和
图11是示出根据一个实施例的半导体系统的配置的示意图。
具体实施方式
在下文中，以下将通过各种实施例参考附图来描述根据各种实施例的半导体装置。
图1是示出根据一个实施例的时钟发生电路100的配置的示意图。参照图1，时钟发生电路100可以从时钟信号CLK产生彼此具有不同相位的多个内部时钟信号。时钟发生电路100可以检测多个内部时钟信号的相位。时钟发生电路100可以通过基于多个内部时钟信号而产生检测时钟信号和选通信号、并通过检测该检测时钟信号的占空比，来检测所述多个内部时钟信号的相位。时钟发生电路100可以根据相位检测的结果来调节多个内部时钟信号的相位。
时钟发生电路100可以包括相位延迟电路110、多相位时钟输出电路120和相位控制电路130。相位延迟电路110可以接收时钟信号CLK并且可以通过将时钟信号CLK延迟来产生延迟时钟信号CLKD。相位延迟电路110可以接收时钟信号CLK，连同互补时钟信号CLKB一起，并且可以产生延迟时钟信号CLKD，连同互补延迟时钟信号CLKDB一起。相位延迟电路110可以通过将时钟信号CLK延迟一延迟量来产生延迟时钟信号CLKD，该延迟量基于包括时钟发生电路100的半导体装置的操作信息来确定。例如，相位延迟电路110可以包括延迟锁定环电路。相位延迟电路110可以将时钟信号CLK延迟以补偿一模型化的延迟量，并且可以在延迟时钟信号CLK的步骤完成时锁定延迟时钟信号CLKD的相位。相位延迟电路110可以执行粗略延迟锁定操作和精细延迟锁定操作。时钟信号CLK可以通过粗略延迟锁定操作以第一延迟量单位的单位而被延迟，并且可以通过精细延迟锁定操作以第二延迟量单位的单位而被延迟。第一延迟量单位可以长于第二延迟量单位。相位延迟电路110可以在粗略延迟锁定操作完成之后执行精细延迟锁定操作。相位延迟电路110可以在精细延迟锁定操作完成之后锁定延迟时钟信号CLKD的相位。任何已知的延迟锁定环电路都可以应用为相位延迟电路110。在一个实施例中，相位延迟电路110可以包括相位锁定环电路。任何已知的相位锁定环电路都可以应用为相位延迟电路110。相位延迟电路110可以通过对时钟信号CLK的频率进行分频来产生延迟时钟信号CLKD。相位延迟电路110可以通过将时钟信号CLK的频率二分频来产生延迟时钟信号CLKD。在一个实施例中，相位延迟电路110可以不对时钟信号CLK的频率进行分频，并且可以产生具有与时钟信号CLK相同的频率的延迟时钟信号CLKD。
多相位时钟输出电路120可以基于延迟时钟信号CLKD产生彼此具有不同相位的多个内部时钟信号。例如，多相位时钟输出电路120可以产生依次具有相邻的相位的第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号ICLKB和第四内部时钟信号QCLKB。第一内部时钟信号ICLK可以具有领先于第二内部时钟信号QCLK的相位，第二内部时钟信号QCLK可以具有领先于第三内部时钟信号ICLKB的相位，第三内部时钟信号ICLKB可以具有领先于第四内部时钟信号QCLKB的相位，第四内部时钟信号QCLKB可以具有领先于第一内部时钟信号ICLK的相位。多相位时钟输出电路120可以产生依次具有90度的相位差的第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB。第二内部时钟信号QCLK可以比第一内部时钟信号ICLK滞后90度的相位。第三内部时钟信号ICLKB可以具有比第一内部时钟信号ICLK滞后180度的相位。第四内部时钟信号QCLKB可以具有比第一内部时钟信号ICLK滞后270度的相位。多相位时钟输出电路120可以基于延迟时钟信号CLKD产生第一内部时钟信号ICLK和第三内部时钟信号ICLKB；并且可以基于互补延迟时钟信号CLKDB产生第二内部时钟信号QCLK和第四内部时钟信号QCLKB。
多相位时钟输出电路120可以接收延迟控制信号。多相位时钟输出电路120可以基于延迟控制信号来调节第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB中的至少一个的相位。多相位时钟输出电路120可以将多个内部时钟信号ICLK、QCLK、ICLKB和QCLKB之中的任一个设置为参考时钟信号。多相位时钟输出电路120可以通过改变除参考时钟之外的其余内部时钟信号的相位来调节多个内部时钟信号ICLK、QCLK、ICLKB和QCLKB之中的除参考时钟信号之外的其余内部时钟信号的相位。因此，除参考时钟信号之外的其余内部时钟信号的相位可以被调节为参考该参考时钟信号分别具有预定的相位差。例如，多相位时钟输出电路120可以将第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB之中的第一内部时钟信号ICLK设置为参考时钟信号；并且可以调节第二内部时钟信号至第四内部时钟信号QCLK、ICLKB和QCLKB的相位。延迟控制信号可以包括第一延迟控制信号D1<1:n>、第二延迟控制信号D2<1:n>和第三延迟控制信号D3<1:n>，“n”是等于或大于2的整数。多相位时钟输出电路120可以基于第一延迟控制信号D1<1:n>来调节第二内部时钟信号QCLK的相位。多相位时钟输出电路120可以基于第二延迟控制信号D2<1:n>来调节第三内部时钟信号ICLKB的相位。多相位时钟输出电路120可以基于第三延迟控制信号D3<1:n>来调节第四内部时钟信号QCLKB的相位。如本文中关于参数所使用的词“预定的”(诸如预定的相位差)是指在过程或算法中使用该参数之前确定该参数的值。对于一些实施例，在过程或算法开始之前确定该参数的值。在其他实施例中，在过程或算法期间但在该过程或算法中使用该参数之前确定该参数的值。
相位控制电路130可以通过接收多个内部时钟信号ICLK、QCLK、ICLKB和QCLKB来产生延迟控制信号。相位控制电路130可以检测多个内部时钟信号ICLK、QCLK、ICLKB和QCLKB中的至少一个的相位，并且可以基于检测到的相位来产生延迟控制信号。被检测相位的至少一个内部时钟信号可以是目标时钟信号。相位控制电路130可以通过检测参考时钟信号和目标时钟信号的相位来产生延迟控制信号。例如，参考时钟信号可以是第一内部时钟信号ICLK，而目标时钟信号可以是第二内部时钟信号至第四内部时钟信号QCLK、ICLKB和QCLKB中的任一个。相位控制电路130可以基于第一内部时钟信号ICLK和第二内部时钟信号QCLK的相位来检测第二内部时钟信号QCLK的相位。相位控制电路130可以基于第二内部时钟信号QCLK的被检测到的相位来产生第一延迟控制信号D1<1:n>。相位控制电路130可以基于第一内部时钟信号ICLK和第三内部时钟信号ICLKB的相位来检测第三内部时钟信号ICLKB的相位。相位控制电路130可以基于第三内部时钟信号ICLKB的被检测到的相位来产生第二延迟控制信号D2<1:n>。相位控制电路130可以基于第一内部时钟信号ICLK和第四内部时钟信号QCLKB的相位来检测第四内部时钟信号QCLKB的相位。相位控制电路130可以基于第四内部时钟信号QCLKB的被检测到的相位来产生第三延迟控制信号D3<1:n>。
图2是示出图1所示的多相位时钟输出电路120的配置的示意图。多相位时钟输出电路120可以包括第一时钟输出路径210、第二时钟输出路径220、第三时钟输出路径230和第四时钟输出路径240。第一时钟输出路径210可以接收延迟时钟信号CLKD，并且可以基于延迟时钟信号CLKD产生第一内部时钟信号ICLK。第一时钟输出路径210可以通过将延迟时钟信号CLKD延迟一固定延迟时间的量来产生第一内部时钟信号ICLK。
第二时钟输出路径220可以接收延迟时钟信号CLKD，并且可以基于延迟时钟信号CLKD产生第三内部时钟信号ICLKB。第二时钟输出路径220可以将延迟时钟信号CLKD反相，并且可以通过将经反相的延迟时钟信号CLKD延迟第一可变延迟时间的量来产生第三内部时钟信号ICLKB。第二时钟输出路径220可以接收第二延迟控制信号D2<1:n>。第一可变延迟时间可以基于第二延迟控制信号D2<1:n>而变化。
第三时钟输出路径230可以接收互补延迟时钟信号CLKDB，并且可以基于互补延迟时钟信号CLKDB产生第二内部时钟信号QCLK。第三时钟输出路径230可以通过将互补延迟时钟信号CLKDB延迟第二可变延迟时间的量来产生第二内部时钟信号QCLK。第三时钟输出路径230可以接收第一延迟控制信号D1<1:n>。第二可变延迟时间可以基于第一延迟控制信号D1<1:n>而变化。
第四时钟输出路径240可以接收互补延迟时钟信号CLKDB，并且可以基于互补延迟时钟信号CLKDB产生第四内部时钟信号QCLKB。第四时钟输出路径240可以将互补延迟时钟信号CLKDB反相，并且可以通过将经反相的互补延迟时钟信号CLKDB延迟第三可变延迟时间的量来产生第四内部时钟信号QCLKB。第四时钟输出路径240可以接收第三延迟控制信号D3<1:n>。第三可变延迟时间可以基于第三延迟控制信号D3<1:n>而变化。
第一时钟输出路径210可以包括非反相缓冲器211和固定延迟模块212。非反相缓冲器211可以缓冲并输出延迟时钟信号CLKD。固定延迟模块212可以通过将非反相缓冲器211的输出延迟所述固定延迟时间的量来输出第一内部时钟信号ICLK。第二时钟输出路径220可以包括反相缓冲器221和第一可变延迟模块222。反相缓冲器221可以将延迟时钟信号CLKD反相、缓冲和输出。第一可变延迟模块222可以接收反相缓冲器221的输出和第二延迟控制信号D2<1:n>。可以基于第二延迟控制信号D2<1:n>来设置第一可变延迟模块222的延迟时间。所设置的延迟时间可以是第一可变延迟时间。第一可变延迟模块222可以通过将反相缓冲器221的输出延迟第一可变延迟时间的量来输出第三内部时钟信号ICLKB。
第三时钟输出路径230可以包括非反相缓冲器231和第二可变延迟模块232。非反相缓冲器231可以缓冲并输出互补延迟时钟信号CLKDB。第二可变延迟模块232可以接收非反相缓冲器231的输出和第一延迟控制信号D1<1:n>。可以基于第一延迟控制信号D1<1:n>来设置第二可变延迟模块232的延迟时间。所设置的延迟时间可以是第二可变延迟时间。第二可变延迟模块232可以通过将非反相缓冲器231的输出延迟第二可变延迟时间的量来输出第二内部时钟信号QCLK。第四时钟输出路径240可以包括反相缓冲器241和第三可变延迟模块242。反相缓冲器241可以将互补延迟时钟信号CLKDB反相、缓冲和输出。第三可变延迟模块242可以接收反相缓冲器241的输出和第三延迟控制信号D3<1:n>。可以基于第三延迟控制信号D3<1:n>来设置第三可变延迟模块242的延迟时间。所设置的延迟时间可以是第三可变延迟时间。第三可变延迟模块242可以通过将反相缓冲器241的输出延迟第三可变延迟时间的量来输出第四内部时钟信号QCLKB。
图3是示出图1所示的相位控制电路130的配置的示意图。参照图3，相位控制电路130可以包括相位检测电路310和延迟控制信号发生电路320。相位检测电路310可以接收第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB，并且可以产生第一相位检测信号至第三相位检测信号DCD1、DCD2和DCD3。相位检测电路310可以基于第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB之中的两个来产生单个相位检测信号。相位检测电路310可以基于第一内部时钟信号ICLK和第二内部时钟信号QCLK来产生第一相位检测信号DCD1。相位检测电路310可以基于第一内部时钟信号ICLK和第三内部时钟信号ICLKB来产生第二相位检测信号DCD2。相位检测电路310可以基于第一内部时钟信号ICLK和第四内部时钟信号QCLKB来产生第三相位检测信号DCD3。相位检测电路310还可以接收时钟信号CLK。相位检测电路310可以利用时钟信号CLK以参考第一内部时钟信号ICLK检测第二内部时钟信号至第四内部时钟信号QCLK、ICLKB和QCLKB的相位。
延迟控制信号发生电路320可以接收第一相位检测信号至第三相位检测信号DCD1、DCD2和DCD3，并且可以产生第一延迟控制信号至第三延迟控制信号Dl<1:n>、D2<1:n>和D3<1:n>。延迟控制信号发生电路320可以基于第一相位检测信号DCD1来产生第一延迟控制信号D1<1:n>。延迟控制信号发生电路320可以基于第一相位检测信号DCD1来改变第一延迟控制信号D1<1:n>的码值。延迟控制信号发生电路320可以基于第二相位检测信号DCD2来产生第二延迟控制信号D2<1:n>。延迟控制信号发生电路320可以基于第二相位检测信号DCD2来改变第二延迟控制信号D2<1:n>的码值。延迟控制信号发生电路320可以基于第三相位检测信号DCD3来产生第三延迟控制信号D3<1:n>。延迟控制信号发生电路320可以基于第三相位检测信号DCD3来改变第三延迟控制信号D3<1:n>的码值。例如，当第一相位检测信号至第三相位检测信号DCD1、DCD2和DCD3具有逻辑低电平时，延迟控制信号发生电路320可以减小第一延迟控制信号至第三延迟控制信号D1<1:n>、D2<1:n>和D3<1:n>中的每一个的码值。当第一相位检测信号至第三相位检测信号DCD1、DCD2和DCD3具有逻辑高电平时，延迟控制信号发生电路320可以增大第一延迟控制信号至第三延迟控制信号D1<1:n>、D2<1:n>和D3<1:n>中的每一个的码值。当第一延迟控制信号至第三延迟控制信号D1<1:n>、D2<1:n>和D3<1:n>的码值减小时，第一可变延迟时间至第三可变延迟时间的量可以减小。当第一延迟控制信号至第三延迟控制信号D1<1:n>、D2<1:n>和D3<1:n>的码值增大时，第一可变延迟时间至第三可变延迟时间的量可以增大。
图4是示出根据一个实施例的相位控制电路400的配置的示意图。相位控制电路400可以包括边沿触发电路410、选通发生电路420和相位检测器430。边沿触发电路410可以接收参考时钟信号CLKR和目标时钟信号CLKT，并且可以基于参考时钟信号CLKR和目标时钟信号CLKT来产生下降时钟信号FCLK和上升时钟信号RCLK。边沿触发电路410可以通过触发参考时钟信号CLKR和目标时钟信号CLKT的边沿来产生下降时钟信号FCLK和上升时钟信号RCLK。例如，边沿触发电路410可以参考所述参考时钟信号CLKR和目标时钟信号CLKT的上升沿来产生下降时钟信号FCLK和上升时钟信号RCLK。边沿触发电路410可以通过根据各种触发方案而触发参考时钟信号CLKR和目标时钟信号CLKT的边沿来产生下降时钟信号FCLK和上升时钟信号RCLK。下降时钟信号FCLK的脉冲宽度和上升时钟信号RCLK的脉冲宽度可以根据边沿触发方案而改变。
选通发生电路420可以产生下降选通信号STRF和上升选通信号STRR。下降选通信号STRF可以包括使能了第一时间量的脉冲。上升选通信号STRR可以包括使能了第二时间量的脉冲。第一时间量和第二时间量可以彼此相同或彼此不同。可以基于参考时钟信号CLKR与目标时钟信号CLKT之间的相位关系来设置第一时间量和第二时间量。第一时间量和第二时间量可以根据边沿触发电路410的边沿触发方案而变化。第一时间量和第二时间量可以被设置成使得在下降选通信号STRF的脉冲中包括的下降时钟信号FCLK的高电平时段的长度与在上升选通信号STRR的脉冲中包括的上升时钟信号RCLK的高电平时段的长度相同。下降选通信号STRF和上升选通信号STRR的脉冲宽度可以根据下降时钟信号FCLK和上升时钟信号RCLK的脉冲宽度而变化。下降选通信号STRF的脉冲宽度可以在下降时钟信号FCLK的单个周期内根据下降时钟信号FCLK的脉冲宽度而变化。上升选通信号STRR的脉冲宽度可以在上升时钟信号RCLK的单个周期内根据上升时钟信号RCLK的脉冲宽度而变化。可以根据时钟信号CLK来产生下降选通信号STRF和上升选通信号STRR。
相位检测器430可以接收下降时钟信号FCLK、上升时钟信号RCLK、下降选通信号STRF和上升选通信号STRR。相位检测器430可以基于下降时钟信号FCLK、上升时钟信号RCLK、下降选通信号STRF和上升选通信号STRR来产生相位检测信号DCD。相位检测器430可以检测在下降选通信号STRF的使能时段内出现的下降时钟信号FCLK的脉冲。相位检测器430可以检测在上升选通信号STRR的使能时段内出现的上升时钟信号RCLK的脉冲。相位检测器430可以基于相位检测的结果来产生相位检测信号DCD。
图5A是示出根据一个实施例的边沿触发电路510和选通发生电路520的配置的示意图。图5B和图5C是示出图5A所示的配置的操作的时序图。参照图5A，边沿触发电路510可以接收第一内部时钟信号ICLK作为参考时钟信号CLKR，并且可以接收第二内部时钟信号QCLK作为目标时钟信号CLKT。边沿触发电路510可以通过触发第一内部时钟信号ICLK和第二内部时钟信号QCLK的边沿来产生第一下降时钟信号FCLK1和第一上升时钟信号RCLK1。选通发生电路520可以基于时钟信号CLK产生第一下降选通信号STRF1和第一上升选通信号STRR1。选通发生电路520可以在第一下降时钟信号FCLK1和第一上升时钟信号RCLK1的单个周期内根据第一下降时钟信号FCLK1和第一上升时钟信号RCLK1的脉冲宽度来调节第一下降选通信号STRF1和第一上升选通信号STRR1的脉冲宽度。
边沿触发电路510可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第一下降时钟信号FCLK1。边沿触发电路510可以产生具有在从第二内部时钟信号QCLK的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第一上升时钟信号RCLK1。参照图5B，第二内部时钟信号QCLK可以具有比第一内部时钟信号ICLK滞后90度的相位。边沿触发电路510可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第一下降时钟信号FCLK1。第一下降时钟信号FCLK1的周期可以是第一内部时钟信号ICLK的周期的2倍。在第一下降时钟信号FCLK1的单个周期内，第一下降时钟信号FCLK1的脉冲宽度可以是单位时间量的4倍(4UI)。单位时间量UI可以是与时钟信号CLK的周期的一半和/或第一内部时钟信号ICLK的周期的四分之一相对应的时间量。边沿触发电路510可以产生具有在从第二内部时钟信号QCLK的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第一上升时钟信号RCLK1。第一上升时钟信号RCLK1的周期可以与第一内部时钟信号ICLK的周期相同。在第一上升时钟信号RCLK1的单个周期内，第一上升时钟信号RCLK1的脉冲宽度可以是单位时间量的3倍(3UI)。
选通发生电路520可以产生具有使能了第一时间量的脉冲的第一下降选通信号STRF1；并且可以产生具有使能了第二时间量的脉冲的第一上升选通信号STRR1。第一时间量可以比第二时间量长。选通发生电路520可以产生具有比第一上升选通信号STRR1使能了更长时间的脉冲的第一下降选通信号STRF1。例如，第一下降选通信号STRF1可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“3m”倍相对应和/或与时钟信号CLK的周期的“6m”倍相对应的时段。在此，“m”可以是2的倍数。第一上升选通信号STRR1可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“2m”倍相对应和/或与时钟信号CLK的周期的“4m”倍相对应的时段。可以基于第一下降时钟信号FCLK1和第一上升时钟信号RCLK1的脉冲宽度的公倍数来确定所述“3m”倍和“2m”倍。即，第一下降时钟信号FCLK1的单个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第一下降时钟信号FCLK1的总脉冲宽度可以对应于单位时间量的4倍(4UI)。第一上升时钟信号RCLK1的两个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第一上升时钟信号RCLK1的总脉冲宽度可以对应于单位时间的6倍(2*3UI＝6UI)。因此，第一下降时钟信号FCLK1的总脉冲宽度和第一上升时钟信号RCLK1的总脉冲宽度的最小公倍数可以是单位时间量的12倍(12UI)。
当假设“m”为4时，第一下降选通信号STRF1可以使能与第一内部时钟信号ICLK的十二个周期相对应的时段，并且第一下降时钟信号FCLK1的6个脉冲可以被包括在第一下降选通信号STRF1的脉冲内。因为第一下降时钟信号FCLK1的单个脉冲是单位时间量的4倍(4UI)，所以第一下降时钟信号FCLK1的、与单位时间量的24倍(6*4UI＝24UI)相对应的高电平时段可以被包括在第一下降选通信号STRF1的脉冲内。第一上升选通信号STRR1可以使能与第一内部时钟信号ICLK的八个周期相对应的时段，并且第一上升时钟信号RCLK1的8个脉冲可以被包括在第一上升选通信号STRR1的脉冲内。因为第一上升时钟信号RCLK1的单个脉冲是单位时间量的3倍(3UI)，所以第一上升时钟信号RCLK1的、与单位时间量的24倍(8*3UI＝24UI)相对应的高电平时段可以被包括在第一上升选通信号STRR1的脉冲内。
在一个实施例中，边沿触发电路510可以产生具有在从第一内部时钟信号ICLK的上升沿到第二内部时钟信号QCLK的上升沿的时段期间使能的脉冲的第一下降时钟信号FCLK1。边沿触发电路510可以产生具有在从第二内部时钟信号QCLK的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第一上升时钟信号RCLK1。参照图5C，第二内部时钟信号QCLK可以具有比第一内部时钟信号ICLK滞后90度的相位。边沿触发电路510可以产生具有在从第一内部时钟信号ICLK的上升沿到第二内部时钟信号QCLK的上升沿的时段期间使能的脉冲的第一下降时钟信号FCLK1。第一下降时钟信号FCLK1的周期可以与第一内部时钟信号ICLK的周期相同。在第一下降时钟信号FCLK1的单个周期内，第一下降时钟信号FCLK1的脉冲宽度可以是单位时间量(1UI)。边沿触发电路510可以产生具有在从第二内部时钟信号QCLK的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第一上升时钟信号RCLK1。第一上升时钟信号RCLK1的周期可以与第一内部时钟信号ICLK的周期相同。在第一上升时钟信号RCLK1的单个周期内，第一上升时钟信号RCLK1的脉冲宽度可以是单位时间量的3倍(3UI)。
选通发生电路520可以产生具有使能了第一时间量的脉冲的第一下降选通信号STRF1；并且可以产生具有使能了第二时间量的脉冲的第一上升选通信号STRR1。第一时间量可以比第二时间量长。选通发生电路520可以产生具有比第一上升选通信号STRR1使能了更长时间的脉冲的第一下降选通信号STRF1。例如，第一下降选通信号STRF1可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“3k”倍相对应和/或与时钟信号CLK的周期的“6k”倍相对应的时段。在此，“k”可以是等于或大于1的整数。第一上升选通信号STRR1可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“k”倍相对应和/或与时钟信号CLK的周期的“2k”倍相对应的时段。可以基于第一下降时钟信号FCLK1和第一上升时钟信号RCLK1的脉冲宽度的公倍数来确定所述“3k”倍和“k”倍。即，第一下降时钟信号FCLK1的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第一下降时钟信号FCLK1的总脉冲宽度可以对应于单位时间量(1UI)。第一上升时钟信号RCLK1的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第一上升时钟信号RCLK1的总脉冲宽度可以对应于单位时间的3倍(3UI)。因此，第一下降时钟信号FCLK1的总脉冲宽度和第一上升时钟信号RCLK1的总脉冲宽度的最小公倍数可以是单位时间量的3倍(3UI)。
当假设“k”为4时，第一下降选通信号STRF1可以使能与第一内部时钟信号ICLK的十二个周期相对应的时段，并且第一下降时钟信号FCLK1的12个脉冲可以被包括在第一下降选通信号STRF1的脉冲内。因为第一下降时钟信号FCLK1的单个脉冲是单位时间(1UI)，所以第一下降时钟信号FCLK1的、与单位时间量的12倍(12*1UI＝12UI)相对应的高电平时段可以被包括在第一下降选通信号STRF1的脉冲内。第一上升选通信号STRR1可以使能与第一内部时钟信号ICLK的四个周期相对应的时段，并且第一上升时钟信号RCLK1的四个脉冲可以被包括在第一上升选通信号STRR1的脉冲内。因为第一上升时钟信号RCLK1的单个脉冲是单位时间量的3倍(3UI)，所以第一上升时钟信号RCLK1的、与单位时间量的12倍(4*3UI＝12UI)相对应的高电平时段可以被包括在第一上升选通信号STRR1的脉冲内。
图6A是示出根据一个实施例的边沿触发电路610和选通发生电路620配置的示意图。图6B和图6C是示出图6A所示的配置的操作的时序图。参照图6A，边沿触发电路610可以接收第一内部时钟信号ICLK作为参考时钟信号CLKR，并且可以接收第三内部时钟信号ICLKB作为目标时钟信号CLKT。边沿触发电路610可以通过触发第一内部时钟信号ICLK和第三内部时钟信号ICLKB的边沿来产生第二下降时钟信号FCLK2和第二上升时钟信号RCLK2。选通发生电路620可以基于时钟信号CLK来产生第二下降选通信号STRF2和第二上升选通信号STRR2。选通发生电路620可以在第二下降时钟信号FCLK2和第二上升时钟信号RCLK2的单个周期内根据第二下降时钟信号FCLK2和第二上升时钟信号RCLK2的脉冲宽度来调节第二下降选通信号STRF2和第二上升选通信号STRR2的脉冲宽度。
边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第二下降时钟信号FCLK2。边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号ICLKB的上升沿的时段期间使能的脉冲的第二上升时钟信号RCLK2。参照图6B，第三内部时钟信号ICLKB可以具有比第一内部时钟信号ICLK滞后180度的相位。边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第二下降时钟信号FCLK2。第二下降时钟信号FCLK2的周期可以是第一内部时钟信号ICLK的周期的2倍。在第二下降时钟信号FCLK2的单个周期内，第二下降时钟信号FCLK2的脉冲宽度可以是单位时间量的4倍(4UI)。边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号ICLKB的上升沿的时段期间使能的脉冲的第二上升时钟信号RCLK2。第二上升时钟信号RCLK2的周期可以与第一内部时钟信号ICLK的周期相同。在第二上升时钟信号RCLK2的单个周期内，第二上升时钟信号RCLK2的脉冲宽度可以是单位时间量的2倍(2UI)。
选通发生电路620可以产生具有使能了第一时间量的脉冲的第二下降选通信号STRF2；并且可以产生具有使能了第二时间量的脉冲的第二上升选通信号STRR2。第一时间量可以与第二时间量相同。例如，第二下降选通信号STRF2可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“m”倍相对应和/或与时钟信号CLK的周期的“2m”倍相对应的时段。第二上升选通信号STRR2可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“m”倍相对应和/或与时钟信号CLK的周期的“2m”倍相对应的时段。可以基于第二下降时钟信号FCLK2和第二上升时钟信号RCLK2的脉冲宽度的公倍数来确定所述“m”倍。即，第二下降时钟信号FCLK2的单个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第二下降时钟信号FCLK2的总脉冲宽度可以对应于单位时间量的4倍(4UI)。第二上升时钟信号RCLK2的2个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第二上升时钟信号RCLK2的总脉冲宽度可以对应于单位时间量的4倍(4UI)。因此，第二下降时钟信号FCLK2的总脉冲宽度和第二上升时钟信号RCLK2的总脉冲宽度的最小公倍数可以是单位时间量的4倍(4UI)。
当假设“m”为4时，第二下降选通信号STRF2可以使能与第一内部时钟信号ICLK的八个周期相对应的时段，并且第二下降时钟信号FCLK2的四个脉冲可以被包括在第二下降选通信号STRF2的脉冲内。因为第二下降时钟信号FCLK2的单个脉冲是单位时间量的4倍(4UI)，所以第二下降时钟信号FCLK2的、与单位时间量的16倍(4*4UI＝16UI)相对应的高电平时段可以被包括在第二下降选通信号STRF2的脉冲内。第二上升选通信号STRR2可以使能与第一内部时钟信号ICLK的八个周期相对应的时段，并且第二上升时钟信号RCLK2的八个脉冲可以被包括在第二上升选通信号STRR2的脉冲内。因为第二上升时钟信号RCLK2的单个脉冲是单位时间量的2倍(2UI)，所以第二上升时钟信号RCLK2的、与单位时间量的16倍(8*2UI＝16UI)相对应的高电平时段可以被包括在第二上升选通信号STRR2的脉冲内。
在一个实施例中，边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号ICLKB的上升沿的时段期间使能的脉冲的第二下降时钟信号FCLK2。边沿触发电路610可以产生具有在从第三内部时钟信号ICLKB的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第二上升时钟信号RCLK2。参照图6C，第三内部时钟信号ICLKB可以具有比第一内部时钟信号ICLK滞后180度的相位。边沿触发电路610可以产生具有在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号ICLKB的上升沿的时段期间使能的脉冲的第二下降时钟信号FCLK2。第二下降时钟信号FCLK2的周期可以与第一内部时钟信号ICLK的周期相同。在第二下降时钟信号FCLK2的单个周期内，第二下降时钟信号FCLK2的脉冲宽度可以是单位时间量的2倍(2UI)。边沿触发电路610可以产生具有在从第三内部时钟信号ICLKB的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第二上升时钟信号RCLK2。第二上升时钟信号RCLK2的周期可以与第一内部时钟信号ICLK的周期相同。在第二上升时钟信号RCLK2的单个周期内，第二上升时钟信号RCLK2的脉冲宽度可以是单位时间量的2倍(2UI)。
选通发生电路620可以产生具有使能了第一时间量的脉冲的第二下降选通信号STRF2；并且可以产生具有使能了第二时间量的脉冲的第二上升选通信号STRR2。第一时间量可以与第二时间量相同。例如，第二下降选通信号STRF2可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“k”倍相对应和/或与时钟信号CLK的“2k”倍相对应的时段。第二上升选通信号STRR2可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“k”倍相对应和/或与时钟信号CLK的周期的“2k”倍相对应的时段。可以基于第二下降时钟信号FCLK2和第二上升时钟信号RCLK2的脉冲宽度的公倍数来确定所述“k”倍。即，第二下降时钟信号FCLK2的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第二下降时钟信号FCLK2的总脉冲宽度可以对应于单位时间量的2倍(2UI)。第二上升时钟信号RCLK2的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第二上升时钟信号RCLK2的总脉冲宽度可以对应于单位时间量的2倍(2UI)。因此，第二下降时钟信号FCLK2的总脉冲宽度和第二上升时钟信号RCLK2的总脉冲宽度的最小公倍数可以是单位时间量的2倍(2UI)。
当假设“k”为4时，第二下降选通信号STRF2可以使能与第一内部时钟信号ICLK的四个周期相对应的时段，并且第二下降时钟信号FCLK2的四个脉冲可以被包括在第二下降选通信号STRF2的脉冲内。因为第二下降时钟信号FCLK2的单个脉冲是单位时间量的2倍(2UI)，所以第二下降时钟信号FCLK2的、与单位时间量的8倍(4*2UI＝8UI)相对应的高电平时段可以被包括在第二下降选通信号STRF2的脉冲内。第二上升选通信号STRR2可以使能与第一内部时钟信号ICLK的四个周期相对应的时段，并且第二上升时钟信号RCLK2的四个脉冲可以被包括在第二上升选通信号STRR2的脉冲内。因为第二上升时钟信号RCLK2的单个脉冲是单位时间量的2倍(2UI)，所以第二上升时钟信号RCLK2的、与单位时间量的8倍(4*2UI＝8UI)相对应的高电平时段可以被包括在第二上升选通信号STRR2的脉冲内。
图7A是示出根据一个实施例的边沿触发电路710和选通发生电路720的配置的示意图。图7B和7C是示出图7A所示的配置的操作的时序图。参照图7A，边沿触发电路710可以接收第一内部时钟信号ICLK作为参考时钟信号CLKR，并且可以接收第四内部时钟信号QCLKB作为目标时钟信号CLKT。边沿触发电路710可以通过触发第一内部时钟信号ICLK和第四内部时钟信号QCLKB的边沿来产生第三下降时钟信号FCLK3和第三上升时钟信号RCLK3。选通发生电路720可以基于时钟信号CLK产生第三下降选通信号STRF3和第三上升选通信号STRR3。选通发生电路720可以在第三下降时钟信号FCLK3和第三上升时钟信号RCLK3的单个周期内根据第三下降时钟信号FCLK3和第三上升时钟信号RCLK3的脉冲宽度来调节第三下降选通信号STRF3和第三上升选通信号STRR3的脉冲宽度。
边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第三下降时钟信号FCLK3。边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第四内部时钟信号QCLKB的上升沿的时段期间使能的脉冲的第三上升时钟信号RCLK3。参照图7B，第四内部时钟信号QCLKB可以具有比第一内部时钟信号ICLK滞后270度的相位。边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第一内部时钟信号ICLK的随后的上升沿的时段期间使能的脉冲的第三下降时钟信号FCLK3。第三下降时钟信号FCLK3的周期可以是第一内部时钟信号ICLK的周期的2倍。在第三下降时钟信号FCLK3的单个周期内，第三下降时钟信号FCLK3的脉冲宽度可以是单位时间量的4倍(4UI)。边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第四内部时钟信号QCLKB的上升沿的时段期间使能的脉冲的第三上升时钟信号RCLK3。第三上升时钟信号RCLK3的周期可以与第一内部时钟信号ICLK的周期相同。在第三上升时钟信号RCLK3的单个周期内，第三上升时钟信号RCLK3的脉冲宽度可以是单位时间量的3倍(3UI)。
选通发生电路720可以产生具有使能了第一时间量的脉冲的第三下降选通信号STRF3；并且可以产生具有使能了第二时间量的脉冲的第三上升选通信号STRR3。第一时间量可以比第二时间量长。选通发生电路720可以产生具有比第三上升选通信号STRR3使能了更长时间的脉冲的第三下降选通信号STRF3。例如，第三下降选通信号STRF3可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“3m”倍相对应和/或与时钟信号CLK的周期的“6m”倍相对应的时段。第三上升选通信号STRR3可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“2m”倍相对应和/或与时钟信号CLK的周期的“4m”倍相对应的时段。可以基于第三下降时钟信号FCLK3和第三上升时钟信号RCLK3的脉冲宽度的公倍数来确定所述“3m”倍和“2m”倍。即，第三下降时钟信号FCLK3的单个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第三下降时钟信号FCLK3的总脉冲宽度可以对应于单位时间量的4倍(4UI)。第三上升时钟信号RCLK3的两个脉冲可以在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的两个周期相对应的时段期间出现的第三上升时钟信号RCLK3的总脉冲宽度可以对应于单位时间的6倍(2*3UI＝6UI)。因此，第三下降时钟信号FCLK3的总脉冲宽度和第三上升时钟信号RCLK3的总脉冲宽度的最小公倍数可以是单位时间量的12倍(12UI)。
当假设“m”为4时，第三下降选通信号STRF3可以使能与第一内部时钟信号ICLK的十二个周期相对应的时段，并且第三下降时钟信号FCLK3的六个脉冲可以被包括在第三下降选通信号STRF3的脉冲内。因为第三下降时钟信号FCLK3的单个脉冲是单位时间量的4倍(4UI)，所以第三下降时钟信号FCLK3的、与单位时间量的24倍(6*4UI＝24UI)相对应的高电平时段可以被包括在第三下降选通信号STRF3的脉冲内。第三上升选通信号STRR3可以使能与第一内部时钟信号ICLK的八个周期相对应的时段，并且第三上升时钟信号RCLK3的八个脉冲可以被包括在第三上升选通信号STRR3的脉冲内。因为第三上升时钟信号RCLK3的单个脉冲是单位时间量的3倍(3UI)，所以第三上升时钟信号RCLK3的、与单位时间量的24倍(8*3UI＝24UI)相对应的高电平时段可以被包括在第三上升选通信号STRR3的脉冲内。
在一个实施例中，边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第四内部时钟信号QCLKB的上升沿的时段期间内使能的脉冲的第三下降时钟信号FCLK3。边沿触发电路710可以产生具有在从第四内部时钟信号QCLKB的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第三上升时钟信号RCLK3。参照图7C，第四内部时钟信号QCLKB可以具有比第一内部时钟信号ICLK滞后270度的相位。边沿触发电路710可以产生具有在从第一内部时钟信号ICLK的上升沿到第四内部时钟信号QCLKB的上升沿的时段期间使能的脉冲的第三下降时钟信号FCLK3。第三下降时钟信号FCLK3的周期可以与第一内部时钟信号ICLK的周期相同。在第三下降时钟信号FCLK3的单个周期内，第三下降时钟信号FCLK3的脉冲宽度可以是单位时间量的3倍(3UI)。边沿触发电路710可以产生具有在从第四内部时钟信号QCLKB的上升沿到第一内部时钟信号ICLK的上升沿的时段期间使能的脉冲的第三上升时钟信号RCLK3。第三上升时钟信号RCLK3的周期可以与第一内部时钟信号ICLK的周期相同。在第三上升时钟信号RCLK3的单个周期内，第三上升时钟信号RCLK3的脉冲宽度可以是单位时间量(1UI)。
选通发生电路720可以产生具有使能了第一时间量的脉冲的第三下降选通信号STRF3；并且可以产生具有使能了第二时间量的脉冲的第三上升选通信号STRR3。第一时间量可以短于第二时间量。选通发生电路720可以产生具有比第三下降选通信号STRF3使能了更长时间的脉冲的第三上升选通信号STRR3。例如，第三下降选通信号STRF3可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“k”倍相对应和/或与时钟信号CLK的周期的“2k”倍相对应的时段。第三上升选通信号STRR3可以包括这样的脉冲，其使能了与第一内部时钟信号ICLK的周期的“3k”倍相对应和/或与时钟信号CLK的周期的“6k”倍相对应的时段。可以基于第三下降时钟信号FCLK3和第三上升时钟信号RCLK3的脉冲宽度的公倍数来确定所述“k”倍和“3k”倍。即，第三下降时钟信号FCLK3的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现。在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第三下降时钟信号FCLK3的总脉冲宽度可以对应于单位时间量的3倍(3UI)。第三上升时钟信号RCLK3的单个脉冲可以在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现；并且在与第一内部时钟信号ICLK的单个周期相对应的时段期间出现的第三上升时钟信号RCLK3的总脉冲宽度可以对应于单位时间量(1UI)。因此，第三下降时钟信号FCLK3的总脉冲宽度和第三上升时钟信号RCLK3的总脉冲宽度的最小公倍数可以是单位时间量的3倍(3UI)。
当假设“k”为4时，第三下降选通信号STRF3可以使能与第一内部时钟信号ICLK的四个周期相对应的时段，并且第三下降时钟信号FCLK3的四个脉冲可以被包括在第三下降选通信号STRF3的脉冲内。因为第三下降时钟信号FCLK3的单个脉冲是单位时间量的3倍(3UI)，所以第三下降时钟信号FCLK3的、与单位时间量的12倍(4*3UI＝12UI)相对应的高电平时段可以被包括在第三下降选通信号STRF3的脉冲内。第三上升选通信号STRR3可以使能与第一内部时钟信号ICLK的十二个周期相对应的时段，并且第三上升时钟信号RCLK3的十二个脉冲可以被包括在第三上升选通信号STRR3的脉冲内。因为第三上升时钟信号RCLK3的单个脉冲是单位时间量(1UI)，所以第三上升时钟信号RCLK3的、与单位时间量的12倍(12*1UI＝12UI)相对应的高电平时段可以被包括在第三上升选通信号STRR3的脉冲内。
图8A是示出根据一个实施例的选通信号发生器810的配置和操作的示意图。参照图8A，选通信号发生器810可以包括时钟分频器811、第一触发器812、第二触发器813、第三触发器814和与非门815。时钟分频器811可以接收时钟信号CLK。时钟分频器811可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。例如，时钟分频器811可以通过将时钟信号CLK的频率二分频来产生分频时钟信号CLKN。第一触发器812、第二触发器813和第三触发器814可以在它们的时钟节点CK处共同接收分频时钟信号CLKN。第一触发器812的输入节点D可以耦接到与非门815的输出节点。第二触发器813的输入节点D可以耦接到第一触发器812的输出节点Q。第二触发器813的输出节点Q可以耦接到与非门815的第一输入节点和第三触发器814的输入节点D两者。第三触发器814的输出节点Q可以耦接到与非门815的第二输入节点。
时钟分频器811可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。分频时钟信号CLKN的周期可以是时钟信号CLK的周期的2倍。从第二触发器813的输出节点输出的信号B1可以具有比通过第一触发器812的输出节点Q输出的信号A1滞后了分频时钟信号CLKN的单个周期的相位。从第三触发器814的输出节点Q输出的信号C1可以具有比通过第二触发器813的输出节点Q输出的信号B1滞后了分频时钟信号CLKN的单个周期的相位。当通过第二触发器813的输出节点Q和第三触发器814的输出节点Q输出的信号B1和C1具有逻辑高电平时，与非门815可以输出具有逻辑低电平的输出信号，并且第一触发器812可以与分频时钟信号CLKN的上升沿同步地将通过第一触发器812输出的信号A1的逻辑电平改变为逻辑低电平。因此，选通信号发生器810可以产生具有使能了分频时钟信号CLKN的3个周期的脉冲的选通信号。信号A1、B1和C1中的任一个可以被输出为该选通信号。
图8B是示出根据一个实施例的选通信号发生器820的配置和操作的示意图。参照图8B，选通信号发生器820可以包括时钟分频器821、第一触发器822、第二触发器823、第三触发器824和或非门825。时钟分频器821可以接收时钟信号CLK。时钟分频器821可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。例如，时钟分频器821可以通过将时钟信号CLK的频率二分频来产生分频时钟信号CLKN。第一触发器822、第二触发器823和第三触发器824可以在它们的时钟节点CK处共同接收分频时钟信号CLKN。第一触发器822的输入节点D可以耦接到或非门825的输出节点。第二触发器823的输入节点D可以耦接到第一触发器822的输出节点Q。第二触发器823的输出节点Q可以耦接到或非门825的第一输入节点和第三触发器824的输入节点D两者。第三触发器824的输出节点Q可以耦接到或非门825的第二输入节点。
时钟分频器821可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。分频时钟信号CLKN的周期可以是时钟信号CLK的周期的2倍。从第二触发器823的输出节点输出的信号B2可以具有比通过第一触发器822的输出节点Q输出的信号A2滞后了分频时钟信号CLKN的单个周期的相位。从第三触发器824的输出节点Q输出的信号C2可以具有比通过第二触发器823的输出节点Q输出的信号B2滞后了分频时钟信号CLKN的单个周期的相位。当通过第二触发器823的输出节点Q和第三触发器824的输出节点Q输出的信号B2和C2之间的任一个具有逻辑高电平时，或非门825可以输出具有逻辑低电平的输出信号，并且第一触发器822可以与分频时钟信号CLKN的上升沿同步地将通过第一触发器822输出的信号A2的逻辑电平改变为逻辑低电平。因此，选通信号发生器820可以产生具有使能了分频时钟信号CLKN的两个周期的脉冲的选通信号。信号A2、B2和C2中的任一个可以被输出为该选通信号。
图8C是示出根据一个实施例的选通信号发生器830的配置和操作的示意图。参照图8C，选通信号发生器830可以包括时钟分频器831、第一触发器832、第二触发器833、第三触发器834、第四触发器835、第一或门836、第二或门837和或非门838。时钟分频器831可以接收时钟信号CLK。时钟分频器831可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。例如，时钟分频器831可以通过将时钟信号CLK的频率二分频来产生分频时钟信号CLKN。第一触发器832、第二触发器833、第三触发器834和第四触发器835可以在它们的时钟节点CK处共同接收分频时钟信号CLKN。第一触发器832的输入节点D可以耦接到或非门838的输出节点。第一触发器832的输出节点Q可以耦接到第二触发器833的输入节点D和第一或门836的第一输入节点两者。第二触发器833的输出节点Q可以耦接到第三触发器834的输入节点D和第一或门836的第二输入节点两者。第三触发器834的输出节点Q可以耦接到第四触发器835的输入节点D和第二或门837的第一输入节点两者。第四触发器835的输出节点Q可以耦接到第二或门837的第二输入节点。或非门838的第一输入节点可以耦接到第一或门836的输出节点，并且或非门838的第二输入节点可以耦接到第二或门837的输出节点。
时钟分频器831可以通过对时钟信号CLK的频率进行分频来产生分频时钟信号CLKN。分频时钟信号CLKN的周期可以是时钟信号CLK的周期的2倍。从第二触发器833的输出节点Q输出的信号B3可以具有比通过第一触发器832的输出节点Q输出的信号A3滞后了分频时钟信号CLKN的单个周期的相位。从第三触发器834的输出节点Q输出的信号C3可以具有比通过第二触发器833的输出节点Q输出的信号B3滞后了分频时钟信号CLKN的单个周期的相位。通过第四触发器835的输出节点Q输出的D3可以具有比通过第三触发器834的输出节点Q输出的信号C3滞后了分频时钟信号CLKN的单个周期的相位。当通过第一触发器832的输出节点Q和第二触发器833的输出节点Q输出的信号A3和B3之间的任一个具有逻辑高电平时，第一或门836可以输出具有逻辑高电平的信号。当通过第三触发器834的输出节点Q和第四触发器835的输出节点Q输出的信号C3和D3之间的任一个具有逻辑高电平时，第二或门837可以输出具有逻辑高电平的信号。当第一或门836与第二或门837之间的任一个输出具有逻辑高电平的信号时，或非门838可以输出具有逻辑低电平的信号。第一触发器832可以与分频时钟信号CLKN的上升沿同步地将通过第一触发器832输出的信号A3的逻辑电平改变为逻辑低电平。因此，选通信号发生器830可以产生具有使能了分频时钟信号CLKN的单个周期的脉冲的选通信号。信号A3、B3、C3和D3中的任一个可以被输出为该选通信号。
被配置为如参照图5B所述来操作的选通发生电路520可以包括图8A和图8B中所示的选通信号发生器810和820。选通发生电路520可以通过采用图8A中所示的选通信号发生器810来产生第一下降选通信号STRF1，并且可以通过采用图8B中所示的选通信号发生器820来产生第一上升选通信号STRR1。被配置为如参照图5C所述来操作的选通发生电路520可以包括图8A和图8C中所示的选通信号发生器810和830。选通发生电路520可以通过采用图8A所示的选通信号发生器810来产生第一下降选通信号STRF1，并且可以通过采用图8C所示的选通信号发生器830来产生第一上升选通信号STRR1。被配置为如参照图6B所述来操作的选通发生电路620可以包括图8B所示的选通信号发生器820。选通发生电路620可以通过采用图8B所示的选通信号发生器820来产生第二下降选通信号STRF2和第二上升选通信号STRR2。被配置为如参照图6C所述来操作的选通发生电路620可以包括图8A、图8B和图8C所示的选通信号发生器810、820和830之中的任一个。选通发生电路620可以通过采用图8A、图8B和图8C所示的选通信号发生器810、820和830之中的任一个来产生第二下降选通信号STRF2和第二上升选通信号STRR2。被配置为如参照图7B所述来操作的选通发生电路720可以包括图8A和图8B所示的选通信号发生器810和820。选通发生电路720可以通过采用图8A所示的选通信号发生器810来产生第三下降选通信号STRF3，并且可以通过采用图8B所示的选通信号发生器820来产生第三上升选通信号STRR3。被配置为如参照图7C所述来操作的选通发生电路720可以包括图8C和图8A所示的选通信号发生器830和810。选通发生电路720可以通过采用图8C所示的选通信号发生器830来产生第三下降选通信号STRF3，并且可以通过采用图8A所示的选通信号发生器810来产生第三上升选通信号STRR3。
图9A是示出根据一个实施例的相位检测器900A的配置的示意图。参照图9A，相位检测器900A可以被应用为图4所示的相位检测器430。相位检测器900A可以接收下降时钟信号FCLK、上升时钟信号RCLK、下降选通信号STRF和上升选通信号STRR。相位检测器900A可以基于下降时钟信号FCLK和下降选通信号STRF产生同相输出信号OUTP；并且可以基于上升时钟信号RCLK和上升选通信号STRR产生反相输出信号OUTN。相位检测器900A可以通过将同相输出信号OUTP和反相输出信号OUTN的电压电平进行比较来产生相位检测信号DCD。
相位检测器900A可以包括占空检测器901和比较器902。占空检测器901可以包括第一电容器C1和第二电容器C2。第一电容器C1可以耦接到同相输出节点OP。可以从同相输出节点OP产生同相输出信号OUTP。第二电容器C2可以耦接到反相输出节点ON。可以从反相输出节点ON产生反相输出信号OUTN。占空检测器901可以通过检测在下降选通信号STRF的使能时段内的下降时钟信号FCLK的脉冲宽度和/或高电平时段来产生同相输出信号OUTP。占空检测器901可以通过基于在下降选通信号STRF的使能时段内的下降时钟信号FCLK的脉冲而将第一电容器C1放电来产生同相输出信号OUTP。占空检测器901可以通过检测在上升选通信号STRR的使能时段内的上升时钟信号RCLK的脉冲宽度和/或高电平时段来产生反相输出信号OUTN。占空检测器901可以通过基于在上升选通信号STRR的使能时段内的上升时钟信号RCLK的脉冲而将第二电容器C2放电来产生反相输出信号OUTN。因为在下降选通信号STRF中包括的下降时钟信号FCLK的高电平时段和在上升选通信号STRR中包括的上升时钟信号RCLK的高电平时段相同，所以第一电容器C1和第二电容器C2可以具有彼此基本相同的电容。当第一电容器C1和第二电容器C2具有彼此基本相同的电容时，相位检测器900A可以被设计为具有对称结构。因此，相位检测器900A可以执行精确的占空检测操作，使得可以精确地调节多个内部时钟信号ICLK、QCLK、ICLKB和QCLKB的相位。
参照图4，当参考时钟信号CLKR和目标时钟信号CLKT具有彼此不同的占空比时，在下降选通信号STRF中包括的下降时钟信号FCLK的高电平时段和在上升选通信号STRR中包括的上升时钟信号RCLK的高电平时段可彼此不同。例如，当下降时钟信号FCLK的高电平时段长于上升时钟信号RCLK的高电平时段时，同相输出信号OUTP的电压电平可以低于反相输出信号OUTN的电压电平。比较器902可以通过将同相输出信号OUTP和反相输出信号OUTN的电压电平进行比较来产生相位检测信号DCD。例如，当同相输出信号OUTP的电压电平低于反相输出信号OUTN的电压电平时，比较器902可以输出具有逻辑低电平的相位检测信号DCD。当同相输出信号OUTP的电压电平高于反相输出信号OUTN的电压电平时，比较器902可以输出具有逻辑高电平的相位检测信号DCD。
占空检测器901可以包括第一检测路径910和第二检测路径920。第一检测路径910和第二检测路径920可能不会彼此耦接。占空检测器901可以通过单端类型的放大电路来实现。第一检测路径910可以包括第一电容器C1、第一晶体管911、第三晶体管912和第五晶体管913。第一晶体管911可以是P沟道MOS晶体管；而第三晶体管912和第五晶体管913中的每一个可以是N沟道MOS晶体管。第一晶体管911可以在其栅极处接收预充电信号PCGB；可以在其源极处耦接到提供第一电源电压V1所通过的节点；和可以在其漏极处耦接到提供同相输出信号OUTP所通过的同相输出节点OP。第三晶体管912可以在其栅极处接收下降时钟信号FCLK；和可以在其漏极处耦接到提供同相输出信号OUTP所通过的同相输出节点OP。第五晶体管913可以在其栅极处接收下降选通信号STRF；可以在其漏极处耦接到第三晶体管912的源极；和可以在其源极处耦接到提供第二电源电压V2所通过的节点。第二电源电压V2可以具有比第一电源电压V1低的电压电平。在一个实施例中，第三晶体管912可以被修改为在其栅极处接收下降选通信号STRF，而第五晶体管913可以被修改为在其栅极处接收下降时钟信号FCLK。第一检测路径910还可以包括第七晶体管914和第九晶体管915中的至少一个。第七晶体管914和第九晶体管915中的每一个可以是N沟道MOS晶体管。第七晶体管914可以在其栅极处接收预充电信号PCGB；并可以通过其漏极和源极而耦接在第五晶体管913的源极和提供第二电源电压V2所通过的节点之间。第九晶体管915可以在其栅极接收下降选通信号STRF；并可以通过其漏极和源极耦接在第三晶体管912的漏极和提供同相输出信号OUTP所通过的同相输出节点OP之间。在一个实施例中，第七晶体管914可以被修改为接收第一电源电压V1而不是预充电信号PCGB。
第二检测路径920可以包括第二电容器C2、第二晶体管921、第四晶体管922和第六晶体管923。第二晶体管921可以是P沟道MOS晶体管；第四晶体管922和第六晶体管923中的每一个可以是N沟道MOS晶体管。第二晶体管921可以在其栅极处接收预充电信号PCGB；可以在其源极处耦接到提供第一电源电压V1所通过的节点；和可以在其漏极处耦接到提供反相输出信号OUTN所通过的反相输出节点ON。第四晶体管922可以在其栅极处接收上升时钟信号RCLK；和可以在其漏极处耦接到提供反相输出信号OUTN所通过的反相输出节点ON。第六晶体管923可以在其栅极处接收上升选通信号STRR；可以在其漏极处耦接到第四晶体管922的源极；和可以在其源极处耦接到提供第二电源电压V2所通过的节点。第二电源电压V2可以具有比第一电源电压V1低的电压电平。在一个实施例中，第四晶体管922可以被修改为在其栅极处接收上升选通信号STRR，而第六晶体管923可以被修改为在其栅极处接收上升时钟信号RCLK。第二检测路径920还可以包括第八晶体管924和第十晶体管925中的至少一个。第八晶体管924和第十晶体管925中的每一个可以是N沟道MOS晶体管。第八晶体管924可以在其栅极处接收预充电信号PCGB；和可以通过其漏极和源极而耦接在第六晶体管923的源极和提供第二电源电压V2所通过的节点之间。第十晶体管925可以在其栅极接收上升选通信号STRR；和可以通过其漏极和源极而耦接在第四晶体管922的漏极和提供反相输出信号OUTN所通过的反相输出节点ON之间。在一个实施例中，第八晶体管924可以被修改为接收第一电源电压V1而不是预充电信号PCGB。
当预充电信号PCGB被使能为逻辑低电平时，第一晶体管911和第二晶体管921可以导通；并且第一电源电压V1可以被提供给第一电容器C1和第二电容器C2以对第一电容器C1和第二电容器C2进行充电。当下降选通信号STRF被使能时，第五晶体管913可以导通；并且每当下降时钟信号FCLK的脉冲出现时，第三晶体管912可以导通。因此，在下降选通信号STRF的使能时段期间，只要时间与下降时钟信号FCLK的高电平时段相对应，第一检测路径910就可以将第一电容器C1放电。当上升选通信号STRR被使能时，第六晶体管923可以导通；并且每当上升时钟信号RCLK的脉冲出现时，第四晶体管922就可以导通。因此，在上升选通信号STRR的使能时段期间，只要时间与上升时钟信号RCLK的高电平时段相对应，第二检测路径920就可以将第二电容器C2放电。当参考时钟信号CLKR与目标时钟信号CLKT之间的相位差大于或小于90度、180度或270度时，下降时钟信号FCLK的高电平时段的长度和上升时钟信号RCLK的高电平时段的长度可彼此不同。因此，第一电容器C1的放电量和第二电容器C2的放电量可变得彼此不同；并且同相输出信号OUTP和反相输出信号OUTN的电压电平变得彼此不同。
图9B是示出根据一个实施例的相位检测器900B的配置的示意图。参照图9B，相位检测器900B可以具有与图9A所示的相位检测器900A基本相同的配置。相位检测器900B可以是与相位检测器900A不同的差分类型的相位检测器。在相位检测器900B内，第五晶体管913和第六晶体管923的源极可以彼此耦接。
图10A是示出根据一个实施例的相位检测电路1000A的配置的示意图。相位检测电路1000A可以被应用为图3所示的相位检测电路310。参照图10A，相位检测电路1000A可以包括第一边沿触发电路1011、第一选通发生电路1012、第一相位检测器1013、第二边沿触发电路1021、第二选通发生电路1022、第二相位检测器1023、第三边沿触发电路1031、第三选通发生电路1032和第三相位检测器1033。第一边沿触发电路1011可以基于第一内部时钟信号ICLK和第二内部时钟信号QCLK来产生第一下降时钟信号FCLK1和第一上升时钟信号RCLK1。第一选通发生电路1012可以基于时钟信号CLK产生第一下降选通信号STRF1和第一上升选通信号STRR1。第一相位检测器1013可以基于第一下降时钟信号FCLK1、第一上升时钟信号RCLK1、第一下降选通信号STRF1和第一上升选通信号STRR1来产生第一相位检测信号DCD1。图5A所示并被配置为如图5B和图5C所示来操作的边沿触发电路510可以被应用为第一边沿触发电路1011。图8A至图8C所示的选通发生电路810、820和830可以被应用为第一选通发生电路1012。图9A和图9B所示的相位检测器900A和900B中的至少一个可以被应用为第一相位检测器1013。
第二边沿触发电路1021可以基于第一内部时钟信号ICLK和第三内部时钟信号ICLKB来产生第二下降时钟信号FCLK2和第二上升时钟信号RCLK2。第二选通发生电路1022可以基于时钟信号CLK产生第二下降选通信号STRF2和第二上升选通信号STRR2。第二相位检测器1023可以基于第二下降时钟信号FCLK2、第二上升时钟信号RCLK2、第二下降选通信号STRF2和第二上升选通信号STRR2来产生第二相位检测信号DCD2。图6A所示并被配置为如图6B和图6C所示来操作的边沿触发电路610可以被应用为第二边沿触发电路1021。图8A至图8C所示的选通发生电路810、820和830可以被应用为第二选通发生电路1022。图9A和图9B所示的相位检测器900A和900B中的至少一个可以被应用为第二相位检测器1023。
第三边沿触发电路1031可以基于第一内部时钟信号ICLK和第四内部时钟信号QCLKB来产生第三下降时钟信号FCLK3和第三上升时钟信号RCLK3。第三选通发生电路1032可以基于时钟信号CLK产生第三下降选通信号STRF3和第三上升选通信号STRR3。第三相位检测器1033可以基于第三下降时钟信号FCLK3、第三上升时钟信号RCLK3、第三下降选通信号STRF3和第三上升选通信号STRR3来产生第三相位检测信号DCD3。图7A所示并被配置为如图7B和图7C所示来操作的边沿触发电路710可以被应用为第三边沿触发电路1031。图8A至图8C所示的选通发生电路810、820和830可以用作第三选通发生电路1032。图9A和图9B所示的相位检测器900A和900B中的至少一个可以被应用为第三相位检测器1033。
相位检测电路1000A可以同时对第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB执行占空校正操作和/或相位调节操作。参照图1和图10A，当时钟发生电路100接收时钟信号CLK时，相位延迟电路110可以对时钟信号CLK执行延迟锁定操作。当相位延迟电路110完成延迟锁定操作时，相位检测电路1000A可以同时参考第一内部时钟信号ICLK对第二内部时钟信号至第四内部时钟信号QCLK、ICLKB和QCLKB执行相位检测操作；并且可以同时产生第一相位检测信号至第三相位检测信号DCD1、DCD2和DCD3。因此，相位控制电路130和多相位时钟输出电路120可以同时对第二内部时钟信号至第四内部时钟信号QCLK、ICLKB和QCLKB执行相位调节操作。当相位调节操作完成时，第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB可以被包括时钟发生电路100的半导体装置的内部电路使用。
图10B是示出根据一个实施例的相位检测电路1000B的配置的示意图。相位检测电路1000B可以应用为图3所示的相位检测电路310。参照图10B，相位检测电路1000B可以包括第一边沿触发电路1041、第一选通发生电路1042、第二边沿触发电路1051、第二选通发生电路1052、第三边沿触发电路1061、第三选通发生电路1062和单个相位检测器1070。第一边沿触发电路1041和第一选通发生电路1042可以具有与图10A所示的第一边沿触发电路1011和第一选通发生电路1012相同的配置，除了第一边沿触发电路1041和第一选通发生电路1042还接收第一使能信号EN1之外。第二边沿触发电路1051和第二选通发生电路1052可以具有与图10A所示的第二边沿触发电路1021和第二选通发生电路1022相同的配置，除了第二边沿触发电路1051和第二选通发生电路1052还接收第二使能信号EN2之外。第三边沿触发电路1061和第三选通发生电路1062可以具有与图10A所示的第三边沿触发电路1031和第三选通发生电路1032相同的配置，除了第三边沿触发电路1061和第三选通发生电路1062还接收第三使能信号EN3之外。
第一使能信号至第三使能信号EN1、EN2和EN3可以顺序地被使能。例如，当时钟发生电路100的相位延迟电路110完成延迟锁定操作时，第一使能信号EN1可以被使能。当参考第一内部时钟信号ICLK完成对第二内部时钟信号QCLK的相位调节操作时，第二使能信号EN2可以被使能。当参考第一内部时钟信号ICLK完成对第三内部时钟信号ICLKB的相位调节操作时，第三使能信号EN3可以被使能。第一边沿触发电路至第三边沿触发电路1041、1042和1043以及第一选通发生电路至第三选通发生电路1042、1052和1062可以分别基于第一使能信号至第三使能信号EN1、EN2和EN3而顺序地操作。因此，相位检测电路1000B可以包括单个相位检测器1070。相位检测器1070可以基于第一下降时钟信号FCLK1、第一上升时钟信号RCLK1、第一下降选通信号STRF1和第一上升选通信号STRR1来产生第一相位检测信号DCD1。相位检测器1070可以基于第二下降时钟信号FCLK2、第二上升时钟信号RCLK2、第二下降选通信号STRF2和第二上升选通信号STRR2来产生第二相位检测信号DCD2。相位检测器1070可以基于第三下降时钟信号FCLK3、第三上升时钟信号RCLK3、第三下降选通信号STRF3和第三上升选通信号STRR3来产生第三相位检测信号DCD3。
时钟发生电路100可以包括相位检测电路1000B，并且可以顺序地对第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB执行占空校正操作和/或相位调节操作。当时钟发生电路100接收时钟信号CLK时，相位延迟电路110可以对时钟信号CLK执行延迟锁定操作。当相位延迟电路110完成延迟锁定操作时，第一使能信号EN1可以被使能；相位检测电路1000B可以参考第一内部时钟信号ICLK对第二内部时钟信号QCLK执行相位检测操作；并且多相位时钟输出电路120和相位控制电路130可以对第二内部时钟信号QCLK执行相位调节操作。当对第二内部时钟信号QCLK的相位调节操作完成时，第二使能信号EN2可以被使能；相位检测电路1000B可以参考第一内部时钟信号ICLK对第三内部时钟信号ICLKB执行相位检测操作；并且多相位时钟输出电路120和相位控制电路130可以对第三内部时钟信号ICLKB执行相位调节操作。当对第三内部时钟信号ICLKB的相位调节操作完成时，第三使能信号EN3可以被使能；相位检测电路1000B可以参考第一内部时钟信号ICLK对第四内部时钟信号QCLKB执行相位检测操作；并且多相位时钟输出电路120和相位控制电路130可以对第四内部时钟信号QCLKB执行相位调节操作。当对第四内部时钟信号QCLKB的相位调节操作完成时，包括时钟发生电路100的半导体装置的内部电路可以使用第一内部时钟信号至第四内部时钟信号ICLK、QCLK、ICLKB和QCLKB。
图11是示出根据一个实施例的半导体系统1100的配置的示意图。参照图11，半导体系统1100可以包括第一半导体装置1110和第二半导体装置1120。第一半导体装置1110可以提供用于第二半导体装置1120进行操作的各种控制信号。第一半导体装置1110可以包括各种类型的设备。例如，第一半导体装置1110可以是主机设备，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器。例如，第二半导体装置1120可以是存储器件，并且该存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
第二半导体装置1120可以通过多个总线耦接到第一半导体装置1110。多个总线可以是信号传输路径、链路或用于传送信号的信道。多个总线可以包括时钟总线1101和数据总线1102。时钟总线1101可以是单向总线，而数据总线1102可以是双向总线。尽管未示出，但是半导体系统1100还可以包括被配置为将命令信号和地址信号从第一半导体装置1110传送到第二半导体装置1120的命令总线和地址总线。第二半导体装置1120可以通过时钟总线1101耦接到第一半导体装置1110，并且可以通过时钟总线1101从第一半导体装置1110接收系统时钟信号SCLK。系统时钟信号SCLK可以作为单端信号传输，以及可以与互补系统时钟信号SCLKB一起作为差分信号传输。第二半导体装置1120可以通过数据总线1102耦接到第一半导体装置1110，并且可以通过数据总线1102从第一半导体装置1110接收数据DQ和将数据DQ传输到第一半导体装置1110。
第一半导体装置1110可以包括系统时钟发生电路1111和数据输入/输出电路1112。系统时钟发生电路1111可以产生系统时钟信号SCLK。系统时钟发生电路1111可以通过时钟总线1101向第二半导体装置1120提供系统时钟信号SCLK。系统时钟发生电路1111可以产生并传输系统时钟信号SCLK，连同互补系统时钟信号SCLKB一起。系统时钟发生电路1111可以包括诸如锁相环电路的时钟发生电路。系统时钟发生电路1111可以产生多个第一内部时钟信号INCLK1，其依次与系统时钟信号SCLK具有恒定的相位差。图1所示的时钟发生电路100可以应用为系统时钟发生电路1111。数据输入/输出电路1112可以从系统时钟发生电路1111接收多个第一内部时钟信号INCLK1。数据输入/输出电路1112可以耦接到数据总线1102，可以通过数据总线1102传输数据DQ，并且可以接收通过数据总线1102提供的数据DQ。数据输入/输出电路1112可以与多个第一内部时钟信号INCLK1同步地将数据DQ传输到第二半导体装置1120，并且可以与多个第一内部时钟信号INCLK1同步地接收从第二半导体装置1120传输的数据DQ。
第二半导体装置1120可以包括内部时钟发生电路1121和数据输入/输出电路1122。内部时钟发生电路1121可以耦接到时钟总线1101，并且可以接收通过时钟总线1101传输的系统时钟信号SCLK和互补系统时钟信号SCLKB。内部时钟发生电路1121可以包括被配置为通过将系统时钟信号SCLK延迟来产生延迟时钟信号CLKD的延迟锁定环电路。内部时钟发生电路1121可以产生多个第二内部时钟信号INCLK2，其依次与延迟时钟信号CLKD具有恒定的相位差。图1所示的时钟发生电路100可以应用为内部时钟发生电路1121。数据输入/输出电路1122可以从内部时钟发生电路1121接收多个第二内部时钟信号INCLK2。数据输入/输出电路1122可以耦接到数据总线1102，可以通过数据总线1102传输数据DQ，并且可以接收通过数据总线1102提供的数据DQ。数据输入/输出电路1122可以与多个第二内部时钟信号INCLK2同步地向第一半导体装置1110传输数据DQ，并且可以与多个第二内部时钟信号INCLK2同步地接收从第一半导体装置1110传输的数据DQ。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。相应地，不应基于所描述的实施例来限制相位检测电路、时钟发生电路和使用其的半导体装置。相反，当结合以上描述和附图时，本文所述的相位检测电路、时钟发生电路和使用其的半导体装置仅应根据所附权利要求书来限制。

Claims (30)

1.一种相位检测电路，包括：
边沿触发电路，所述边沿触发电路被配置为基于参考时钟信号和目标时钟信号产生下降时钟信号和上升时钟信号；
选通发生电路，所述选通发生电路被配置为：产生具有使能了第一时间量的脉冲的下降选通信号，并产生具有使能了第二时间量的脉冲的上升选通信号，所述第一时间量和所述第二时间量是基于所述参考时钟信号与所述目标时钟信号之间的相位关系来设置的；和
相位检测器，所述相位检测器被配置为基于所述下降时钟信号、所述上升时钟信号、所述下降选通信号和所述上升选通信号来产生相位检测信号。
2.根据权利要求1所述的相位检测电路，其中所述第一时间量和所述第二时间量被设置为使得在所述下降选通信号中包括的所述下降时钟信号的高电平时段的长度与在所述上升选通信号中包括的所述上升时钟信号的高电平时段的长度相同。
3.根据权利要求1所述的相位检测电路，
其中所述目标时钟信号具有比所述参考时钟信号滞后90度的相位，以及
其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述参考时钟信号的随后的上升沿的时段期间使能的脉冲的所述下降时钟信号，和
具有在从所述目标时钟信号的上升沿到所述参考时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
4.根据权利要求2所述的相位检测电路，其中所述第一时间量比所述第二时间量长。
5.根据权利要求2所述的相位检测电路，其中所述第一时间量对应于所述参考时钟信号的周期的“3m”倍；并且所述第二时间量对应于所述参考时钟信号的周期的“2m”倍，“m”是2的倍数。
6.根据权利要求1所述的相位检测电路，
其中所述目标时钟信号具有比所述参考时钟信号滞后180度的相位，
其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述参考时钟信号的随后的上升沿的时段期间使能的脉冲的所述下降时钟信号，以及
具有在从所述参考时钟信号的上升沿到所述目标时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
7.根据权利要求6所述的相位检测电路，其中所述第一时间量与所述第二时间量相同。
8.根据权利要求6所述的相位检测电路，其中所述第一时间量和所述第二时间量中的每一个对应于所述参考时钟信号的周期的“m”倍，“m”是2的倍数。
9.根据权利要求1所述的相位检测电路，
其中所述目标时钟信号具有比所述参考时钟信号滞后270度的相位，以及
其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述参考时钟信号的随后的上升沿的时段期间使能的脉冲的所述下降时钟信号，以及
具有在从所述参考时钟信号的上升沿到所述目标时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
10.根据权利要求9所述的相位检测电路，其中所述第一时间量比所述第二时间量长。
11.根据权利要求9所述的相位检测电路，其中所述第一时间量对应于所述参考时钟信号的周期的“3m”倍；并且所述第二时间量对应于所述参考时钟信号的周期的“2m”倍，“m”是2的倍数。
12.根据权利要求1所述的相位检测电路，其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述目标时钟信号的上升沿的时段期间使能的脉冲的所述下降时钟信号，以及
具有在从所述目标时钟信号的上升沿到所述参考时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
13.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后90度的相位时，所述第一时间量比所述第二时间量长。
14.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后90度的相位时，所述第一时间量对应于所述参考时钟信号的周期的“3k”倍；并且所述第二时间量对应于所述参考时钟信号的周期的“k”倍，“k”是等于或大于1的整数。
15.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后180度的相位时，所述第一时间量与所述第二时间量相同。
16.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后180度的相位时，所述第一时间量和所述第二时间量中的每一个对应于所述参考时钟信号的周期的“k”倍，“k”是等于或大于1的整数。
17.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后270度的相位时，所述第一时间量小于所述第二时间量。
18.根据权利要求12所述的相位检测电路，其中当所述目标时钟信号具有比所述参考时钟信号滞后270度的相位时，所述第一时间量对应于所述参考时钟信号的周期的“k”倍；并且所述第二时间量对应于所述参考时钟信号的周期的“3k”倍，“k”是等于或大于1的整数。
19.根据权利要求1所述的相位检测电路，其中所述相位检测器通过检测在所述下降选通信号的使能时段内的所述下降时钟信号的脉冲和在所述上升选通信号的使能时段内的所述上升时钟信号的脉冲，来产生所述相位检测信号。
20.根据权利要求1所述的相位检测电路，其中所述相位检测器包括：
占空检测器，所述占空检测器被配置为基于所述下降时钟信号和所述下降选通信号来产生同相输出信号，和基于所述上升时钟信号和所述上升选通信号来产生反相输出信号；以及
比较器，所述比较器被配置为通过将所述同相输出信号与所述反相输出信号进行比较来产生所述相位检测信号。
21.根据权利要求20所述的相位检测电路，其中所述占空检测器包括：
第一电容器，所述第一电容器耦接到同相输出节点；和
第二电容器，所述第二电容器耦接到反相输出节点，
其中，所述占空检测器通过基于所述下降时钟信号和所述下降选通信号将所述同相输出节点放电来通过所述同相输出节点输出所述同相输出信号，以及通过基于所述上升时钟信号和所述上升选通信号将所述反相输出节点放电来通过所述反相输出节点输出所述反相输出信号，以及
其中所述第一电容器和所述第二电容器具有彼此实质上相同的电容。
22.根据权利要求20所述的相位检测电路，
其中所述占空检测器通过检测在所述下降选通信号的使能时段内的所述下降时钟信号的脉冲宽度来产生所述同相输出信号，以及
其中所述占空检测器通过检测在所述上升选通信号的使能时段内的所述上升时钟信号的脉冲宽度来产生所述反相输出信号。
23.一种相位检测电路，包括：
边沿触发电路，所述边沿触发电路被配置为通过触发参考时钟信号和目标时钟信号的边沿来产生下降时钟信号和上升时钟信号；
选通发生电路，所述选通发生电路被配置为产生下降选通信号和上升选通信号，所述下降选通信号和所述上升选通信号的脉冲宽度基于在所述下降时钟信号的单个周期内的所述下降时钟信号的脉冲宽度和在所述上升时钟信号的单个周期内的所述上升时钟信号的脉冲宽度而变化；和
相位检测器，所述相位检测器被配置为：基于所述下降时钟信号和所述下降选通信号来产生同相输出信号；基于所述上升时钟信号和所述上升选通信号来产生反相输出信号；并通过将所述同相输出信号与所述反相输出信号进行比较来产生相位检测信号。
24.根据权利要求23所述的相位检测电路，其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述参考时钟信号的随后的上升沿的时段期间使能的脉冲的所述下降时钟信号，
当所述目标时钟信号具有比所述参考时钟信号滞后90度的相位时具有在从所述目标时钟信号的上升沿到所述参考时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号，和
当所述目标时钟信号具有比所述参考时钟信号滞后180度或270度的相位时具有在从所述参考时钟信号的上升沿到所述目标时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
25.根据权利要求24所述的相位检测电路，
其中所述选通发生电路在所述目标时钟信号具有比所述参考时钟信号滞后90度或270度的相位时产生比所述上升选通信号使能了更长时间的所述下降选通信号，和
其中所述选通发生电路在所述目标时钟信号具有比所述参考时钟信号滞后180度的相位时产生使能了彼此相同时间的所述下降选通信号和所述上升选通信号。
26.根据权利要求23所述的相位检测电路，其中所述边沿触发电路产生：
具有在从所述参考时钟信号的上升沿到所述目标时钟信号的上升沿的时段期间使能的脉冲的所述下降时钟信号，和
具有在从所述目标时钟信号的上升沿到所述参考时钟信号的上升沿的时段期间使能的脉冲的所述上升时钟信号。
27.根据权利要求26所述的相位检测电路，
其中所述选通发生电路在所述目标时钟信号具有比所述参考时钟信号滞后90度的相位时产生比所述上升选通信号使能了更长时间的所述下降选通信号，
其中所述选通发生电路在所述目标时钟信号具有比所述参考时钟信号滞后180度的相位时产生使能了彼此相同时间的所述下降选通信号和所述上升选通信号，和
其中所述选通发生电路在所述目标时钟信号具有比所述参考时钟信号滞后270度的相位时产生比所述下降选通信号使能了更长时间的所述上升选通信号。
28.根据权利要求23所述的相位检测电路，其中所述相位检测器通过检测在所述下降选通信号的使能期间内的所述下降时钟信号的高电平时段来产生所述同相输出信号；通过检测在所述上升选通信号的使能时段内的所述上升时钟信号的高电平时段来产生反相输出信号；和通过将所述同相输出信号与所述反相输出信号进行比较来产生所述相位检测信号。
29.根据权利要求23所述的相位检测电路，其中所述相位检测器包括：
占空检测器，所述占空检测器被配置为：基于所述下降时钟信号和所述下降选通信号产生所述同相输出信号，和基于所述上升时钟信号和所述上升选通信号产生所述反相输出信号；以及
比较器，所述比较器被配置为通过将所述同相输出信号与所述反相输出信号进行比较来产生所述相位检测信号。
30.根据权利要求29所述的相位检测电路，其中，所述占空检测器包括：
第一电容器，所述第一电容器耦接到同相输出节点；和
第二电容器，所述第二电容器耦接到反相输出节点，
其中所述占空检测器通过基于所述下降时钟信号和所述下降选通信号而将所述同相输出节点放电来通过所述同相输出节点输出所述同相输出信号；和通过基于所述上升时钟信号和所述上升选通信号而将所述反相输出节点放电来通过所述反相输出节点输出所述反相输出信号；和
其中所述第一电容器和所述第二电容器具有彼此相同的电容。
CN202010002482.XA 2019-06-21 2020-01-02 相位检测电路、时钟发生电路和半导体装置 Pending CN112118007A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0074042 2019-06-21
KR1020190074042A KR20200145266A (ko) 2019-06-21 2019-06-21 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치

Publications (1)

Publication Number Publication Date
CN112118007A true CN112118007A (zh) 2020-12-22

Family

ID=73798734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010002482.XA Pending CN112118007A (zh) 2019-06-21 2020-01-02 相位检测电路、时钟发生电路和半导体装置

Country Status (4)

Country Link
US (2) US11513553B2 (zh)
KR (1) KR20200145266A (zh)
CN (1) CN112118007A (zh)
TW (1) TWI826606B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114679158A (zh) * 2022-05-30 2022-06-28 石家庄市鹿泉区精诚通信科技有限公司 周期信号发生装置、信号处理系统及其周期信号发生方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160182060A1 (en) * 2014-12-22 2016-06-23 SK Hynix Inc. Duty cycle detection circuit and semiconductor apparatus including the same
CN106330179A (zh) * 2015-07-03 2017-01-11 爱思开海力士有限公司 时钟发生电路和方法以及使用其的半导体装置和电子系统
CN107093437A (zh) * 2016-02-17 2017-08-25 爱思开海力士有限公司 时钟发生电路、接口电路和使用其的半导体系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144363B1 (ko) * 1988-09-02 1998-07-15 이우에 사또시 수평위상동기회로 및 수평위상동기방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
JP4366233B2 (ja) * 2003-05-30 2009-11-18 キヤノン株式会社 Ｄｌｌ回路及び同回路を用いたビデオカメラ
KR20090107256A (ko) 2008-04-08 2009-10-13 삼성전자주식회사 듀티 사이클 보정 회로
US8022849B2 (en) * 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
CN102361453B (zh) * 2011-08-15 2013-01-23 中国电子科技集团公司第二十四研究所 用于锁相环的高速占空比调节和双端转单端电路
KR102627861B1 (ko) 2019-04-16 2024-01-23 에스케이하이닉스 주식회사 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160182060A1 (en) * 2014-12-22 2016-06-23 SK Hynix Inc. Duty cycle detection circuit and semiconductor apparatus including the same
CN106330179A (zh) * 2015-07-03 2017-01-11 爱思开海力士有限公司 时钟发生电路和方法以及使用其的半导体装置和电子系统
CN107093437A (zh) * 2016-02-17 2017-08-25 爱思开海力士有限公司 时钟发生电路、接口电路和使用其的半导体系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114679158A (zh) * 2022-05-30 2022-06-28 石家庄市鹿泉区精诚通信科技有限公司 周期信号发生装置、信号处理系统及其周期信号发生方法
CN114679158B (zh) * 2022-05-30 2022-08-05 石家庄市鹿泉区精诚通信科技有限公司 周期信号发生装置、信号处理系统及其周期信号发生方法

Also Published As

Publication number Publication date
TWI826606B (zh) 2023-12-21
US11513553B2 (en) 2022-11-29
US20200401180A1 (en) 2020-12-24
TW202101912A (zh) 2021-01-01
KR20200145266A (ko) 2020-12-30
US20230041331A1 (en) 2023-02-09
US11907009B2 (en) 2024-02-20

Similar Documents

Publication Publication Date Title
KR102627861B1 (ko) 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치
US8111580B2 (en) Multi-phase duty-cycle corrected clock signal generator and memory having same
KR100701423B1 (ko) 듀티 보정 장치
US8988126B2 (en) Apparatus and method for latency control in high frequency synchronous semiconductor device
CN111147075B (zh) 相位检测电路及包括其的时钟发生电路和半导体装置
US11907009B2 (en) Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit
JPH10209857A (ja) 位相比較回路および半導体集積回路
US9537490B2 (en) Duty cycle detection circuit and semiconductor apparatus including the same
US20230336164A1 (en) Duty detection circuit, a duty correction circuit, and a semiconductor apparatus using the duty correction circuit
TW202314431A (zh) 包括時脈路徑的半導體裝置及半導體系統
KR100859834B1 (ko) 지연 고정 루프와 그의 구동 방법
TWI725258B (zh) 內部時脈產生電路
KR102618521B1 (ko) 래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치
JPH11317076A (ja) 入力回路および該入力回路を有する半導体集積回路
CN111162778A (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination