KR20210074429A - 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치 - Google Patents

클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치 Download PDF

Info

Publication number
KR20210074429A
KR20210074429A KR1020190164400A KR20190164400A KR20210074429A KR 20210074429 A KR20210074429 A KR 20210074429A KR 1020190164400 A KR1020190164400 A KR 1020190164400A KR 20190164400 A KR20190164400 A KR 20190164400A KR 20210074429 A KR20210074429 A KR 20210074429A
Authority
KR
South Korea
Prior art keywords
node
level
voltage level
output
clock signal
Prior art date
Application number
KR1020190164400A
Other languages
English (en)
Inventor
유장우
노수정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190164400A priority Critical patent/KR20210074429A/ko
Priority to US16/939,028 priority patent/US11189333B2/en
Priority to DE102020123292.6A priority patent/DE102020123292A1/de
Priority to CN202011313017.4A priority patent/CN112951288A/zh
Publication of KR20210074429A publication Critical patent/KR20210074429A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

본 발명은 클럭 신호를 보상하기 위한 보상 회로를 포함하는 메모리 장치를 제공한다. 메모리 장치는 지연 고정 루프(DLL), 클럭 보상 회로 및 데이터 입출력 회로를 포함한다. 지연 고정 루프는 외부로부터 수신된 기준 클럭 신호에 기초하여, 위상이 상이한 제 1 클럭 신호 및 제 2 클럭 신호를 출력한다. 클럭 보상 회로는 제 1 클럭 신호 및 제 2 클럭 신호에 기초하여, 출력 노드의 전압 레벨을 조절하고, 출력 노드의 전압 레벨에 기초하여 내부 클럭 신호를 생성한다. 데이터 입출력 회로는 내부 클럭 신호에 기초하여, 데이터를 외부로 출력한다. 클럭 보상 회로는 제 1 클럭 신호 및 출력 노드의 전압 레벨에 기초하여, 출력 노드로 제 1 조절 전류를 출력할지 여부를 결정하고, 제 2 클럭 신호 및 출력 노드의 전압 레벨에 기초하여, 출력 노드로부터 제 2 조절 전류를 출력할지 여부를 결정한다.

Description

클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치{COMPENSATING CIRCUIT FOR COMPENSATING CLOCK SIGNAL AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 보상 회로에 관한 것으로, 좀 더 상세하게는 클럭 신호를 보상하는 보상 회로 및 그것을 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
메모리 장치는 외부로부터 인가되는 클럭(clock)에 동기화되어 동작할 수 있다. 메모리 장치는 지연 고정 루프(DLL; Delay Locked Loop)를 포함할 수 있다. 지연 고정 루프는 외부로부터 인가되는 클럭을 지연시켜 메모리 장치 내에서 이용되는 내부 클럭을 생성할 수 있다. 메모리 장치는 내부 클럭을 기반으로, 메모리 장치 내부의 구성 요소들을 제어하거나, 메모리 컨트롤러로 데이터를 전송할 수 있다.
지연 고정 루프는 사용자 또는 메모리 컨트롤러에 의해 설정된 주기를 갖는 내부 클럭을 생성할 수 있다. 다만, PVT(Process, Voltage and Temperature) 변화에 의해 지연 고정 루프에서 의도된대로 펄스가 출력되지 않는 경우, 메모리 장치는 메모리 컨트롤러로 데이터를 전송할 수 없거나 데이터 전송을 지연시키게 된다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 내부 클럭 신호를 보상하는 보상 회로를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 클럭 보상 회로는 제 1 스위칭 회로, 제 1 펄스 조절 회로, 제 2 스위칭 회로 및 제 2 펄스 조절 회로를 포함할 수 있다. 제 1 스위칭 회로는 제 1 클럭 신호에 기초하여, 제 1 노드를 제 2 노드로 연결할지 여부를 결정할 수 있다. 제 1 펄스 조절 회로는 제 2 노드가 제 1 노드로부터 연결해제 되는 경우, 제 2 노드의 전압 레벨에 기초하여 출력 노드로 제 1 조절 전류를 출력하고, 출력 노드의 전압 레벨이 제 1 레벨에 도달하는 경우, 제 1 조절 전류를 차단할 수 있다. 제 2 스위칭 회로는 제 2 클럭 신호에 기초하여, 제 3 노드를 제 4 노드로 연결할지 여부를 결정할 수 있다. 제 2 펄스 조절 회로는 제 4 노드가 제 3 노드로부터 연결해제 되는 경우, 제 4 노드의 전압 레벨에 기초하여 출력 노드로부터 제 2 조절 전류를 출력하고, 출력 노드의 전압 레벨이 제 2 레벨에 도달하는 경우, 제 2 조절 전류를 차단할 수 있다. 제 1 펄스 조절 회로 및 제 2 펄스 조절 회로는 각각 출력 노드의 전압을 피드백하여, 제 2 노드의 전압 레벨 및 제 4 노드의 전압 레벨을 조절할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는 지연 고정 루프(DLL), 클럭 보상 회로 및 데이터 입출력 회로를 포함할 수 있다. 지연 고정 루프는 외부로부터 수신된 기준 클럭 신호에 기초하여, 위상이 상이한 제 1 클럭 신호 및 제 2 클럭 신호를 출력할 수 있다. 클럭 보상 회로는 제 1 클럭 신호 및 제 2 클럭 신호에 기초하여, 출력 노드의 전압 레벨을 조절하고, 출력 노드의 전압 레벨에 기초하여 내부 클럭 신호를 생성할 수 있다. 데이터 입출력 회로는 내부 클럭 신호에 기초하여, 데이터를 외부로 출력할 수 있다. 클럭 보상 회로는 제 1 클럭 신호 및 출력 노드의 전압 레벨에 기초하여, 출력 노드로 제 1 조절 전류를 출력할지 여부를 결정하고, 제 2 클럭 신호 및 출력 노드의 전압 레벨에 기초하여, 출력 노드로부터 제 2 조절 전류를 출력할지 여부를 결정할 수 있다.
본 발명의 또 다른 실시 예에 따른 클럭 보상 회로는 제 1 스위칭 회로, 제 1 펄스 조절 회로, 제 2 스위칭 회로 및 제 2 펄스 조절 회로를 포함할 수 있다. 제 1 스위칭 회로는 제 1 클럭 신호에 기초하여, 제 1 노드를 제 2 노드로 연결할지 여부를 결정할 수 있다. 제 1 펄스 조절 회로는 제 1 클럭 신호의 전압 레벨과 제 2 노드의 전압 레벨에 대해 논리 연산을 수행하여, 제 1 출력 노드의 전압 레벨을 조절하고, 제 1 노드가 제 2 노드로부터 연결해제 되는 경우, 제 2 노드의 전압 레벨을 제 1 출력 노드의 전압을 피드백하여 조절할 수 있다. 제 2 스위칭 회로는 제 1 클럭 신호와 상이한 위상을 갖는 제 2 클럭 신호에 기초하여, 제 3 노드를 제 4 노드로 연결할지 여부를 결정할 수 있다. 제 2 펄스 조절 회로는 제 2 클럭 신호의 전압 레벨과 제 3 노드의 전압 레벨에 대해 논리 연산을 수행하여, 제 2 출력 노드의 전압 레벨을 조절하고, 제 3 노드가 제 4 노드로부터 연결해제 되는 경우, 제 3 노드의 전압 레벨을 제 2 출력 노드의 전압을 피드백하여 조절할 수 있다.
본 발명의 실시 예에 따른 보상 회로는 PVT 변화로 인해 데이터 스트로브 신호(DQS)의 듀티비가 급변하거나 펄스 실패가 발생하는 것을 방지할 수 있다. 따라서, 본 발명의 메모리 장치는 메모리 컨트롤러로 데이터 신호(DQ)를 지연없이 출력할 수 있다. 즉, 메모리 장치의 입출력 데이터에 대한 신뢰성이 유지될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 보상 회로를 설명하기 위한 블록도이다.
도 3은 도 2의 보상 회로의 일 실시예를 보여주는 블록도이다.
도 4는 도 3의 보상 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3의 보상 회로의 동작을 설명하기 위한 흐름도이다.
도 6은 도 3의 보상 회로의 동작을 설명하기 위한 흐름도이다.
도 7은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다.
도 8은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다.
도 9는 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다.
도 10은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다.
도 11은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다.
도 12는 도 1의 보상 회로의 일 실시 예를 보여주는 블록도이다.
도 13은 도 12의 보상 회로의 일 실시예를 보여주는 블록도이다.
도 14는 도 13의 보상 회로의 동작을 설명하기 위한 타이밍도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 장치의 블록도이다. 도 1을 참조하면, 반도체 장치(10000)는 메모리 장치(1000) 및 메모리 컨트롤러(2000)를 포함할 수 있다.
메모리 장치(1000)는 메모리 컨트롤러(2000)로부터 클럭 신호(CK), 리셋 신호(RESET), 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 메모리 장치(1000)는 클럭 신호(CK)에 동기화되어 동작할 수 있다. 예시적으로, 메모리 장치(1000)는 DRAM(Dynamic Random Access Memory)일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(1000)는 SRAM (Static RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 또는 ROM (Read only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
반도체 장치(10000)의 전원이 켜진 후, 메모리 컨트롤러(2000)는 리셋 신호(RESET)를 메모리 장치(1000)로 전송할 수 있다. 메모리 장치(1000)는 리셋 신호(RESET)를 수신하여 리셋 동작을 수행할 수 있다. 리셋 동작에 따라 메모리 장치(1000)는 초기화 동작을 수행할 수 있다. 또는 메모리 장치(1000)는 리셋 신호(RESET)와 함께 별도의 초기화 커맨드를 수신하여 초기화 동작을 수행할 수 있다.
메모리 장치(1000)는 커맨드(CMD)에 응답하여 대응하는 동작을 수행할 수 있다. 예시적으로, 커맨드(CMD)는 활성화 커맨드(ACT; Activate Command), 읽기 커맨드(RD; Read Command) 및 쓰기 커맨드(WR; Write Command)를 포함할 수 있다. 메모리 장치(1000)는 어드레스(ADD)에 기초하여 읽기 동작 및 쓰기 동작을 수행할 수 있다.
메모리 장치(1000)는 데이터 스트로브 신호(DQS; Data Strobe) 및 데이터 신호(DQ)를 출력할 수 있다. 메모리 장치(1000)는 클럭 신호(CK) 및 커맨드(CMD)에 기초하여 데이터 스트로브 신호(DQS) 및 데이터 신호(DQ)를 출력할 수 있다. 예를 들어, 읽기 커맨드를 수신하는 경우, 메모리 장치(1000)는 클럭 신호(CK)를 지연시켜 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 장치(1000)는 데이터 스트로브 신호(DQS)와 함께 읽기 데이터가 포함된 데이터 신호(DQ)를 메모리 컨트롤러(2000)로 전송할 수 있다.
메모리 장치(1000)는 지연 고정 루프(DLL, 1100), 보상 회로(100) 및 데이터 출력 회로(1200)를 포함할 수 있다. 지연 고정 루프(1100)는 클럭 신호(CK)를 지연시켜 내부 클럭 신호를 출력할 수 있다. 보상 회로(100)는 지연 고정 루프(1100)로부터 출력된 내부 클럭 신호에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 출력 회로(1200)는 데이터 스트로브 신호(DQS)와 함께 데이터 신호(DQ)를 출력할 수 있다. 데이터 출력 회로(1200)는 각각의 신호들의 출력을 구동하기 위한 드라이버(미도시)를 포함할 수 있다.
지연 고정 루프(1100)는 결정된 지연 크기만큼 클럭 신호(CK)를 지연시켜 내부 클럭 신호를 출력할 수 있다. 내부 클럭 신호의 위상은 결정된 지연 크기에 따라 고정될 수 있다.
보상 회로(100)는 내부 클럭 신호를 이용하여 데이터 스트로브 신호(DQS)를 출력할 수 있다. 데이터 스트로브 신호(DQS)는 사용자 또는 메모리 컨트롤러에 의해 설정된 주기마다 펄스를 갖는 펄스 신호일 수 있다. 보상 회로(100)는 내부 클럭 신호의 전압 레벨에 따라, 데이터 스트로브 신호(DQS)의 펄스를 발생시킬 수 있다. 다만, PVT(Process, Voltage, Temperature)의 변화에 의해 내부 클럭 신호가 예정보다 늦게 출력되거나 일찍 출력되는 경우, 데이터 스트로브 신호(DQS)의 듀티비(duty ratio)가 변하거나, 펄스 실패(pulse fail)가 발생할 수 있다. 본 명세서에서, “펄스 실패”는 PVT 변화로 인해, 펄스 신호가 하이 레벨로 전환되어야 되는 시점에서 하이 레벨에 도달하지 못하고 로우 레벨에 남아있게 되거나, 펄스 신호가 로우 레벨로 전환되어야 되는 로우 레벨에 도달하지 못하고 하이 레벨에 남아있게 되는 것을 의미한다.
본 발명의 보상 회로(100)는 데이터 스트로브 신호(DQS)를 보상하여, PVT 변화에 둔감한 메모리 장치(1000)를 제공할 수 있다. 이하, 설명들에서 “신호를 보상한다”는 것은 설정된 주기에 따라, 신호의 전압 레벨이 타겟 레벨로 조절되도록 동작하는 것을 의미한다. 즉, 본 발명은 보상 회로(100)를 이용하여, PVT 변화로 인해 데이터 스트로브 신호(DQS)의 듀티비가 급변하거나 펄스 실패가 발생하는 것을 방지할 수 있다.
또한, 데이터 출력 회로(1200)는 메모리 컨트롤러(2000)로 데이터 신호(DQ)를 지연없이 출력할 수 있다. 따라서, 메모리 장치(1000)의 입출력 데이터에 대한 신뢰성이 유지될 수 있다.
도 2는 도 1의 보상 회로를 설명하기 위한 블록도이다.
지연 고정 루프(1100)는 복수의 내부 클럭 신호(in1, in2)를 출력할 수 있다. 내부 클럭 신호들(in1, in2)은 동일한 위상을 갖는 신호들일 수 있으나, 본 설명의 편의를 위해, 내부 클럭 신호들(in1, in2)은 상이한 위상을 갖는 신호들인 것으로 가정된다. 또한, 지연 고정 루프(1100)와 보상 회로(100) 사이에 인버터와 같은 지연 회로들이 존재하여, 내부 클럭 신호들(in1, in2) 간의 위상차가 조절될 수 있다. 다만, 본 설명의 편의를 위해, 지연 고정 루프(1100)에서 위상차가 조절된 내부 클럭 신호들(in1, in2)이 출력되는 것으로 가정된다.
보상 회로(100)는 지연 고정 루프(1100)로부터 수신된 내부 클럭 신호들(in1, in2)을 이용하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 구체적으로, 보상 회로(100)는 내부 클럭 신호들(in1, in2)을 이용하여 노드(p0)의 전압 레벨을 조절할 수 있고, 노드(p0)의 전압 레벨에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 즉, 보상 회로(100)는 노드(p0)의 전압 레벨을 조절함으로써, 데이터 스트로브 신호(DQS)를 보상할 수 있다.
보상 회로(100)는 제 1 지연 회로(110), 제 1 스위칭 회로(120), 제 1 펄스 조절 회로(130), 고정 회로(140), 제 2 지연 회로(150), 제 2 스위칭 회로(160) 및 제 2 펄스 조절 회로(170)를 포함할 수 있다. 보상 회로(100)는 노드(p0)의 전압 레벨이 증가하는 구간에서 제 1 지연 회로(110), 제 1 스위칭 회로(120) 및 제 1 펄스 조절 회로(130)를 이용하여, 노드(p0)의 전압을 보상할 수 있다. 또한, 보상 회로(100)는 노드(p0)의 전압 레벨이 감소하는 구간에서 제 2 지연 회로(150), 제 2 스위칭 회로(160) 및 제 2 펄스 조절 회로(170)를 이용하여, 노드(p0)의 전압을 보상할 수 있다.
제 1 지연 회로(110)는 하나 이상의 인버터(inverter)를 포함할 수 있다. 이하 설명들에서, 제 1 지연 회로(110)는 두 개의 인버터를 포함하는 것으로 도시되지만, 본 발명은 이에 한정되지 않는다. 제 1 지연 회로(110)는 내부 클럭 신호(in1)를 수신할 수 있다. 제 1 지연 회로(110)는 수신된 내부 클럭 신호(in1)를 지연시킬 수 있다. 제 1 지연 회로(110)는 지연된 내부 클럭 신호를 노드(n1)로 출력할 수 있다.
제 1 스위칭 회로(120)는 내부 클럭 신호(in1) 및 반전 내부 클럭 신호(/in1)를 수신할 수 있다. 제 1 스위칭 회로(120)는 수신된 내부 클럭 신호(in1) 및 반전 내부 클럭 신호(/in1)에 기초하여, 노드(n1)를 노드(n2)와 연결할지 여부를 결정할 수 있다. 노드(n2)가 노드(n1)와 연결되는 경우, 지연된 내부 클럭 신호는 제 1 스위칭 회로(120)를 통해 노드(n1)로부터 노드(n2)로 전달될 수 있다. 이 경우, 노드(n2)의 전압 레벨은 노드(n1)의 전압 레벨과 동일할 수 있다. 노드(n2)가 노드(n1)로부터 연결해제되는 경우, 지연된 내부 클럭 신호(in1)는 노드(n2)로 전달될 수 없다. 이 경우, 노드(n2)의 전압 레벨은 노드(n1)의 전압 레벨과 무관할 수 있다.
제 1 펄스 조절 회로(130)는 내부 클럭 신호(in1) 및 노드(n2)의 전압 레벨에 기초하여, 전압(VDD) 공급단으로부터 노드(p0)로 제 1 조절 전류를 출력할 수 있다. 보상 회로(100)의 구성 요소들(110~170)은 전압(VDD) 공급단으로부터 구동 전압을 인가받을 수 있다. 전압(VDD)의 레벨은 전압(VSS)의 레벨보다 높을 수 있다.
제 1 펄스 조절 회로(130)는 노드(n2)의 전압 레벨이 노드(p0)의 전압 레벨에 따라 달라지도록 동작할 수 있다. 즉, 제 1 펄스 조절 회로(130)는 노드(p0)의 전압을 인가받아 노드(p0)의 전압 레벨을 조절하는 피드백(feedback) 회로일 수 있다. 제 1 펄스 조절 회로(130)는 노드(p0)의 전압 레벨이 제 1 타겟 레벨에 도달할 때까지 제 1 조절 전류를 출력하고, 노드(p0)의 전압 레벨이 제 1 타겟 레벨에 도달하면 제 1 조절 전류를 출력하는 것을 중단할 수 있다. 제 1 타겟 레벨은 제 1 조절 전류가 출력될 당시의 노드(p0)의 전압 레벨보다 높을 수 있다.
고정 회로(140)는 래치 회로(latch circuit)를 포함할 수 있다. 본 명세서에서, 고정 회로(140)는 두 개의 인버터가 되물려있는 인버터 루프(inverter loop)로 도시되지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 “인버터 루프”는 두 개의 인버터 중 일 인버터의 출력단 및 입력단이 각각 나머지 인버터의 입력단 및 출력단과 연결된 회로를 의미한다. 고정 회로(140)는 노드(p0)로부터 출력되거나 노드(p0)로 입력되는 전류가 없는 한, 노드(p1)의 전압 레벨을 일정하게 유지시킬 수 있다. 이하, 본 설명의 편의를 위해, 전선만으로 연결된 구간에서 전압 강하는 없는 것으로 가정된다. 따라서, 노드(p1)의 전압 레벨은 노드(p0)의 전압 레벨과 동일한 것으로 가정된다.
제 2 지연 회로(150)는 하나 이상의 인버터(inverter)를 포함할 수 있다. 이하 설명들에서, 제 2 지연 회로(150)는 두 개의 인버터를 포함하는 것으로 도시되지만, 본 발명은 이에 한정되지 않는다. 제 2 지연 회로(150)는 내부 클럭 신호(in2)를 수신할 수 있다. 제 2 지연 회로(150)는 수신된 내부 클럭 신호(in2)를 지연시킬 수 있다. 제 2 지연 회로(150)는 지연된 내부 클럭 신호를 노드(n5)로 출력할 수 있다.
제 2 스위칭 회로(160)는 내부 클럭 신호(in2) 및 반전 내부 클럭 신호(/in2)를 수신할 수 있다. 제 2 스위칭 회로(160)는 수신된 내부 클럭 신호(in2) 및 반전 내부 클럭 신호(/in2)에 기초하여, 노드(n5)을 노드(n6)와 연결할지 여부를 결정할 수 있다. 노드(n6)가 노드(n5)와 연결되는 경우, 지연된 내부 클럭 신호(in2)는 제 2 스위칭 회로(160)를 통해 노드(n5)로부터 노드(n6)로 전달될 수 있다. 이 경우, 노드(n6)의 전압 레벨은 노드(n5)의 전압 레벨과 동일할 수 있다. 노드(n6)가 노드(n5)로부터 연결해제되는 경우, 지연된 내부 클럭 신호(in2)는 노드(n6)로 전달될 수 없다. 이 경우, 제 2 펄스 조절 회로(170)의 동작에 따라, 노드(n6)의 전압 레벨은 노드(n5)의 전압 레벨과 무관할 수 있다.
제 2 펄스 조절 회로(170)는 내부 클럭 신호(in2) 및 노드(n6)의 전압 레벨에 기초하여, 노드(p0)로부터 전원(VSS) 접지단으로 제 2 조절 전류를 출력할 수 있다. 제 2 펄스 조절 회로(170)는 노드(n6)의 전압 레벨이 노드(p0)의 전압 레벨에 따라 달라지도록 동작할 수 있다. 즉, 제 2 펄스 조절 회로(170)는 노드(p0)의 전압을 인가받아 노드(p0)의 전압 레벨을 조절하는 피드백(feedback) 회로일 수 있다. 제 2 펄스 조절 회로(170)는 노드(p0)의 전압 레벨이 제 2 타겟 레벨에 도달할 때까지 제 2 조절 전류를 출력하고, 노드(p0)의 전압 레벨이 제 2 타겟 레벨에 도달하면 제 2 조절 전류를 출력하는 것을 중단할 수 있다. 제 2 타겟 레벨은 제 1 타겟 레벨보다 낮을 수 있다. 또한, 제 2 타겟 레벨은 제 2 조절 전류가 출력될 당시의 노드(p0)의 전압 레벨보다 낮을 수 있다.
요약하면, 노드(p0)의 전압이 증가하는 구간에서 제 1 스위칭 회로(120)는 노드(n2)를 노드(n1)로부터 연결해제할 수 있다. 따라서, 노드(p0)의 전압이 증가하는 구간에서, 노드(n2)의 전압 레벨은 노드(n1)의 전압 레벨과 무관하며, 노드(p0)의 전압 레벨에 따라 달라질 수 있다. 제 1 펄스 조절 회로(130)는 노드(n2)의 전압 레벨이 노드(p0)의 전압 레벨이 제 1 타겟 레벨에 도달하였음을 나타내기 전까지, 제 1 조절 전류를 출력할 수 있다. 제 1 펄스 조절 회로(130)는 노드(n2)의 전압 레벨이 노드(p0)의 전압 레벨이 제 1 타겟 레벨에 도달하였음을 나타내는 경우, 제 1 조절 전류를 출력하지 않을 수 있다.
노드(p0)의 전압이 감소하는 구간에서 제 2 스위칭 회로(150)는 노드(n6)를 노드(n5)로부터 연결해제할 수 있다. 따라서, 노드(p0)의 전압이 감소하는 구간에서, 노드(n6)의 전압 레벨은 노드(n5)의 전압 레벨과 무관하며, 노드(p0)의 전압 레벨에 따라 달라질 수 있다. 제 2 펄스 조절 회로(170)는 노드(n6)의 전압 레벨이 노드(p0)의 전압 레벨이 제 2 타겟 레벨에 도달하였음을 나타내기 전까지, 제 2 조절 전류를 출력할 수 있다. 제 2 펄스 조절 회로(170)는 노드(p0)의 전압 레벨이 제 2 타겟 레벨에 도달하였음을 나타내는 경우, 제 2 조절 전류를 출력하지 않을 수 있다.
즉, 보상 회로(100)는 노드(p0)의 전압을 피드백하여 노드(p0)의 전압 레벨을 조절함으로써, 데이터 스트로브 신호(DQS)의 듀티비가 급변하거나 펄스 실패가 발생하는 것을 방지할 수 있다.
도 3은 도 2의 보상 회로의 일 실시예를 보여주는 블록도이다. 도 4는 도 3의 보상 회로의 동작을 설명하기 위한 타이밍도이다. 도 3 및 도 4가 함께 설명된다. 도 4에 도시된 시간 구간들('t0'~'t1', 't1'~'t2', 't2'~'t3', 't3'~'t4', 't4'~'t5') 각각에서의 보상 회로의 동작은 도 7 내지 도 11을 참조하여 자세하게 설명된다. 도 2를 참조하여 설명된 제 1 타겟 레벨 및 제 2 타겟 레벨은 이하 설명들에서 제 1 레벨(Lv1) 및 제 2 레벨(Lv2)인 것으로 가정된다.
지연 고정 루프(1100)는 내부 클럭 신호들(in1, in2)을 출력할 수 있다. 내부 클럭 신호들(in1, in2) 간에는 위상차가 존재할 수 있다.
제 1 지연 회로(110)는 두 개의 인버터를 포함할 수 있다. 제 1 지연 회로(110)는 내부 클럭 신호(in1)를 지연시킬 수 있다. 다만, 설명의 편의를 위해, 제 1 지연 회로(110)에 의한 지연은 없는 것으로 가정된다.
제 1 스위칭 회로(120)는 상이한 트랜지스터들로 구성된 게이트 회로일 수 있다. 트랜지스터들 중 하나는 PMOS 트랜지스터이고, 나머지 하나는 NMOS 트랜지스터일 수 있다. PMOS 트랜지스터의 드레인단은 노드(n1)와 연결되고, PMOS 트랜지스터의 소스단은 노드(n2)와 연결될 수 있다. PMOS 트랜지스터는 게이트단으로 반전 내부 클럭 신호(/in1)를 인가받을 수 있다. PMOS 트랜지스터는 반전 내부 클럭 신호(/in1)에 기초하여, 노드(n1)로부터 노드(n2)로 전류를 출력할지 여부를 결정할 수 있다. NMOS 트랜지스터의 드레인단은 노드(n1)와 연결되고, NMOS 트랜지스터의 소스단은 노드(n2)와 연결될 수 있다. NMOS 트랜지스터는 게이트단으로 내부 클럭 신호(in1)를 인가받을 수 있다. NMOS 트랜지스터는 내부 클럭 신호(in1)에 기초하여, 노드(n1)로부터 노드(n2)로 전류를 출력할지 여부를 결정할 수 있다.
내부 클럭 신호(in1)의 전압 레벨이 제 2 레벨(Lv2)인 경우, PMOS 트랜지스터 및 NMOS 트랜지스터는 각각 제 1 레벨(Lv1)의 반전 내부 클럭 신호(/in1) 및 제 2 레벨의 내부 클럭 신호(in1)를 수신할 수 있다. 제 1 레벨의 신호는 신호의 전압 레벨이 제 1 레벨인 것을 의미한다. 또한, 제 2 레벨의 신호는 신호의 전압 레벨이 제 2 레벨인 것을 의미한다.
제 1 레벨(Lv1)의 신호는 논리 값 '0'을 갖는 디지털 신호에 대응할 수 있다. 제 2 레벨(Lv2)의 신호는 논리 값 '1'을 갖는 디지털 신호에 대응할 수 있다. 본 명세서에서, 설명의 편의를 위해, 제 1 레벨(Lv1) 및 제 2 레벨(Lv2)은 각각 전압(VSS)의 레벨 및 전압(VDD)의 레벨과 동일한 것으로 가정된다.
이하 설명들에서, PMOS 트랜지스터는 제 1 레벨(Lv1)의 신호가 인가되는 경우, 드레인단으로부터 소스단으로 전류를 출력하고, 제 2 레벨(Lv2)의 신호가 인가되는 경우, 전류를 출력하지 않는 것으로 가정된다. 또한, NMOS 트랜지스터는 제 2 레벨(Lv2)의 신호가 인가되는 경우, 드레인단으로부터 소스단으로 전류를 출력하고, 제 1 레벨(Lv1)의 신호가 인가되는 경우, 전류를 출력하지 않는 것으로 가정된다.
시간 구간('t0'~'t1')에서처럼 제 2 레벨(Lv2)의 내부 클럭 신호(in1) 및 제 1 레벨(Lv1)의 반전 내부 클럭 신호(/in1)가 수신되는 경우, 제 1 스위칭 회로(120)는 노드(n1)로부터 노드(n2)로 전류를 출력할 수 있다. 시간 구간('t1'~'t2')에서처럼 제 1 레벨의 내부 클럭 신호(in1) 및 제 2 레벨의 반전 내부 클럭 신호(/in1)가 수신되는 경우, 제 1 스위칭 회로(120)는 노드(n1)로부터 노드(n2)로 전류를 출력하지 않을 수 있다.
이하 설명들에서, 노드(n1)가 노드(n2)로 연결되 것은 노드(n1)로부터 노드(n2)로 전류가 출력되는 것을 의미한다. 또한, 노드(n1)가 노드(n2)로부터 연결해제되는 것은 노드(n1)로부터 노드(n2)로 전류가 출력되지 않는 것을 의미한다.
노드(n2)의 전압 레벨은 노드(n1)가 노드(n2)와 연결되는 경우, 노드(n1)의 전압 레벨과 동일할 수 있다. 노드(n2)가 노드(n1)로부터 연결해제되는 경우, 노드(n2)의 전압 레벨은 도 2의 제 1 펄스 조절 회로(130)의 동작에 의해 결정될 수 있다.
제 1 펄스 조절 회로(130)는 트랜지스터들(131, 133, 134, 135) 및 래치 회로(132)를 포함할 수 있다.
래치 회로(132)는 노드(n2)로 입력된 신호의 위상을 반전시킬 수 있다. 래치 회로(132)는 위상이 반전된 신호를 노드(n3)로 출력할 수 있다. 예로서, 래치 회로(132)는 인버터 루프일 수 있다. 구체적으로, 래치 회로(132)는 노드(n2)의 전압 레벨이 제 1 레벨(Lv1)인 경우, 노드(n3)의 전압 레벨이 제 2 레벨(Lv2)이 되도록 동작할 수 있다. 또한, 래치 회로(132)는 노드(n2)의 전압 레벨이 제 2 레벨(Lv2)인 경우, 노드(n3)의 전압 레벨이 제 1 레벨(Lv1)이 되도록 동작할 수 있다.
트랜지스터(131)는 PMOS 트랜지스터일 수 있다. 트랜지스터(131)의 드레인단은 전원(VDD) 공급단과 연결되고, 소스단은 트랜지스터(133)의 드레인단과 연결될 수 있다. 또한, 트랜지스터(131)는 게이트 단으로 내부 클럭 신호(in1)를 인가받을 수 있다. 트랜지스터(131)는 내부 클럭 신호(in1)에 기초하여, 전원(VDD) 공급단으로부터 트랜지스터(133)로 제 1 조절 전류를 출력할지 여부를 결정할 수 있다. 다만, 본 발명은 이에 한정되지 않고, 트랜지스터(131)는 NMOS 트랜지스터일 수 있다. 이 경우, 트랜지스터(131)는 게이트 단으로 반전 내부 클럭 신호(/in1)를 인가받을 수 있다. 본 명세서에서 설명되는 NMOS 트랜지스터는 모두 PMOS 트랜지스터로 대체될 수 있으며, PMOS 트랜지스터는 모두 MMOS 트랜지스터로 대체될 수 있다. 다만 이 경우, 대체 트랜지스터의 게이트단으로 입력되는 신호는 본래 트랜지스터의 게이트단으로 입력되는 신호의 위상이 반전된 신호일 수 있다. 또한, 본 발명의 트랜지스터는 게이트단으로 입력되는 신호를 제어 신호로서 인가받아 동작하는 스위치(switch)로 교체될 수 있다.
트랜지스터(131)는 제 1 레벨(Lv1)의 내부 클럭 신호(in1)가 수신되는 경우, 전원(VDD) 공급단으로부터 트랜지스터(133)로 제 1 조절 전류를 출력할 수 있다. 트랜지스터(131)는 제 2 레벨(Lv2)의 내부 클럭 신호(in1)가 수신되는 경우, 전원(VDD) 공급단으로부터 트랜지스터(133)로 제 1 조절 전류를 출력하지 않을 수 있다.
트랜지스터(133)는 PMOS 트랜지스터일 수 있다. 트랜지스터(133)의 드레인단은 트랜지스터(131)의 소스단과 연결되고, 소스단은 노드(p0)와 연결될 수 있다. 또한, 트랜지스터(133)는 게이트 단으로 신호(a0)를 인가받을 수 있다. 신호(a0)는 노드(n3)로부터 트랜지스터(133)로 출력되는 전압 신호일 수 있다. 신호(a0)의 전압 레벨은 노드(n3)의 전압 레벨과 동일할 수 있다. 트랜지스터(133)는 신호(a0)에 기초하여, 트랜지스터(131)로부터 전달받은 제 1 조절 전류를 노드(p0)로 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 신호(a0)가 수신되는 경우, 트랜지스터(133)는 노드(p0)로 제 1 조절 전류를 출력할 수 있다. 제 2 레벨(Lv2)의 신호(a0)가 수신되는 경우, 트랜지스터(133)는 노드(p0)로 제 1 조절 전류를 출력하지 않을 수 있다.
즉, 시간 구간('t1'~'t2)에서처럼 트랜지스터들(131, 133)로 각각 제 1 레벨(Lv1)의 내부 클럭 신호(in1) 및 제 1 레벨의 신호(a0)가 인가되는 경우, 트랜지스터들(131, 133)은 전원(VDD) 공급단으로부터 노드(p0)로 제 1 조절 전류를 출력할 수 있다. 노드(p0)로 제 1 조절 전류가 출력되는 경우, 노드(p0)의 전압 레벨은 증가할 수 있다.
트랜지스터(134)는 NMOS 트랜지스터일 수 있다. 트랜지스터(134)의 드레인 단은 노드(n2)와 연결되고, 소스단은 트랜지스터(135)의 드레인단과 연결된다. 트랜지스터(134)는 게이트 단으로 신호(as0)를 인가받을 수 있다. 신호(as0)는 노드(p0)로부터 트랜지스터(134)의 게이트 단으로 출력될 수 있다. 신호(as0)의 전압 레벨은 노드(p0)의 전압 레벨과 동일할 수 있다. 트랜지스터(134)는 신호(as0)에 기초하여, 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 신호(as0)가 수신되는 경우, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력하지 않을 수 있다. 제 2 레벨(Lv2)의 신호(as0)가 수신되는 경우, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력할 수 있다.
트랜지스터(135)는 NMOS 트랜지스터일 수 있다. 트랜지스터(135)의 드레인 단은 트랜지스터(134)의 소스단과 연결되고, 소스단은 전압(VSS) 접지단과 연결된다. 트랜지스터(135)는 게이트 단으로 반전 내부 클럭 신호(/in1)를 인가받을 수 있다. 트랜지스터(134)는 반전 내부 클럭 신호(/in1)에 기초하여, 트랜지스터(134)로부터 전달받은 제 3 조절 전류를 전압(VSS) 접지단으로 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 반전 내부 클럭 신호(/in1)가 인가되는 경우, 트랜지스터(135)는 전압(VSS) 접지단으로 제 3 조절 전류를 출력하지 않을 수 있다. 제 2 레벨(Lv2)의 반전 내부 클럭 신호(/in1)가 인가되는 경우, 트랜지스터(135)는 전압(VSS) 접지단으로 제 3 조절 전류를 출력할 수 있다.
시간 구간('t2'~'t3')에서처럼 트랜지스터들(134, 135)로 각각 제 2 레벨(Lv2)의 신호(as0) 및 제 2 레벨(Lv2)의 반전 내부 클럭 신호(/in1)가 수신되는 경우, 트랜지스터들(134, 135)은 노드(n2)로부터 전압(VSS) 접지단으로 제 3 조절 전류를 출력할 수 있다. 노드(n2)로부터 전압(VSS) 접지단으로 제 3 조절 전류가 출력되면, 노드(n2)의 전압 레벨이 제 2 레벨(Lv2)보다 낮아지고, 노드(n3)의 전압 레벨이 제 1 레벨(Lv1)보다 높아질 수 있다. 따라서, 트랜지스터(133)는 노드(p0)로 제 1 조절 전류를 출력하지 않을 수 있다.
즉, 트랜지스터들(131, 133)은 노드(p0)의 전압 레벨이 제 2 레벨로 증가할 때까지 제 1 조절 전류를 출력하고, 노드(p0)의 전압 레벨이 제 2 레벨에 도달하면 제 1 조절 전류를 출력하는 것을 중단할 수 있다.
제 2 지연 회로(150)는 두 개의 인버터를 포함할 수 있다. 제 2 지연 회로(150)는 내부 클럭 신호(in2)를 지연시킬 수 있다. 다만, 설명의 편의를 위해, 제 2 지연 회로(150)에 의한 지연은 없는 것으로 가정된다.
제 2 스위칭 회로(160)는 상이한 트랜지스터들로 구성된 게이트 회로일 수 있다. 트랜지스터들 중 하나는 PMOS 트랜지스터이고, 나머지 하나는 NMOS 트랜지스터일 수 있다. 제 2 스위칭 회로(160)는 제 1 스위칭 회로(120)와 실질적으로 동일한 동작을 제공할 수 있다. 따라서, 이하 중복되는 설명은 생략된다.
시간 구간('t0'~'t3')에서처럼 제 1 레벨의 내부 클럭 신호(in2) 및 제 2 레벨의 반전 내부 클럭 신호(/in2)가 수신되는 경우, 제 2 스위칭 회로(160)는 노드(n5)로부터 노드(n6)로 전류를 출력할 수 있다. 시간 구간('t3'~'t4')에서처럼 제 2 레벨의 내부 클럭 신호(in2) 및 제 1 레벨의 반전 내부 클럭 신호(/in2)가 수신되는 경우, 제 2 스위칭 회로(160)는 노드(n5)로부터 노드(n6)로 전류를 출력하지 않을 수 있다.
노드(n5)가 노드(n6)와 연결되는 경우, 노드(n6)의 전압 레벨은 노드(n5)의 전압 레벨과 동일할 수 있다. 그러나, 노드(n6)가 노드(n5)로부터 연결해제되는 경우, 노드(n6)의 전압 레벨은 노드(n5)의 전압 레벨과 동일하지 않을 수 있다. 이 경우, 노드(n6)의 전압 레벨은 도 2의 제 2 펄스 조절 회로(170)의 동작에 의해 결정될 수 있다.
제 2 펄스 조절 회로(170)는 트랜지스터들(171, 173, 174, 175) 및 래치 회로(172)를 포함할 수 있다.
래치 회로(172)는 노드(n6)로 입력된 신호의 위상을 반전시킬 수 있다. 래치 회로(172)는 래치 회로(132)와 실질적으로 동일한 동작을 제공할 수 있다.
트랜지스터(171)는 NMOS 트랜지스터일 수 있다. 트랜지스터(171)의 드레인단은 노드(p0)와 연결되고, 소스단은 전원(VSS) 접지단과 연결될 수 있다. 또한, 트랜지스터(171)는 게이트 단으로 신호(b0)를 인가받을 수 있다. 신호(b0)는 노드(n7)로부터 트랜지스터(171)의 게이트단으로 출력되는 신호일 수 있다. 신호(b0)의 전압 레벨은 노드(n7)의 전압 레벨과 동일할 수 있다. 트랜지스터(171)는 신호(b0)에 기초하여, 노드(p0)로부터 트랜지스터(173)로 제 2 조절 전류를 출력할지 여부를 결정할 수 있다.
트랜지스터(171)는 제 1 레벨(Lv1)의 신호(b0)가 수신되는 경우, 노드(p0)로부터 트랜지스터(173)로 제 2 조절 전류를 출력하지 않을 수 있다. 트랜지스터(171)는 제 2 레벨(Lv2)의 신호(b0)가 수신되는 경우, 노드(p0)로부터 트랜지스터(173)로 제 2 조절 전류를 출력할 수 있다.
트랜지스터(173)는 NMOS 트랜지스터일 수 있다. 트랜지스터(173)의 드레인단은 트랜지스터(171)의 소스단과 연결되고, 소스단은 전원(VSS)의 접지단과 연결될 수 있다. 또한, 트랜지스터(173)는 게이트 단으로 내부 클럭 신호(in2)를 인가받을 수 있다. 트랜지스터(173)는 내부 클럭 신호(in2)에 기초하여, 트랜지스터(171)로부터 전달받은 제 2 조절 전류를 전원(VSS) 접지단으로 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(in2)가 수신되는 경우, 트랜지스터(173)는 전원(VSS) 접지단으로 제 1 조절 전류를 출력하지 않을 수 있다. 제 2 레벨(Lv2)의 내부 클럭 신호(in2)가 수신되는 경우, 트랜지스터(173)는 전원(VSS) 접지단으로 제 2 조절 전류를 출력할 수 있다.
즉, 시간 구간('t3'~'t4')에서처럼, 트랜지스터들(171, 173)로 각각 제 2 레벨(Lv2)의 신호(b0) 및 제 2 레벨(Lv2)의 내부 클럭 신호(in2)가 인가되는 경우, 트랜지스터들(171, 173)은 노드(p0)로부터 전원(VSS) 접지단으로 제 2 조절 전류를 출력할 수 있다. 노드(p0)로부터 전원(VSS) 접지단으로 제 2 조절 전류가 출력되는 경우, 노드(p0)의 전압 레벨은 감소할 수 있다.
트랜지스터(174)는 PMOS 트랜지스터일 수 있다. 트랜지스터(174)의 드레인 단은 전원(VDD) 공급단과 연결되고, 소스단은 트랜지스터(175)의 드레인단과 연결될 수 있다. 트랜지스터(174)는 게이트 단으로 반전 내부 클럭 신호(/in2)를 인가받을 수 있다. 트랜지스터(174)는 반전 내부 클럭 신호(/in2)에 기초하여, 전원(VDD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 반전 내부 클럭 신호(/in2)가 수신되는 경우, 트랜지스터(174)는 전원(VDD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력할 수 있다. 제 2 레벨(Lv2)의 반전 내부 클럭 신호(/in2)가 수신되는 경우, 트랜지스터(174)는 전원(VDD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력하지 않을 수 있다.
트랜지스터(175)는 PMOS 트랜지스터일 수 있다. 트랜지스터(175)의 드레인 단은 트랜지스터(174)의 소스단과 연결되고, 소스단은 노드(n6)와 연결될 수 있다. 트랜지스터(175)는 게이트 단으로 신호(as0)를 인가받을 수 있다. 신호(as0)는 노드(p0)로부터 트랜지스터(175)의 게이트 단으로 출력될 수 있다. 트랜지스터(174)는 신호(as0)에 기초하여, 트랜지스터(174)로부터 전달받은 제 4 조절 전류를 노드(n6)로 출력할지 여부를 결정할 수 있다.
제 1 레벨(Lv1)의 신호(as0)가 인가되는 경우, 트랜지스터(175)는 노드(n6)로 제 4 조절 전류를 출력할 수 있다. 제 2 레벨(Lv2)의 신호(as0)가 인가되는 경우, 트랜지스터(175)는 노드(n6)로 제 4 조절 전류를 출력하지 않을 수 있다.
시간 구간('t3'~'t4')에서처럼 트랜지스터들(174, 175)로 각각 제 1 레벨(Lv1)의 반전 내부 클럭 신호(/in2) 및 제 1 레벨(Lv1)의 신호(as0)가 수신되는 경우, 트랜지스터들(174, 175)은 전원(VDD) 공급단으로부터 노드(n6)로 제 4 조절 전류를 출력할 수 있다. 전원(VDD) 공급단으로부터 노드(n6)로 제 4 조절 전류가 출력되면, 노드(n6)의 전압 레벨이 제 1 레벨(Lv1)보다 높아지고, 노드(n7)의 전압 레벨이 제 2 레벨(Lv2)보다 낮아질 수 있다.
즉, 트랜지스터들(171, 173)은 노드(p0)의 전압 레벨이 제 1 레벨로 감소할 때까지 제 2 조절 전류를 출력하고, 노드(p0)의 전압 레벨이 제 1 레벨에 도달하면 제 2 조절 전류를 출력하는 것을 중단할 수 있다.
도 5는 도 3의 보상 회로의 동작을 설명하기 위한 흐름도이다.
도 5를 참조하여, 도 4의 시간 구간('t1'~'t2')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
S110 동작에서, 보상 회로(100)는 제 1 레벨(Lv1)의 내부 클럭 신호(in1)를 수신할 수 있다.
S120 동작에서, 제 1 스위칭 회로(120)는 제 1 레벨(Lv1)의 내부 클럭 신호(in1)가 수신되는 경우, 노드(n1)를 노드(n2)로부터 연결해제할 수 있다. 이 경우, 노드(n2)의 전압 레벨은 시각('t1') 이전에서의 전압 레벨로 유지될 수 있다. 래치 회로(132)에 의해, 노드(n3)의 전압 레벨은 제 1 레벨(Lv1)로 유지될 수 있다.
S130 동작에서, 트랜지스터들(131, 133)은 각각 제 1 레벨(Lv1)의 내부 클럭 신호(in1) 및 제 1 레벨(Lv1)의 신호(a0)를 인가받을 수 있다. 트랜지스터들(131, 133)은 내부 클럭 신호(in1) 및 신호(a0)에 기초하여, 전원(VDD) 공급단으로부터 노드(p0)로 제 1 조절 전류를 출력할 수 있다.
S140 동작에서, 트랜지스터(134)는 노드(p0)의 전압 레벨이 제 2 레벨(Lv2)인지 여부에 따라, 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력할지 여부를 결정할 수 있다.
노드(p0)의 전압 레벨이 제 2 레벨(Lv2)에 도달하지 않은 경우, S130 동작이 다시 수행될 수 있다.
노드(p0)의 전압 레벨이 제 2 레벨(Lv2)에 도달한 경우, S150 동작이 수행될 수 있다. S150 동작에서, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력할 수 있다. 트랜지스터(135) 역시, 전달받은 제 3 조절 전류를 전원(VSS) 접지단으로 출력할 수 있다. 따라서, 노드(n2)의 전압 레벨이 감소할 수 있다.
S160 동작에서, 노드(n2)의 전압 레벨이 제 2 레벨(Lv2)보다 낮아지면, 트랜지스터(133)는 노드(p0)로 제 1 조절 전류를 출력하는 것을 중단할 수 있다.
도 6은 도 3의 보상 회로의 동작을 설명하기 위한 흐름도이다.
도 6을 참조하여, 도 4의 시간 구간('t3'~'t4')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
S210 동작에서, 보상 회로(100)는 제 2 레벨(Lv2)의 내부 클럭 신호(in2)를 수신할 수 있다.
S220 동작에서, 제 2 스위칭 회로(160)는 제 2 레벨(Lv2)의 내부 클럭 신호(in2)가 수신되는 경우, 노드(n5)를 노드(n6)로부터 연결해제할 수 있다. 이 경우, 노드(n6)의 전압 레벨은 시각('t3') 이전에서의 전압 레벨로 유지될 수 있다. 래치 회로(172)에 의해, 노드(n7)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
S230 동작에서, 트랜지스터들(171, 173)은 각각 제 2 레벨(Lv2)의 내부 클럭 신호(in2) 및 제 2 레벨(Lv2)의 신호(b0)를 인가받을 수 있다. 트랜지스터들(171, 173)은 내부 클럭 신호(in2) 및 신호(b0)에 기초하여, 노드(p0)로부터 전원(VSS) 접지단으로부터 제 3 조절 전류를 출력할 수 있다.
S240 동작에서, 트랜지스터(175)는 노드(p0)의 전압 레벨이 제 1 레벨(Lv1)인지 여부에 따라, 트랜지스터(174)로부터 노드(n6)로 제 4 조절 전류를 출력할지 여부를 결정할 수 있다.
노드(p0)의 전압 레벨이 제 1 레벨(Lv1)에 도달하지 않은 경우, S230 동작이 다시 수행될 수 있다. 또한, 트랜지스터(175)는 트랜지스터(174)로부터 노드(n6)로 제 4 조절 전류를 출력하지 않을 수 있다.
노드(p0)의 전압 레벨이 제 1 레벨(Lv1)에 도달한 경우, S250 동작이 수행될 수 있다. S250 동작에서, 트랜지스터(174)는 전원(VVD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력할 수 있다. 트랜지스터(175)는 전달받은 제 4 조절 전류를 노드(n6)로 출력할 수 있다. 따라서, 노드(n6)의 전압 레벨이 높아질 수 있다.
S260 동작에서, 노드(n6)의 전압 레벨이 제 1 레벨(Lv1)보다 높아지면, 트랜지스터(171)는 노드(p0)로부터 제 2 조절 전류를 출력하는 것을 중단할 수 있다.
도 7은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다. 도 7을 참조하여서는, 도 4의 시간 구간('t0'~'t1')에서의 도 3의 보상 회로(100)의 동작이 설명된다. 이하 도면들에서, “in1=1” 표시는 내부 클럭 신호(in1)의 전압 레벨이 제 2 레벨(Lv2)임을 의미한다. 또한, “in1=0” 표시는 내부 클럭 신호(in1)의 전압 레벨이 제 1 레벨(Lv1)임을 의미한다. 상기 표기법은 나머지 신호들에도 적용된다.
제 2 레벨(Lv2)의 내부 클럭 신호(in1)가 인가되므로, 제 1 스위칭 회로(120)는 노드(n1)와 노드(n2)를 연결할 수 있다. 따라서, 노드(n2)의 전압 레벨은 내부 클럭 신호(in1)의 전압 레벨과 동일할 수 있다. 노드(n2)의 전압 레벨이 제 2 레벨(Lv2)이므로, 노드(n3)의 전압 레벨은 제 1 레벨(Lv1)일 수 있다.
제 2 레벨(Lv2)의 내부 클럭 신호(in1)가 인가되므로, 트랜지스터(131)는 전원(VDD) 공급단으로부터 트랜지스터(133)로 제 1 조절 전류를 출력하지 않을 수 있다. 따라서, 신호(a0)의 전압 레벨과 무관하게, 노드(p0)로 제 1 조절 전류가 출력되지 않을 수 있다.
노드(p0)의 전압이 제 1 레벨(Lv1)이므로, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력하지 않을 수 있다. 따라서, 반전 내부 클럭 신호(/in1)의 전압 레벨과 무관하게, 노드(n2)로부터 전원(VSS) 접지단으로 제 3 조절 전류가 출력되지 않을 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(in2)가 인가되므로, 제 2 스위칭 회로(160)는 노드(n5)와 노드(n6)를 연결할 수 있다. 따라서, 노드(n6)의 전압 레벨은 내부 클럭 신호(in2)의 전압 레벨과 동일할 수 있다. 노드(n6)의 전압 레벨이 제 1 레벨(Lv1)이므로, 노드(n7)의 전압 레벨은 제 2 레벨(Lv2)일 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(in2)가 인가되므로, 트랜지스터(173)는 전원(VSS) 접지단으로 제 2 조절 전류를 출력하지 않을 수 있다. 따라서, 신호(b0)의 전압 레벨과 무관하게, 노드(p0)로부터 전원(VSS) 접지단으로 제 2 조절 전류가 출력되지 않을 수 있다.
제 2 레벨(Lv2)의 반전 내부 클럭 신호(/in2)가 인가되므로, 트랜지스터(174)는 전원(VDD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력하지 않을 수 있다. 따라서, 신호(as0)의 전압 레벨과 무관하게, 전원(VDD) 공급단으로부터 노드(n6)로 제 4 조절 전류가 출력되지 않을 수 있다.
제 1 조절 전류 및 제 3 조절 전류가 출력되지 않으므로, 노드(p0)의 전압은 제 1 레벨(Lv1)로 유지될 수 있다.
도 8은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다. 도 8을 참조하여서는, 도 4의 시간 구간('t1'~'t2')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
제 1 레벨(Lv1)의 내부 클럭 신호(in1)가 인가되므로, 제 1 스위칭 회로(120)는 노드(n1)를 노드(n2)로부터 연결해제할 수 있다. 따라서, 노드(n2)의 전압 레벨은 내부 클럭 신호(in1)의 전압 레벨과 무관하게 제 2 레벨(Lv2)로 유지될 수 있다. 노드(n2)의 전압 레벨이 제 2 레벨(Lv2)이므로, 노드(n3)의 전압 레벨은 제 1 레벨(Lv1)일 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(in1)가 인가되므로, 트랜지스터(131)는 전원(VDD) 공급단으로부터 트랜지스터(133)로 제 1 조절 전류를 출력할 수 있다. 또한, 노드(n3)의 전압 레벨이 제 1 레벨(Lv1)이므로, 트랜지스터(133)도 전달받은 제 1 조절 전류를 노드(p0)로 출력할 수 있다.
노드(p0)의 전압이 제 2 레벨(Lv2)에 도달하지 않았으므로, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력하지 않을 수 있다. 따라서, 반전 내부 클럭 신호(/in1)와 무관하게, 노드(n2)로부터 전원(VSS) 접지단으로 제 3 조절 전류가 출력되지 않을 수 있다.
내부 클럭 신호(in2)의 전압 레벨은 시간 구간('t0'~'t1')에서와 동일하므로, 구성들(150, 160, 171~175)은 도 7을 참조하여 설명된 것과 동일하게 동작할 수 있다. 따라서, 제 2 조절 전류 및 제 4 조절 전류는 출력되지 않을 수 있다.
제 1 조절 전류만 노드(p0)로 출력되고, 제 2 조절 전류는 출력되지 않으므로, 노드(p0)의 전압은 제 1 레벨(Lv1)로부터 제 2 레벨(Lv2)로 증가할 수 있다.
도 9는 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다. 도 9를 참조하여서는, 도 4의 시간 구간('t2'~'t3')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
내부 클럭 신호(in1)의 전압 레벨은 시간 구간('t1'~'t2')에서와 동일하므로, 구성들(110, 120)은 도 8을 참조하여 설명된 것과 동일하게 동작할 수 있다. 따라서, 노드(n2)의 전압 레벨은 내부 클럭 신호(in1)의 전압 레벨과 무관할 수 있다.
노드(p0)의 전압이 제 2 레벨(Lv2)에 도달하면, 트랜지스터(134)는 노드(n2)로부터 트랜지스터(135)로 제 3 조절 전류를 출력할 수 있다. 또한, 제 2 레벨(Lv2)의 내부 클럭 신호(/in1)가 인가되므로, 트랜지스터(135)는 전달받은 제 3 조절 전류를 전압(VSS) 접지단으로 출력할 수 있다. 따라서, 노드(n2)의 전압 레벨은 제 2 레벨(Lv2)로부터 제 1 레벨(Lv1)로 감소될 수 있다. 노드(n2)의 전압 변화에 따라, 노드(n3)의 전압 레벨은 제 1 레벨(Lv1)로부터 제 2 레벨(Lv2)로 증가할 수 있다.
노드(n3)의 전압 레벨이 제 2 레벨(Lv2)로 증가함에 따라, 트랜지스터(133)를 통해 노드(p0)로 출력되는 제 1 조절 전류의 양이 감소될 수 있다. 노드(n3)의 전압 레벨이 제 2 레벨(Lv2)이 되는 순간, 트랜지스터(133)는 노드(p0)로 제 1 조절 전류를 출력하는 것을 중단할 수 있다.
내부 클럭 신호(in2)의 전압 레벨은 시간 구간('t0'~'t1')에서와 동일하므로, 구성들(150, 160, 171~175)은 도 7을 참조하여 설명된 것과 동일하게 동작할 수 있다. 따라서, 제 2 조절 전류 및 제 4 조절 전류는 출력되지 않을 수 있다.
즉, 노드(n3)의 전압 레벨이 제 2 레벨(Lv2)이 된 순간부터 제 1 조절 전류가 출력되지 않고, 제 2 조절 전류도 출력되지 않으므로, 노드(p0)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
도 10은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다. 도 10을 참조하여서는, 도 4의 시간 구간('t3'~'t4')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
내부 클럭 신호(in1)의 전압 레벨은 시간 구간('t2'~'t3')에서와 동일하므로, 구성들(110, 120, 131~135)은 도 9를 참조하여 설명된 것과 실질적으로 동일하게 동작할 수 있다. 따라서, 제 1 조절 전류는 출력되지 않고, 제 3 조절 전류만 출력될 수 있다.
제 2 레벨(Lv2)의 내부 클럭 신호(in2)가 인가되므로, 제 2 스위칭 회로(160)는 노드(n5)를 노드(n6)로부터 연결해제할 수 있다. 따라서, 노드(n6)의 전압 레벨은 내부 클럭 신호(in2)의 전압 레벨과 무관하게 제 1 레벨(Lv1)로 유지될 수 있다. 노드(n6)의 전압 레벨이 제 1 레벨(Lv1)이므로, 노드(n7)의 전압 레벨은 제 2 레벨(Lv2)일 수 있다.
노드(n7)의 전압 레벨이 제 2 레벨(Lv2)이므로, 트랜지스터(171)는 노드(p0)로부터 트랜지스터(173)로 제 2 조절 전류를 출력할 수 있다. 또한, 제 2 레벨(Lv2)의 내부 클럭 신호(in2)가 인가되므로, 트랜지스터(173)는 트랜지스터(171)로부터 전달받은 제 2 조절 전류를 전원(VSS) 접지단으로 출력할 수 있다.
노드(p0)의 전압이 제 1 레벨(Lv1)에 도달하지 않았으므로, 트랜지스터(175)는 노드(n6)로부터 제 4 조절 전류를 출력하지 않을 수 있다. 따라서, 내부 클럭 신호(in2)의 전압 레벨과 무관하게, 전원(VDD) 공급단으로부터 노드(n6)로 제 4 조절 전류가 출력되지 않을 수 있다.
제 2 조절 전류만 출력되고, 제 1 조절 전류는 출력되지 않으므로, 노드(p0)의 전압은 제 2 레벨(Lv2)로부터 제 1 레벨(Lv1)로 감소할 수 있다.
도 11은 특정 시간 구간에서 도 3의 보상 회로의 동작을 설명하기 위한 블록도이다. 도 11을 참조하여서는, 도 4의 시간 구간('t4'~'t5')에서의 도 3의 보상 회로(100)의 동작이 설명된다.
내부 클럭 신호(in1)의 전압 레벨은 시간 구간('t0'~'t1')에서와 동일하므로, 구성들(110, 120, 131~135)은 도 7을 참조하여 설명된 것과 실질적으로 동일하게 동작할 수 있다. 따라서, 제 1 조절 전류 및 제 3 조절 전류는 출력되지 않을 수 있다.
내부 클럭 신호(in2)의 전압 레벨은 시간 구간('t3'~'t4')에서와 동일하므로, 구성들(150, 160)은 도 10을 참조하여 설명된 것과 동일하게 동작할 수 있다. 따라서, 노드(n6)의 전압 레벨은 내부 클럭 신호(in2)의 전압 레벨과 무관할 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(/in2)가 인가되므로, 트랜지스터(174)는 전원(VDD) 공급단으로부터 트랜지스터(175)로 제 4 조절 전류를 출력할 수 있다. 또한, 노드(p0)의 전압이 제 1 레벨(Lv1)이므로, 트랜지스터(175)는 전달받은 제 4 전류를 노드(n6)로 출력할 수 있다. 따라서, 노드(n6)의 전압 레벨은 제 1 레벨(Lv1)로부터 제 2 레벨(Lv2)로 증가할 수 있다. 노드(n6)의 전압 변화에 따라, 노드(n7)의 전압 레벨은 제 2 레벨(Lv2)로부터 제 1 레벨(Lv1)로 감소할 수 있다.
노드(n7)의 전압 레벨이 제 1 레벨(Lv1)로 감소에 따라, 트랜지스터(171)를 통해 노드(p0)로부터 트랜지스터(173)로 출력되는 제 2 조절 전류의 양이 감소될 수 있다. 노드(n7)의 전압 레벨이 제 1 레벨(Lv1)이 되는 순간, 트랜지스터(171)는 노드(p0)로부터 제 2 조절 전류를 출력하는 것을 중단할 수 있다.
즉, 노드(n7)의 전압 레벨이 제 1 레벨(Lv1)이 된 순간부터 제 2 조절 전류가 출력되지 않고, 제 1 조절 전류도 출력되지 않으므로, 노드(p0)의 전압 레벨은 제 1 레벨(Lv1)로 유지될 수 있다.
도 12는 도 1의 보상 회로의 일 실시 예를 보여주는 블록도이다.
보상 회로(100a)는 도 1의 보상 회로(100)의 일 실시예에 해당한다. 보상 회로(100a)의 구성들(210, 220, 250, 260)은 각각 도 2의 구성들(110, 120, 150, 160)과 실질적으로 동일한 동작을 제공할 수 있다. 따라서, 도 12를 참조하여서는, 중복되는 설명은 생략되고, 구성들(230, 270)이 중점적으로 설명된다.
제 1 펄스 조절 회로(230)는 내부 클럭 신호(im1) 및 노드(m4)의 전압 레벨에 기초하여, 전압(VDD) 공급단으로부터 노드(m2)로 제 5 조절 전류를 출력할 수 있다. 노드(m2)로 출력된 제 5 조절 전류에 의해, 노드(m2)의 전압 레벨이 변할 수 있다.
제 1 펄스 조절 회로(230)는 노드(m4)의 전압 레벨이 내부 클럭 신호(im1) 및 노드(m2)의 전압 레벨에 따라 달라지도록 동작할 수 있다. 즉, 제 1 펄스 조절 회로(230)는 노드(m4)의 전압 레벨을 인가받아 노드(m4)의 전압 레벨을 조절하는 피드백(feedback) 회로일 수 있다.
제 1 펄스 조절 회로(230)는 노드(m4)의 전압 레벨이 제 2 타겟 레벨에 도달할 때까지 제 5 조절 전류를 출력하고, 노드(m4)의 전압 레벨이 제 2 타겟 레벨에 도달하면 제 5 조절 전류를 출력하는 것을 중단할 수 있다. 제 2 타겟 레벨은 제 5 조절 전류가 출력될 당시의 노드(m4)의 전압 레벨보다 높을 수 있다. 제 2 타겟 레벨은 도 3 및 도 4를 참조하여 설명된 것처럼 제 2 레벨(Lv2)일 수 있다.
제 2 펄스 조절 회로(270)는 내부 클럭 신호(im2) 및 노드(m9)의 전압 레벨에 기초하여, 전압(VDD) 공급단으로부터 노드(m7)로 제 6 조절 전류를 출력할 수 있다. 노드(m7)로 출력된 제 6 조절 전류에 의해, 노드(m7)의 전압 레벨이 변할 수 있다.
제 2 펄스 조절 회로(270)는 노드(m9)의 전압 레벨이 내부 클럭 신호(im2) 및 노드(m7)의 전압 레벨에 따라 달라지도록 동작할 수 있다. 즉, 제 2 펄스 조절 회로(270)는 노드(m9)의 전압 레벨을 인가받아 노드(m9)의 전압 레벨을 조절하는 피드백(feedback) 회로일 수 있다.
제 2 펄스 조절 회로(270)는 노드(m9)의 전압 레벨이 제 1 타겟 레벨에 도달할 때까지 제 6 조절 전류를 출력하고, 노드(m9)의 전압 레벨이 제 1 타겟 레벨에 도달하면 제 6 조절 전류를 출력하는 것을 중단할 수 있다. 제 1 타겟 레벨은 제 6 조절 전류가 출력될 당시의 노드(m9)의 전압 레벨보다 낮을 수 있다. 제 1 타겟 레벨은 도 3 및 도 4를 참조하여 설명된 것처럼 제 1 레벨(Lv1)일 수 있다.
고정 회로(240)는 SR 래치(SR Latch)회로일 수 있다. 다만, 본 발명은 이에 한정되지 않고, 고정 회로(240)는 노드들(m4, m9)의 전압 레벨들에 기초하여 노드들(q0, q1)의 전압 레벨들을 제어하는 회로일 수 있다. 고정 회로(240)는 노드들(m4, m9)의 전압 레벨들에 기초하여, 노드들(q0, q1)의 전압 레벨들을 조절할 수 있다. 또한, 보상 회로(100a)는 노드들(q0, q1)의 전압 레벨들에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다.
보상 회로(100a)는 노드(m4)의 전압을 피드백하여 노드(m4)의 전압 레벨을 조절하고, 노드(m9)의 전압을 피드백하여 노드(m9)의 전압 레벨을 조절할 수 있다. 즉, 보상 회로(100a)는 노드들(m4, m9)의 전압 레벨들을 조절하는데 있어서, PVT 변화에 보다 둔감하게 반응할 수 있다. 따라서, 보상 회로(100a)는 노드들(m4, m9)의 전압을 피드백받아 동작함으로써, 데이터 스트로브 신호(DQS)에서 펄스 실패가 발생하는 것을 방지할 수 있다.
도 13은 도 12의 보상 회로의 일 실시예를 보여주는 블록도이다.
보상 회로(100a)의 구성들(210, 220, 250, 260)은 각각 도 3의 구성들(110, 120, 150, 160)과 실질적으로 동일한 동작을 제공할 수 있다. 따라서, 도 12를 참조하여서는, 중복되는 설명은 생략되고, 구성들(231~234, 271~274)이 중점적으로 설명된다.
지연 고정 루프(210)는 내부 클럭 신호들(im1, im2)을 출력할 수 있다. 내부 클럭 신호들(im1, im2) 간에는 위상차가 존재할 수 있다.
제 1 지연 회로(210)는 내부 클럭 신호(im1)를 지연시킬 수 있다. 다만, 설명의 편의를 위해, 제 1 지연 회로(210)에 의한 지연은 없는 것으로 가정된다.
제 1 스위칭 회로(220)는 상이한 트랜지스터들로 구성된 게이트 회로일 수 있다. 트랜지스터들 중 하나는 PMOS 트랜지스터이고, 나머지 하나는 MMOS 트랜지스터일 수 있다. PMOS 트랜지스터는 게이트단으로 인가되는 내부 클럭 신호(im1)에 기초하여, 노드(m1)로부터 노드(m2)로 전류를 출력할지 여부를 결정할 수 있다. MMOS 트랜지스터는 게이트단으로 인가되는 반전 내부 클럭 신호(/im1)에 기초하여, 노드(m1)로부터 노드(m2)로 전류를 출력할지 여부를 결정할 수 있다.
노드(m2)의 전압 레벨은 노드(m1)가 노드(m2)와 연결되는 경우, 노드(m1)의 전압 레벨과 동일할 수 있다. 그러나, 노드(m2)가 노드(m1)로부터 연결해제되는 경우, 노드(m2)의 전압 레벨은 노드(m1)의 전압 레벨과 동일하지 않을 수 있다. 이 경우, 노드(m2)의 전압 레벨은 도 12의 제 1 펄스 조절 회로(230)의 동작에 의해 결정될 수 있다.
제 1 펄스 조절 회로(230)는 트랜지스터들(231, 232), 래치 회로(233) 및 논리 게이트(234)를 포함할 수 있다.
래치 회로(232)는 노드(m2)의 전압 레벨이 제 1 레벨(Lv1)인 경우, 노드(m3)의 전압 레벨이 제 2 레벨(Lv2)이 되도록 동작할 수 있다. 또한, 래치 회로(232)는 노드(m2)의 전압 레벨이 제 2 레벨(Lv2)인 경우, 노드(m3)의 전압 레벨이 제 1 레벨(Lv1)이 되도록 동작할 수 있다.
트랜지스터(231)는 PMOS 트랜지스터일 수 있다. 트랜지스터(231)의 드레인단은 전원(VDD) 공급단과 연결되고, 소스단은 트랜지스터(233)의 드레인단과 연결될 수 있다. 또한, 트랜지스터(231)는 게이트 단으로 반전 내부 클럭 신호(/im1)를 인가받을 수 있다. 트랜지스터(231)는 반전 내부 클럭 신호(/im1)에 기초하여, 전원(VDD) 공급단으로부터 트랜지스터(233)로 제 5 조절 전류를 출력할지 여부를 결정할 수 있다.
트랜지스터(232)는 PMOS 트랜지스터일 수 있다. 트랜지스터(232)의 드레인단은 트랜지스터(231)의 소스단과 연결되고, 소스단은 노드(m2)와 연결될 수 있다. 또한, 트랜지스터(232)는 게이트 단으로 신호(as1)를 인가받을 수 있다. 신호(as1)는 노드(m4)로부터 트랜지스터(232)로 출력되는 전압 신호일 수 있다. 신호(as1)의 전압 레벨은 노드(m4)의 전압 레벨과 동일할 수 있다. 트랜지스터(232)는 신호(as1)에 기초하여, 트랜지스터(231)로부터 전달받은 제 5 조절 전류를 노드(m2)로 출력할지 여부를 결정할 수 있다.
논리 게이트(234)는 노드(m3)의 전압 레벨 및 내부 클럭 신호(im1)의 전압 레벨에 대해 논리 연산을 수행하여 노드(m4)의 전압 레벨을 조절할 수 있다. 이하 설명들에서, 논리 게이트(234)는 낸드 게이트(NANA gate)인 것으로 가정되나, 본 발명은 이에 한정되지 않는다. 논리 게이트(234)는 노드(m3)의 전압 레벨 및 내부 클럭 신호(im1)의 전압 레벨이 모두 제 2 레벨(Lv2)인 경우, 노드(m4)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다. 논리 게이트(234)는 노드(m3)의 전압 레벨 및 내부 클럭 신호(im1)의 전압 레벨 중 하나 이상이 제 1 레벨(Lv1)인 경우, 노드(m4)의 전압 레벨을 제 2 레벨(Lv2)로 조절할 수 있다.
즉, 트랜지스터들(231, 232)은 노드(m4)의 전압 레벨에 기초하여 제 5 전류를 출력할지 여부를 결정할 수 있다. 트랜지스터들(231, 232)을 통해 노드(m2)로 제 5 전류가 출력되면, 노드(m2)의 전압 레벨이 변경될 수 있다. 노드(m2)의 전압 레벨이 변경됨에 따라, 노드(m4)의 전압 레벨도 변경될 수 있다.
구성들(250, 260, 271~274)은 각각 구성들(210, 220, 231~234)과 실질적으로 동작들을 제공할 수 있다. 따라서, 이하 중복되는 설명은 생략된다.
도 14는 도 13의 보상 회로의 동작을 설명하기 위한 타이밍도이다.
시간 구간('t0'~'t1')에서, 제 1 레벨(Lv1)의 내부 클럭 신호(im1) 및 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 입력될 수 있다.
제 1 레벨(Lv1)의 내부 클럭 신호(im1)가 인가되므로, 제 1 스위칭 회로(220)는 노드(m1)와 노드(m2)를 연결할 수 있다. 따라서, 노드(m2)의 전압 레벨과 노드(m3)의 전압 레벨은 각각 제 1 레벨(Lv1) 및 제 2 레벨(Lv2)일 수 있다.
노드(m3)의 전압 레벨이 제 2 레벨(Lv2)이고, 내부 클럭 신호(im1)의 전압 레벨이 제 1 레벨(Lv1)이므로, 논리 게이트(234)는 노드(m4)의 전압 레벨을 제 2 레벨(Lv2)로 조절할 수 있다. 노드(m4)의 전압 레벨이 제 2 레벨(Lv2)이므로, 트랜지스터(232)는 노드(m2)로 제 5 조절 전류를 출력하지 않을 수 있다.
입력되는 내부 클럭 신호(im2)의 전압 레벨이 내부 클럭 신호(im1)의 전압 레벨과 동일하므로, 노드(m9)의 전압 레벨 역시 제 2 레벨(Lv2)로 조절될 수 있다.
노드(m4)의 전압 레벨 및 노드(m9)의 전압 레벨이 모두 제 2 레벨(Lv2)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
시간 구간('t1'~'t2')에서, 제 2 레벨(Lv2)의 내부 클럭 신호(im1) 및 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 입력될 수 있다.
제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 인가되므로, 제 1 스위칭 회로(220)는 노드(m1)를 노드(m2)로부터 연결해제할 수 있다. 따라서, 노드(m2)의 전압 레벨은 트랜지스터(232)로부터 출력되는 제 5 조절 전류에 의해 변경될 수 있다.
노드(m1)가 노드(m2)로부터 연결해제될 당시, 노드(m3)의 전압 레벨이 제 2 레벨(Lv2)이고, 내부 클럭 신호(im1)의 전압 레벨이 제 2 레벨(Lv2)이므로, 논리 게이트(234)는 노드(m4)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
노드(m4)의 전압 레벨이 제 1 레벨(Lv1) 및 내부 클럭 신호(im1)의 전압 레벨이 제 2 레벨(Lv2)이므로, 트랜지스터들(231, 232)는 노드(m2)로 제 5 조절 전류를 출력할 수 있다. 따라서, 노드(m2)의 전압 레벨은 제 2 레벨(Lv2)로 증가할 수 있다. 노드(m2)의 전압 레벨이 증가함에 따라, 노드(m3)의 전압 레벨은 제 1 레벨(Lv1)로 감소할 수 있다.
노드(m3)의 전압 레벨이 제 1 레벨(Lv1)에 도달하는 경우, 논리 게이트(234)는 노드(m4)의 전압 레벨을 제 2 레벨(Lv2)로 조절할 수 있다.
시간 구간('t1'~'t2')에서도 계속해서 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 인가되므로, 구성들(250, 260, 271~274)은 시간 구간('t0'~'t1')에서처럼 동작할 수 있다. 따라서, 노드(m9)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
노드(m4)의 전압 레벨이 제 1 레벨(Lv1) 및 노드(m9)의 전압 레벨이 제 2 레벨(Lv2)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 2 레벨(Lv2)로 조절할 수 있다.
시간 구간('t2'~'t3')에서, 제 2 레벨(Lv2)의 내부 클럭 신호(im1) 및 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 입력될 수 있다.
시간 구간('t2'~'t3')에서도 계속해서 제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 인가되므로, 구성들(210, 220, 231~234)은 시각('t2')에서의 동작을 유지할 수 있다. 따라서, 노드(m4)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
시간 구간('t2'~'t3')에서도 계속해서 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 인가되므로, 구성들(250, 260, 271~274)은 시간 구간('t0'~'t1')에서처럼 동작할 수 있다. 따라서, 노드(m9)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
노드(m4)의 전압 레벨이 제 2 레벨(Lv2) 및 노드(m9)의 전압 레벨이 제 2 레벨(Lv2)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
시간 구간('t2'~'t3')에서, 제 2 레벨(Lv2)의 내부 클럭 신호(im1) 및 제 1 레벨(Lv1)의 내부 클럭 신호(im2)가 입력될 수 있다.
시간 구간('t2'~'t3')에서도 계속해서 제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 인가되므로, 구성들(210, 220, 231~234)은 시각('t2')에서의 동작을 유지할 수 있다. 따라서, 노드(m4)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
구성들(250, 260, 271~274)은 시간 구간('t0'~'t1')에서처럼 동작할 수 있다. 따라서, 노드(m9)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
노드(m4)의 전압 레벨이 제 2 레벨(Lv2) 및 노드(m9)의 전압 레벨이 제 2 레벨(Lv2)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
시간 구간('t3'~'t4')에서, 제 2 레벨(Lv2)의 내부 클럭 신호(im1) 및 제 2 레벨(Lv2)의 내부 클럭 신호(im2)가 입력될 수 있다.
시간 구간('t3'~'t4')에서도 계속해서 제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 인가되므로, 구성들(210, 220, 231~234)은 시각 구간('t2'~'t3')에서의 동작을 유지할 수 있다. 따라서, 노드(m4)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
시간 구간('t3'~'t4')에서 제 2 레벨(Lv2)의 내부 클럭 신호(im2)가 입력되므로,
구성들(250, 260, 271~274)은 시간 구간('t1'~'t2')에서의 구성들(210, 220, 231~234)과 같이 동작할 수 있다. 따라서, 노드(m9)의 전압 레벨은 제 1 레벨(Lv1)로 조절될 수 있다.
노드(m4)의 전압 레벨이 제 2 레벨(Lv2) 및 노드(m9)의 전압 레벨이 제 1 레벨(Lv1)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
시간 구간('t4'~'t5')에서, 제 2 레벨(Lv2)의 내부 클럭 신호(im1) 및 제 2 레벨(Lv2)의 내부 클럭 신호(im2)가 입력될 수 있다.
시간 구간('t4'~'t5')에서도 계속해서 제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 인가되므로, 구성들(210, 220, 231~234)은 시각 구간('t2'~'t3')에서의 동작을 유지할 수 있다. 따라서, 노드(m4)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
시간 구간('t3'~'t4')에서 제 2 레벨(Lv2)의 내부 클럭 신호(im2)가 입력되므로,
구성들(250, 260, 271~274)은 시각('t4')에서의 동작을 유지할 수 있다. 따라서, 노드(m9)의 전압 레벨은 제 2 레벨(Lv2)로 유지될 수 있다.
노드(m4)의 전압 레벨이 제 2 레벨(Lv2) 및 노드(m9)의 전압 레벨이 제 2 레벨(Lv2)이므로, 고정 회로(240)는 노드(q0)의 전압 레벨을 제 1 레벨(Lv1)로 조절할 수 있다.
즉, 보상 회로(100a)는 노드들(m4, m9)의 전압을 피드백 받아 노드들(m4, m9)의 전압 레벨을 조절할 수 있다.
도 15는 도 13의 보상 회로의 동작을 설명하기 위한 흐름도이다.
도 15를 참조하여, 도 14의 시간 구간('t1'~'t2')에서의 도 13의 보상 회로(100a)의 동작이 설명된다. 도 15를 참조하여서는 구성들(220, 231~235)의 동작들이 중점적으로 설명된다. 도 15를 참조하여 설명되는 동작들은 시간 구간('t3'~'t4')에서 구성들(220, 231~235)로부터 제공되는 동작들에 대응할 수 있다.
S310 동작에서, 보상 회로(100a)는 제 2 레벨(Lv2)의 내부 클럭 신호(im1)를 수신할 수 있다.
S320 동작에서, 제 1 스위칭 회로(220)는 제 2 레벨(Lv2)의 내부 클럭 신호(im1)가 수신되는 경우, 노드(m1)를 노드(m2)로부터 연결해제할 수 있다. 이 경우, 노드(m2)의 전압 레벨은 노드(m1)의 전압 레벨과 무관할 수 있다.
노드(m4)의 전압 레벨이 제 1 레벨(Lv1)이므로, S330 동작에서, 트랜지스터(232)는 노드(m2)로 제 5 조절 전류를 출력할 수 있다.
S340 동작에서, 트랜지스터(232)는 노드(m4)의 전압 레벨이 제 2 레벨(Lv2)인지 여부에 따라, 노드(m2)로 제 5 조절 전류를 계속해서 출력할지 여부를 결정할 수 있다.
노드(m4)의 전압 레벨이 제 2 레벨(Lv2)에 도달하지 않은 경우, S330 동작이 다시 수행될 수 있다.
노드(p0)의 전압 레벨이 제 2 레벨(Lv2)에 도달한 경우, S350 동작이 수행될 수 있다. S350 동작에서, 트랜지스터(232)는 노드(m2)로 제 5 조절 전류를 출력하는 것을 중단할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제 1 클럭 신호에 기초하여, 제 1 노드를 제 2 노드로 연결할지 여부를 결정하는 제 1 스위칭 회로;
    상기 제 2 노드가 상기 제 1 노드로부터 연결해제 되는 경우, 상기 제 2 노드의 전압 레벨에 기초하여 출력 노드로 제 1 조절 전류를 출력하고, 상기 출력 노드의 전압 레벨이 제 1 레벨에 도달하는 경우, 상기 제 1 조절 전류를 차단하는 제 1 펄스 조절 회로;
    제 2 클럭 신호에 기초하여, 제 3 노드를 제 4 노드로 연결할지 여부를 결정하는 제 2 스위칭 회로; 및
    상기 제 4 노드가 상기 제 3 노드로부터 연결해제 되는 경우, 상기 제 4 노드의 전압 레벨에 기초하여 상기 출력 노드로부터 제 2 조절 전류를 출력하고, 상기 출력 노드의 상기 전압 레벨이 제 2 레벨에 도달하는 경우, 상기 제 2 조절 전류를 차단하는 제 2 펄스 조절 회로를 포함하되,
    상기 제 1 펄스 조절 회로 및 상기 제 2 펄스 조절 회로는 각각 상기 출력 노드의 전압을 피드백하여, 상기 제 2 노드의 상기 전압 레벨 및 상기 제 4 노드의 상기 전압 레벨을 조절하는 클럭 보상 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 회로는 상기 제 1 클럭 신호의 전압 레벨이 제 3 레벨인 경우, 상기 제 1 노드를 상기 제 2 노드로부터 연결해제하고, 상기 제 1 클럭 신호의 상기 전압 레벨이 제 4 레벨인 경우, 상기 제 1 노드를 상기 제 2 노드와 연결하되,
    상기 제 3 레벨과 상기 제 4 레벨은 상이한 클럭 보상 회로.
  3. 제 1 항에 있어서,
    상기 제 1 펄스 조절 회로는 제 1 및 제 2 트랜지스터들을 포함하고,
    상기 제 1 및 제 2 트랜지스터는 상기 제 2 노드가 상기 제 1 노드로부터 연결해제 되고 상기 제 2 노드의 상기 전압 레벨이 제 3 레벨인 경우, 상기 출력 노드로 상기 제 1 조절 전류를 출력하고, 상기 제 2 노드의 상기 전압 레벨이 제 4 레벨인 경우, 상기 제 1 조절 전류를 차단하고,
    상기 제 1 펄스 조절 회로는 상기 출력 노드의 상기 전압 레벨이 상기 제 1 레벨에 도달하는 경우, 상기 제 2 노드의 상기 전압 레벨을 상기 제 4 레벨로 조절하는 클럭 보상 회로.
  4. 제 3 항에 있어서,
    상기 제 1 펄스 조절 회로는 상기 제 2 노드와 제 5 노드 사이에 위치하는 래치 회로(latch circuit)를 더 포함하고,
    상기 제 1 트랜지스터는 전원(VDD) 공급단과 상기 제 2 트랜지스터 사이에 위치하고, 상기 제 1 클럭 신호를 입력 받는 PMOS 트랜지스터이고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 상기 출력 노드 사이에 위치하고, 상기 제 5 노드로부터 전압 신호를 입력 받는 PMOS 트랜지스터인 클럭 보상 회로.
  5. 제 1 항에 있어서,
    상기 제 1 펄스 조절 회로는 제 3 및 제 4 트랜지스터를 포함하고,
    상기 제 3 및 제 4 트랜지스터는 상기 제 2 노드가 상기 제 1 노드로부터 연결해제 되고 상기 출력 노드의 상기 전압 레벨이 상기 제 1 레벨인 경우, 상기 제 2 노드로부터 제 2 조절 전류를 출력하고, 상기 출력 노드의 상기 전압 레벨이 상기 제 2 레벨인 경우, 상기 제 2 조절 전류를 차단하는 클럭 보상 회로.
  6. 제 1 항에 있어서,
    상기 제 2 펄스 조절 회로는 제 5 및 제 6 트랜지스터를 포함하고,
    상기 제 5 및 제 6 트랜지스터는 상기 제 4 노드가 상기 제 3 노드로부터 연결해제 되고 상기 제 4 노드의 상기 전압 레벨이 제 3 레벨인 경우, 상기 출력 노드로부터 상기 제 2 조절 전류를 출력하고, 상기 제 4 노드의 상기 전압 레벨이 제 4 레벨인 경우, 상기 제 2 조절 전류를 차단하고,
    상기 제 2 펄스 조절 회로는 상기 출력 노드의 상기 전압 레벨이 상기 제 2 레벨에 도달하는 경우, 상기 제 4 노드의 상기 전압 레벨을 상기 제 4 레벨로 조절하는 클럭 보상 회로.
  7. 제 1 클럭 신호에 기초하여, 제 1 노드를 제 2 노드로 연결할지 여부를 결정하는 제 1 스위칭 회로;
    상기 제 1 클럭 신호의 전압 레벨과 상기 제 2 노드의 전압 레벨에 대해 논리 연산을 수행하여, 상기 제 1 출력 노드의 전압 레벨을 조절하고, 상기 제 1 노드가 상기 제 2 노드로부터 연결해제 되는 경우, 상기 제 2 노드의 상기 전압 레벨을 상기 제 1 출력 노드의 전압을 피드백하여 조절하는 제 1 펄스 조절 회로;
    상기 제 1 클럭 신호와 상이한 위상을 갖는 제 2 클럭 신호에 기초하여, 제 3 노드를 제 4 노드로 연결할지 여부를 결정하는 제 2 스위칭 회로; 및
    상기 제 2 클럭 신호의 전압 레벨과 상기 제 3 노드의 전압 레벨에 대해 논리 연산을 수행하여, 상기 제 2 출력 노드의 전압 레벨을 조절하고, 상기 제 3 노드가 상기 제 4 노드로부터 연결해제 되는 경우, 상기 제 3 노드의 상기 전압 레벨을 상기 제 2 출력 노드의 전압을 피드백하여 조절하는 제 2 펄스 조절 회로를 포함하는 클럭 보상 회로.
  8. 제 7 항에 있어서,
    상기 제 1 출력 노드 및 상기 제 2 출력 노드와 연결되는 래치 회로(Latch Circuit)를 더 포함하고,
    상기 래치 회로로부터 출력되는 신호에 기초하여, 데이터를 외부 장치로 전송하기 위한 보상된 클럭 신호를 생성하는 클럭 보상 회로.
  9. 제 8 항에 있어서,
    상기 제 1 펄스 조절 회로는:
    상기 제 1 클럭 신호의 상기 전압 레벨과 상기 제 2 노드의 상기 전압 레벨에 대해 상기 논리 연산을 수행하는 논리 게이트; 및
    상기 출력 노드의 상기 전압 레벨에 따라, 상기 제 2 노드로 조절 전류를 출력하는 트랜지스터를 더 포함하는 클럭 보상 회로.
  10. 제 9 항에 있어서,
    상기 논리 게이트는 상기 제 2 노드와 상기 제 1 출력 노드 사이에 위치하는 낸드 게이트(NAND gate)이고,
    상기 트랜지스터는 전원(VDD) 공급단과 상기 제 2 노드 사이에 위치하고, 상기 제 1 출력 노드로부터 전압 신호를 입력 받는 PMOS 트랜지스터인 클럭 보상 회로.




KR1020190164400A 2019-12-11 2019-12-11 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치 KR20210074429A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190164400A KR20210074429A (ko) 2019-12-11 2019-12-11 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
US16/939,028 US11189333B2 (en) 2019-12-11 2020-07-26 Compensating circuit for compensating clock signal and memory device including the same
DE102020123292.6A DE102020123292A1 (de) 2019-12-11 2020-09-07 Kompensationsschaltung zur kompensation des taktsignals und speichervorrichtung, die diese enthält
CN202011313017.4A CN112951288A (zh) 2019-12-11 2020-11-20 用于补偿时钟信号的补偿电路和包括其的存储器设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190164400A KR20210074429A (ko) 2019-12-11 2019-12-11 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치

Publications (1)

Publication Number Publication Date
KR20210074429A true KR20210074429A (ko) 2021-06-22

Family

ID=76234663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190164400A KR20210074429A (ko) 2019-12-11 2019-12-11 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치

Country Status (3)

Country Link
US (1) US11189333B2 (ko)
KR (1) KR20210074429A (ko)
CN (1) CN112951288A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023201589A1 (zh) * 2022-04-20 2023-10-26 京东方科技集团股份有限公司 发光控制电路及其控制方法、栅极驱动电路及其控制方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950004058A (ko) 1993-07-30 1995-02-17 오오가 노리오 펄스폭 변조회로
US6466063B2 (en) 2001-03-20 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Push-pull output buffer with gate voltage feedback loop
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US8248130B2 (en) 2010-05-25 2012-08-21 Freescale Semiconductor, Inc. Duty cycle correction circuit
KR20120140013A (ko) 2011-06-20 2012-12-28 삼성전자주식회사 펄스 생성기
US8564354B2 (en) 2011-08-03 2013-10-22 Qualcomm Incorporated Circuits and methods for latch-tracking pulse generation
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
KR101989393B1 (ko) * 2012-08-24 2019-06-14 에스케이하이닉스 주식회사 반도체 장치의 도메인 크로싱 회로
KR102062844B1 (ko) * 2013-11-06 2020-02-11 에스케이하이닉스 주식회사 동기 회로 및 이를 이용한 반도체 장치
US9559669B1 (en) 2015-06-02 2017-01-31 Xilinx, Inc. Circuits for and methods of generating clock signals enabling the latching of data in an integrated circuit
US9584121B2 (en) 2015-06-10 2017-02-28 Qualcomm Incorporated Compact design of scan latch
KR102625821B1 (ko) 2016-09-05 2024-01-16 에스케이하이닉스 주식회사 듀티 보정장치 및 이를 포함하는 반도체 장치
US10217497B2 (en) * 2017-06-07 2019-02-26 Winbond Electronics Corporation Delay locked loop circuit and method of controlling same
KR20190068301A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 지연 고정 루프를 포함하는 메모리 장치 및 메모리 장치의 동작 방법
KR20200145266A (ko) * 2019-06-21 2020-12-30 에스케이하이닉스 주식회사 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치

Also Published As

Publication number Publication date
CN112951288A (zh) 2021-06-11
US20210183427A1 (en) 2021-06-17
US11189333B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
US6768690B2 (en) Register controlled DLL for reducing current consumption
US9202542B2 (en) Power supply induced signal jitter compensation
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20150002201A1 (en) Semiconductor device having duty correction circuit
US10217497B2 (en) Delay locked loop circuit and method of controlling same
US8072254B2 (en) Delay cell and phase locked loop using the same
KR20210074429A (ko) 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
US20090059689A1 (en) Apparatus and method for transmitting/receiving signals at high speed
US7812654B2 (en) Delay locked loop circuits and method for controlling the same
US20120155207A1 (en) Semiconductor device generating internal voltage
US10637638B2 (en) Semiconductor apparatus for transmitting and receiving a signal in synchronization with a clock signal
US7869289B2 (en) Semiconductor device having transmission control circuit
JP2015002452A (ja) 半導体装置
KR20190098489A (ko) 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치
US20240184323A1 (en) Clock distribution network, semiconductor device and semiconductor system including the same, and clock distribution method thereof
KR100868013B1 (ko) 지연 고정 루프 회로
KR20210094175A (ko) 레벨 시프터를 포함하는 전자 장치
KR100813532B1 (ko) Ｄｌｌ 회로의 지연 장치
CN113205840A (zh) 数据接收设备以及使用其的半导体装置和半导体系统
KR20040023187A (ko) 펄스드 센스 인에이블 신호 발생 회로
KR20100076751A (ko) 반도체 메모리의 데이터 입력장치 및 그 제어방법
US20080100353A1 (en) Delay locked loop

Legal Events

Date Code Title Description
A201 Request for examination