KR100868013B1 - 지연 고정 루프 회로 - Google Patents

지연 고정 루프 회로 Download PDF

Info

Publication number
KR100868013B1
KR100868013B1 KR1020070002099A KR20070002099A KR100868013B1 KR 100868013 B1 KR100868013 B1 KR 100868013B1 KR 1020070002099 A KR1020070002099 A KR 1020070002099A KR 20070002099 A KR20070002099 A KR 20070002099A KR 100868013 B1 KR100868013 B1 KR 100868013B1
Authority
KR
South Korea
Prior art keywords
delay
delay circuit
output
signal
control voltage
Prior art date
Application number
KR1020070002099A
Other languages
English (en)
Other versions
KR20080065115A (ko
Inventor
강용구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070002099A priority Critical patent/KR100868013B1/ko
Publication of KR20080065115A publication Critical patent/KR20080065115A/ko
Application granted granted Critical
Publication of KR100868013B1 publication Critical patent/KR100868013B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 제어전압 또는 제어신호 중 적어도 하나를 이용하여 입력신호를 기설정된 단위 지연시간 만큼 지연시켜 출력하는 복수개의 딜레이 셀을 구비하는 딜레이 라인; 상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부; 상기 위상 비교결과에 따라 상기 딜레이 라인의 지연시간이 가변되도록 상기 제어신호를 출력하는 제어부; 및 상기 일정한 레벨의 제어전압을 생성하는 제어전압 생성부를 구비한다.
딜레이 셀, 테스트 모드, 저항

Description

지연 고정 루프 회로{Delay Locked Loop Circuit}
도 1은 일반적인 지연 고정 루프 회로의 블록도,
도 2는 종래의 기술에 따른 지연 라인의 블록도,
도 3은 도 2의 지연 셀의 회로도,
도 4는 본 발명에 따른 지연 라인의 블록도,
도 5는 본 발명의 제 1 실시예에 따른 도 4의 지연 셀의 회로도,
도 6은 본 발명의 제 2 실시예에 따른 도 4의 지연 셀의 회로도,
도 7은 도 4의 제어전압 생성부의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110: 제 1 클럭 버퍼 120: 제 2 클럭 버퍼
130: 제 1 딜레이 라인 140: 제 2 딜레이 라인
150: 제 1 드라이버 160: 제 2 드라이버
170: 리플리카 딜레이 180: 위상 비교기
190: 레지스터 제어기 200: 쉬프트 레지스터
300, 400: 딜레이 셀 410: 제 1 지연시간 조정부
420: 제 2 지연시간 조정부 600: 제어전압 생성부
본 발명은 전원 레벨의 변동에 따른 지연량의 변동을 방지할 수 있도록 한 지연 고정 루프 회로에 관한 것이다.
반도체 메모리 장치는 외부 클럭 신호(CLK)와 데이터 출력 신호(DQ, DQS)의 위상을 동기시키기 위하여 지연 고정 루프 회로(Delay Locked Loop Circuit)를 사용한다.
일반적인 지연 고정 루프 회로는 도 1에 도시된 바와 같이, 제 1 클럭 버퍼(110), 제 2 클럭 버퍼(120), 제 1 딜레이 라인(130), 제 2 딜레이 라인(140), 제 1 드라이버(150), 제 2 드라이버(160), 리플리카 딜레이(Replica Delay)(170), 위상 비교기(180), 레지스터 제어기(190), 및 쉬프트 레지스터(200)를 구비한다.
상기 제 1 클럭 버퍼(110)와 제 2 클럭 버퍼(120)는 외부 클럭 신호(CLK)와 반전된 외부 클럭 신호(CLKB)를 입력받아 제 1 내부 클럭 신호(FCLK, RCLK)를 생성한다.
상기 제 1 딜레이 라인(130) 및 제 2 딜레이 라인(140)은 상기 제 1 내부 클럭 신호(FCLK, RCLK)를 제어신호(CTRL<0:N>)에 해당하는 지연량 만큼 지연시켜 제 2 내부 클럭 신호(iFCLK, iRCLK)를 출력한다.
상기 리플리카 딜레이(170)는 상기 제 2 내부 클럭 신호(iRCLK)를 지연 고정 루프 회로의 신호처리 시간을 모델링한 지연량 만큼 지연시켜 제 3 내부 클럭 신호(FBCLK)를 출력한다.
상기 위상 비교기(180)는 상기 제 1 내부 클럭 신호(RCLK)와 상기 제 3 내부 클럭 신호(FBCLK)의 위상을 비교하여 그 비교결과 신호(CTRL)를 출력한다.
상기 레지스터 제어기(190)는 상기 비교결과 신호(CTRL)에 따라 레지스터 제어신호(SR: Shift Right, SL: Shift Left)를 출력한다.
상기 쉬프트 레지스터(200)는 상기 레지스터 제어신호(SR: Shift Right, SL: Shift Left)에 따라 초기 레지스터값을 우측 또는 좌측으로 쉬프트 시켜 상기 제어신호(CTRL<0:N>)를 출력한다.
상기 구성들의 반복적인 동작에 의해 지연 고정 동작이 완료되면 그에 해당하는 제 2 내부 클럭 신호(iFCLK, iRCLK)가 제 1 드라이버(150) 및 제 2 드라이버(160)를 통해 지연 고정 루프 클럭신호(FCLKDLL, RCLKDLL)로서 출력된다.
종래의 기술에 따른 제 1 딜레이 라인(130)은 도 2에 도시된 바와 같이, 동일한 구성을 갖는 딜레이 셀(300)을 복수개 구비하며, 상기 제어신호(CTRL<0:N>) 중에서 활성화된 비트가 입력되는 딜레이 셀(300)의 수에 따라 제 1 딜레이 라인(130)의 지연량이 결정된다. 상기 제 2 딜레이 라인(140)은 제 1 딜레이 라인(130)과 동일하게 구성된다.
상기 종래의 기술에 따른 딜레이 셀(300)은 도 3에 도시된 바와 같이, 두개의 낸드 게이트(ND1, ND2)를 구비한다. 상기 낸드 게이트(ND1)의 두 입력단 중 하나에는 제어신호(CTRL0)가 입력된다. 상기 제어신호(CTRL0)가 하이 레벨인 경우 트랜지스터(N2)가 턴온되어 전류 패스가 형성되므로 상기 낸드 게이트(ND1, ND2)가 인버터로 동작하여 입력신호를 단위 지연시간 만큼 지연시켜 출력한다.
상기 지연 라인을 사용하는 반도체 메모리 장치 또는 반도체 메모리 장치를 사용하는 시스템에서 일시적으로 전원을 많이 사용하는 상황(예를 들어, 대기 모드에서 액티브 모드로 진입)이 발생하면 전원전압 레벨이 크게 변동하게 된다. 종래의 기술에 따른 지연 라인은 상술한 전원전압 레벨의 변동에 따라 지연량이 바뀌게 되고 그에 따라 노이즈 및 지터(jitter)를 유발하여 지연 고정 루프 회로의 오동작을 초래하는 문제점이 있다.
본 발명은 전원전압 레벨이 변동되더라도 지연량이 변동되지 않도록 한 지연 고정 루프 회로를 제공함에 그 목적이 있다.
본 발명에 따른 지연 고정 루프 회로는 제어전압 또는 제어신호 중 적어도 하나를 이용하여 입력신호를 기설정된 단위 지연시간 만큼 지연시켜 출력하는 복수개의 딜레이 셀을 구비하는 딜레이 라인; 상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부; 상기 위상 비교결과에 따라 상기 딜레이 라인의 지연시간이 가변되도록 상기 제어신호를 출력하는 제어부; 및 상기 일정한 레벨의 제어전압을 생성하는 제어전압 생성부를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로는 제어전압, 또는 제어신호를 이용하여 입력신호를 기설정된 단위 지연시간 만큼 지연시켜 출력하며, 테스트 모드 신호에 따라 상기 단위 지연시간이 가변되는 복수개의 딜레이 셀을 구비하는 딜레이 라인; 상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부; 상기 위상 비교결과에 따라 상기 딜레이 라인의 지연시간이 가변되도록 상기 제어신호를 출력하는 제어부; 및 상기 일정한 레벨의 제어전압을 생성하는 제어전압 생성부를 구비함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 고정 루프 회로의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 지연 고정 루프 회로는 도 4에 도시된 바와 같이, 제어전압(VCTRL), 제어신호(CTRL<0:N>)를 이용하여 입력신호(FCLK, RCLK)를 기설정된 단위 지연시간 만큼 지연시켜 출력하며, 테스트 모드 신호(TMRON)에 따라 상기 단위 지연시간이 가변되는 복수개의 딜레이 셀(400)을 구비하는 제 1 딜레이 라인(130)과 제 2 딜레이 라인(140), 상기 입력신호(RCLK)와 상기 제 2 딜레이 라인(140)의 출력신호(iRCLK)의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부(180), 상기 위상 비교결과에 따라 상기 복수개의 딜레이 셀(400)의 지연시간이 증가 또는 감소되도록 상기 제어신호(CTRL<0:N>)를 출력하는 제어부 및 상기 일정한 레벨의 제어전압(VCTRL)을 생성하는 제어전압 생성부(600)를 구비한다.
상기 제어부는 레지스터 제어기(190), 및 쉬프트 레지스터(200)를 포함할 수 있다. 상기 지연 고정 루프 회로는 제 1 클럭 버퍼(110), 제 2 클럭 버퍼(120), 제 1 드라이버(150), 제 2 드라이버(160), 리플리카 딜레이(Replica Delay)(170)를 더 구비하며, 이 들의 구성 및 동작은 도 1에 도시된 것을 기준으로 한다.
본 발명에 따르면 상기 딜레이 셀(400)은 두개의 지연회로로 구성된다. 상기 두개의 지연회로는 반전 논리를 갖는 논리회로를 사용하는데, 본 발명에서는 상기 두개의 지연회로를 두 가지 실시예로 구성하였다. 본 발명의 첫 번째 실시예에 따른 딜레이 셀(400)은 낸드 게이트 두개를 사용하였고, 본 발명의 두 번째 실시예에 따른 딜레이 셀(400)은 낸드 게이트와 인버터를 사용하였다.
본 발명의 첫 번째 실시예에 따른 딜레이 셀(400)은 도 5에 도시된 바와 같이, 상기 제어신호(CTRL0)에 따라 입력신호를 지연시켜 출력하는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 지연시켜 출력하는 제 2 낸드 게이트(ND12), 테스트 모드 신호(TMRON)에 따라 상기 제 1 낸드 게이트(ND11) 및 제 2 낸드 게이트(ND12)의 지연시간을 조정하기 위한 제 1 및 제 2 지연시간 조정부(410, 420), 상기 제 1 낸드 게이트(ND11) 및 제 2 낸드 게이트(ND12)와 접지단(VSS) 사이에 연결되고 상기 제어전압(VCTRL)을 이용하여 상기 접지단(VSS)을 통해 유입되는 노이즈를 방지하는 제 1 노이즈 방지부(430), 및 전원단(VDD)을 통해 유입되는 노이즈를 방지하기 위한 제 2 노이즈 방지부(440)를 구비한다.
상기 제 1 낸드 게이트(ND11)는 두 입력단 중 하나에 상기 제어신호(CTRL0)를 입력받고 상기 제어신호(CTRL0)가 하이 레벨로 활성화되면 트랜지스터(N2)가 턴온되어 전류 패스가 형성되므로 입력신호를 반전시켜 출력하는 인버터로 동작한다. 상기 제 2 낸드 게이트(ND12)는 두 입력단 중 하나가 전원단(VDD)에 연결되어 트랜지스터(N4)가 턴온 상태이므로 상기 제어신호(CTRL0)에 상관없이 상기 제 1 낸드 게이트(ND11)의 출력신호를 반전시켜 출력하는 인버터로 동작한다.
상기 제 1 및 제 2 낸드 게이트(ND11, ND12)의 회로구성은 일반적인 구성을 따르므로 그 구성설명은 생략하기로 한다.
상기 제 1 지연시간 조정부(410)는 상기 제 1 낸드 게이트(ND11)의 출력단에 연결된 제 1 저항(R3), 및 상기 테스트 모드 신호(TMRON)에 따라 상기 제 낸드 게이트(ND11)의 출력이 상기 제 1 저항(R3)을 통과하도록 하는 제 1 트랜지스터(P5)를 구비한다.
상기 제 2 지연시간 조정부(420)는 상기 제 1 낸드 게이트(ND12)의 출력단에 연결된 제 2 저항(R4), 및 상기 테스트 모드 신호(TMRON)에 따라 상기 제 낸드 게이트(ND11)의 출력이 상기 제 2 저항(R4)을 통과하도록 하는 제 2 트랜지스터(P6)를 구비한다.
상기 제 1 지연시간 조정부(410)와 제 2 지연시간 조정부(420)의 제 1 저항(R3)과 제 2 저항(R4)은 PVT(Process/Voltage/Temperature) 변동에 민감하지 않은 특성을 가지므로 딜레이 셀(400)의 노이즈 및 전류를 감소시킬 수 있다. 또한 상기 테스트 모드 신호(TMRON)를 하이 레벨로 활성화시켜 제 1 낸드 게이트(ND11)의 출력과 제 2 낸드 게이트(ND12)의 출력이 각각 제 1 저항(R3)과 제 2 저항(R4)을 통과하도록 하여 지연시간을 조정하는 테스트를 진행할 수 있다. 상기 테스트를 통해 딜레이 셀(400)의 신호 지연 특성이 좋아지면 별도의 퓨즈 셋(Fuse Set)의 퓨즈 컷팅을 통해 노멀 모드에서 상기 제 1 및 제 2 트랜지스터(P5, P6)가 턴오프 상태를 유지하도록 하면 된다.
상기 제 1 노이즈 방지부(430)는 게이트에 상기 제어전압(VCTRL)을 입력받고, 소오스가 상기 제 1 및 제 2 낸드 게이트(ND11, ND12)에 연결되며, 드레인이 상기 접지단(VSS)에 연결된 제 3 트랜지스터(N5)를 구비한다. 상기 제어전압(VCTRL)은 전원전압(VDD)의 변동에 상관없이 일정한 레벨을 유지하므로 상기 제 3 트랜지스터(N5)가 전원전압(VDD)의 변동에 상관없이 일정한 저항값을 유지하고 도 5의 노드 A는 접지단(VSS)에 비해 높은 전압으로 유지된다. 따라서 접지단(VSS)을 통한 노이즈가 완벽하게 방지된다.
상기 제 2 노이즈 방지부(440)는 전원단(VDD)과 상기 제 1 낸드 게이트(ND11) 사이에 연결된 제 3 저항(R1), 및 전원단(VDD)과 상기 제 2 낸드 게이트(ND12) 사이에 연결된 제 4 저항(R2)을 구비한다. 상기 제 3 저항(R1) 및 제 4 저항(R2)은 PVT(Process/Voltage/Temperature) 변동에 민감하지 않은 특성을 가지므로 전원단(VDD)을 통한 노이즈가 완벽하게 방지되고, 입력신호의 스윙 폭(Swing Width)을 감소시켜 전류를 감소시킨다.
본 발명의 두 번째 실시예에 따른 딜레이 셀(400)은 도 6에 도시된 바와 같이, 상기 제어신호(CTRL0)에 따라 입력신호를 지연시켜 출력하는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 지연시켜 출력하는 인버터(IV21), 테스트 모드 신호(TMRON)에 따라 상기 제 1 낸드 게이트(ND11) 및 인버터(IV21)의 지연시간을 조정하기 위한 제 1 및 제 2 지연시간 조정부(410, 420), 상기 제 1 낸드 게이트(ND11) 및 제 2 낸드 게이트(ND12)와 접지단(VSS) 사이에 연결되고 상기 제어전압(VCTRL)을 이용하여 상기 접지단(VSS)을 통해 유입되는 노이즈를 방지하는 제 1 노이즈 방지부(430), 및 전원단(VDD)을 통해 유입되는 노이즈를 방지하기 위한 제 2 노이즈 방지부(440)를 구비한다. 본 발명의 두 번째 실시예 에 따른 딜레이 셀(400)은 본 발명의 제 1 실시예에서 사용된 제 2 낸드 게이트(ND12)가 제어신호(CTRL0)에 상관없이 인버터 기능을 수행하므로 딜레이 셀(400)의 회로구성이 간소화되도록 인버터(IV21)로 대체한 것이다.
상기 제어전압 생성부(600)는 도 7에 도시된 바와 같이, 소오스가 전원단(VDD)에 연결되고 게이트가 접지단(VSS)에 연결된 제 4 트랜지스터(P31), 소오스가 상기 제 4 트랜지스터(P31)의 드레인과 연결되고 드레인이 접지단(VSS)과 연결된 제 5 트랜지스터(N31), 및 상기 제 5 트랜지스터(N31)의 게이트와 상기 제어전압(VCTRL) 출력단 사이에 병렬 연결된 커패시터(C31)를 구비한다. 상기 제 4 트랜지스터(P31)와 제 5 트랜지스터(N31)의 연결노드가 상기 제 5 트랜지스터(N31)의 게이트에 연결된다.
상기 제어전압 생성부(600)는 전원전압(VDD) 레벨이 상승함에 따라 제어전압(VCTRL)의 레벨도 상승한다. 상기 제어전압(VCTRL)이 설정 레벨에 도달하면 제 5 트랜지스터(N31)가 턴온된다. 상기 제어전압(VCTRL)이 상기 설정레벨을 초과하면 상기 제 5 트랜지스터(N31)를 통해 흐르는 전류량이 증가하는 반면 커패시터(C31)의 방전량이 증가한다. 상기 제어전압(VCTRL)이 상기 설정레벨 미만으로 되면 상기 제 5 트랜지스터(N31)를 통해 흐르는 전류량이 감소하는 반면 커패시터(C31)의 충전량이 증가한다. 상기 제 5 트랜지스터(N31)와 커패시터(C31)의 연계동작에 의해 상기 제어전압(VCTRL)이 기설정 레벨을 유지한다.
이와 같이 구성된 본 발명에 따른 지연 고정 루프 회로의 동작을 설명하면 다음과 같다.
테스트 모드를 통해 테스트 모드 신호(TMRON)를 활성화시켜 지연시간 테스트를 수행하고 그 결과에 따라 퓨즈 셋의 퓨즈를 컷팅하여 딜레이 셀(400)의 노멀 모드에서 상기 제 1 및 제 2 트랜지스터(P5, P6)가 턴오프 상태를 유지하도록 한다. 상기 노멀 모드에서 상기 제 1 및 제 2 트랜지스터(P5, P6)가 턴오프 상태를 유지함에 따라 제 1 및 제 2 저항(R3, R4)이 동작하여 입력신호 지연, 노이즈 및 전류 감소 기능을 수행한다.
테스트 모드가 종료되고 노멀 모드로 진입하면, 복수개의 딜레이 셀(400) 중에서 제어신호(CTRL<0:N>)가 활성화된 딜레이 셀(400)은 입력신호 예를 들어, 제 1 내부 클럭 신호(FCLK)를 각각의 단위 지연시간 만큼 지연시켜 출력한다.
상기 제어전압 생성부(600)는 전원전압(VDD)의 변동에 상관없이 일정한 제어전압(VCTRL)을 생성하므로 제 1 노이즈 방지부(430)가 접지단(VSS)을 통한 노이즈를 방지한다. 또한 제 2 노이즈 방지부(440)가 전원단(VDD)을 통한 노이즈를 방지한다. 또한 제 1 노이즈 방지부(430) 및 제 2 노이즈 방지부(440)에 의해 딜레이 셀(400)의 전류가 감소된다.
상기 딜레이 셀(400)은 상기 제 1 및 제 2 지연시간 조정부(410, 420)와 제 1 및 제 2 노이즈 방지부(430, 440)를 통해 적절한 지연시간을 갖게 되고, 전원전압(VDD) 또는 접지전압(VSS)의 변동에 따른 노이즈가 방지되므로, 상기 딜레이 셀(400)의 단위 지연시간의 변동이 방지된다.
상기 딜레이 셀(400)의 단위 지연시간이 전원전압(VDD)의 변동에 상관없이 일정하게 유지되므로 딜레이 라인의 지연시간 또한 일정하게 유지되어 지연 고정 루프 회로의 안정적인 동작을 가능하게 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 지연 고정 루프 회로는 전원전압 레벨이 변하더라도 지연량이 변하지 않으므로 지연 고정 루프 회로의 동작성능을 향상시킬 수 있다.

Claims (12)

  1. 삭제
  2. 제어전압에 의해 단위 지연시간이 일정하게 유지되는 복수개의 딜레이 셀을 구비하며, 제어신호에 따라 상기 복수개의 딜레이 셀이 선택적으로 동작함으로써 입력신호를 지연시켜 출력하는 딜레이 라인;
    상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부;
    상기 위상 비교결과에 따라 상기 딜레이 라인의 지연시간이 가변되도록 상기 제어신호를 출력하는 제어부; 및
    상기 제어전압을 일정한 레벨로 생성하는 제어전압 생성부를 구비하며,
    상기 딜레이 셀은
    상기 제어신호에 따라 입력신호를 지연시켜 출력하는 제 1 지연회로,
    상기 제 1 지연회로의 출력을 지연시켜 출력하는 제 2 지연회로, 및
    상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나와 접지단 사이에 연결되고 상기 제어전압을 이용하여 상기 접지단을 통해 유입되는 노이즈를 방지하는 제 1 노이즈 방지부를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 삭제
  4. 제어전압에 의해 단위 지연시간이 일정하게 유지되고, 테스트 모드 신호에 따라 상기 단위 지연시간이 가변되는 복수개의 딜레이 셀을 구비하며, 제어신호에 따라 상기 복수개의 딜레이 셀이 선택적으로 동작함으로써 입력신호를 지연시켜 출력하는 딜레이 라인;
    상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부;
    상기 위상 비교결과에 따라 상기 딜레이 라인의 지연시간이 가변되도록 상기 제어신호를 출력하는 제어부; 및
    상기 제어전압을 일정한 레벨로 생성하는 제어전압 생성부를 구비하며,
    상기 딜레이 셀은
    상기 제어신호에 따라 입력신호를 지연시켜 출력하는 제 1 지연회로,
    상기 제 1 지연회로의 출력을 지연시켜 출력하는 제 2 지연회로,
    테스트 모드 신호에 따라 상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나의 출력신호 지연시간을 조정하기 위한 지연시간 조정부, 및
    상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나와 접지단 사이에 연결되고 상기 제어전압을 이용하여 상기 접지단을 통해 유입되는 노이즈를 방지하는 제 1 노이즈 방지부를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  5. 제 2 항 또는 4 항에 있어서,
    상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나와 전원단 사이에 연결되어, 상기 전원단을 통해 유입되는 노이즈를 방지하기 위한 제 2 노이즈 방지부를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 제 1 지연회로는 낸드 게이트인 것을 특징으로 하는 지연 고정 루프 회로.
  7. 제 2 항 또는 제 4 항에 있어서,
    상기 제 2 지연회로는 낸드 게이트 또는 인버터인 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제 4 항에 있어서,
    상기 지연시간 조정부는
    상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나의 출력단에 연결된 저항소자, 및
    상기 테스트 모드 신호에 따라 상기 제 1 지연회로의 출력 또는 제 2 지연회로의 출력이 상기 저항소자를 통과하도록 하는 스위칭 소자를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 제 2 항 또는 제 4 항에 있어서,
    상기 제 1 노이즈 방지부는
    게이트에 상기 제어전압을 입력받고 소오스와 드레인이 상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나와 상기 접지단 사이에 연결된 트랜지스터를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  10. 제 5 항에 있어서,
    상기 제 2 노이즈 방지부는
    전원단과 상기 제 1 지연회로 또는 제 2 지연회로 중 적어도 하나의 사이에 연결된 저항소자를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  11. 삭제
  12. 삭제
KR1020070002099A 2007-01-08 2007-01-08 지연 고정 루프 회로 KR100868013B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070002099A KR100868013B1 (ko) 2007-01-08 2007-01-08 지연 고정 루프 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070002099A KR100868013B1 (ko) 2007-01-08 2007-01-08 지연 고정 루프 회로

Publications (2)

Publication Number Publication Date
KR20080065115A KR20080065115A (ko) 2008-07-11
KR100868013B1 true KR100868013B1 (ko) 2008-11-11

Family

ID=39816100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070002099A KR100868013B1 (ko) 2007-01-08 2007-01-08 지연 고정 루프 회로

Country Status (1)

Country Link
KR (1) KR100868013B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10690708B2 (en) * 2018-08-28 2020-06-23 Psemi Corporation Differential Phase and amplitude detector

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002777A (ko) * 1998-06-23 2000-01-15 윤종용 지연동기루프(dll)를 구비한 반도체 메모리장치
KR20060082498A (ko) * 2005-01-12 2006-07-19 삼성전자주식회사 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002777A (ko) * 1998-06-23 2000-01-15 윤종용 지연동기루프(dll)를 구비한 반도체 메모리장치
KR20060082498A (ko) * 2005-01-12 2006-07-19 삼성전자주식회사 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법

Also Published As

Publication number Publication date
KR20080065115A (ko) 2008-07-11

Similar Documents

Publication Publication Date Title
US6914798B2 (en) Register controlled DLL for reducing current consumption
US10529398B1 (en) Apparatuses and methods for duty cycle error correction of clock signals
US10373660B1 (en) Apparatuses and methods for duty cycle distortion correction of clocks
US6339553B1 (en) Clock generating circuit having additional delay line outside digital DLL loop and semiconductor memory device including the same
US7656223B2 (en) Delay locked loop circuit
US7675350B2 (en) VPP voltage generator for generating stable VPP voltage
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
KR100295674B1 (ko) 아날로그 혼용 디지탈 디엘엘
US9590606B2 (en) Semiconductor device having duty correction circuit
US7733141B2 (en) Semiconductor device and operating method thereof
US8411517B2 (en) Delay locked loop circuit including delay line with reduced sensitivity to variation in PVT
US20070279112A1 (en) Semiconductor Memory
JP2001084763A5 (ko)
US7116149B2 (en) Duty cycle correction circuit of delay locked loop and the delay locked loop having the duty cycle correction circuit
KR100237567B1 (ko) 지연잠금 회로
KR20110134197A (ko) 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
US7961026B2 (en) Delay cell and phase locked loop using the same
KR100868013B1 (ko) 지연 고정 루프 회로
US20050122796A1 (en) Delayed locked loop in semiconductor memory device and its control method
US7557632B2 (en) Internal clock generator and method of generating internal clock
JP2015002452A (ja) 半導体装置
KR100933802B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR100859837B1 (ko) 지연 셀과 그를 이용한 위상 고정 루프
KR20100114390A (ko) 지연 고정 루프 회로
KR20090067796A (ko) 유닛 지연 셀 및 그를 포함하는 지연 고정 루프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee