KR20090067796A - 유닛 지연 셀 및 그를 포함하는 지연 고정 루프 - Google Patents

유닛 지연 셀 및 그를 포함하는 지연 고정 루프 Download PDF

Info

Publication number
KR20090067796A
KR20090067796A KR1020070135575A KR20070135575A KR20090067796A KR 20090067796 A KR20090067796 A KR 20090067796A KR 1020070135575 A KR1020070135575 A KR 1020070135575A KR 20070135575 A KR20070135575 A KR 20070135575A KR 20090067796 A KR20090067796 A KR 20090067796A
Authority
KR
South Korea
Prior art keywords
delay
unit
delay unit
terminal
signal
Prior art date
Application number
KR1020070135575A
Other languages
English (en)
Inventor
황정태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070135575A priority Critical patent/KR20090067796A/ko
Publication of KR20090067796A publication Critical patent/KR20090067796A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 반도체 장치에 구비되어 소정 신호를 지연시키는 유닛 지연 셀 및 그를 포함하는 지연 고정 루프에 관한 것으로서, 입력 신호를 풀 업/다운 구동 방식으로 지연시키는 제 1 지연부; 및 상기 제 1 지연부를 통해 지연된 신호를 충/방전 방식으로 지연시키는 제 2 지연부;를 포함함을 특징으로 한다.

Description

유닛 지연 셀 및 그를 포함하는 지연 고정 루프{UNIT DELAY CELL AND DELAY LOCKED LOOP INCUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치에 구비되어 소정 신호를 지연시키는 유닛 지연 셀 및 그를 포함하는 지연 고정 루프에 관한 것이다.
일반적으로, 지연 라인은 반도체 장치의 다양한 부분에 이용되며, 일 예로, 지연 고정 루프(Delay Locked Loop: DLL)에서 내부 클럭을 외부 클럭에 대응되게 지연시키기 위한 목적으로 사용될 수 있다.
이러한 지연 고정 루프 등에 이용되는 지연 라인은 다수의 유닛 지연 셀(Unit Delay Cell)로 이루어질 수 있으며, 하나의 유닛 지연 셀은 종래에, 도 1과 같이 구성될 수 있다.
도 1을 참조하면, 종래의 유닛 지연 셀은 낸드 게이트(NA1), 저항(R1), 낸드 게이트(NA2), 및 저항(R2)이 직렬 연결된 구조를 가지며, 입력 신호 IN2의 상태에 따라 입력 신호 IN1를 선택적으로 지연시켜 출력 신호 OUT로 출력한다. 여기서, 입력 신호 IN1는 지연 고정 루프의 경우 내부 클럭에 대응될 수 있고, 입력 신호 IN2는 전원 전압 VDDL 또는 전단의 단위 지연 셀의 출력에 대응될 수 있다.
이러한 구성을 갖는 유닛 지연 셀은 두 낸드 게이트(NA1,NA2)를 사용함에 천이 포인트(Transition Point)가 두 번 발생하므로, 동작시 높은 피크 전류(Peak Current)가 발생한다. 특히, 하나의 지연 라인에는 다수의 단위 지연 셀이 구비되므로, 사용되는 단위 지연 셀의 개수에 대응하여 피크 전류가 상승할 수 있다.
하지만, 이러한 단위 지연 셀들의 동작에 따른 높은 피크 전류의 발생은 전자파 장해(Electromagnetic Interference: EMI, 이하 EMI라 함)를 발생시킬 수 있으며, EMI 레벨이 상승하는 경우 지연 고정 루프와 같이 종래의 유닛 지연 셀을 사용하는 회로에서 오동작이 일어날 수 있는 문제점이 있다.
본 발명은 피크 전류를 감소시켜 EMI 레벨을 줄일 수 있는 유닛 지연 셀을 제공한다.
본 발명은 지연 라인의 피크 전류를 감소시켜 EMI 레벨 상승에 의한 오동작을 방지할 수 있는 지연 고정 루프를 제공한다.
본 발명의 일면에 따른 유닛 지연 셀은, 입력 신호를 풀 업/다운 구동 방식으로 지연시키는 제 1 지연부; 및 상기 제 1 지연부를 통해 지연된 신호를 충/방전 방식으로 지연시키는 제 2 지연부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제 1 지연부는 상기 입력 신호를 입력받아 상기 풀 업/다운 구동 방식으로 동작하는 인버터, 또는 제 1 입력단으로 전원 전압을 공급받고 제 2 입력단으로 상기 입력 신호를 입력받아서 상기 풀 업/다운 구동 방식으로 동작하는 낸드 게이트를 포함함이 바람직하다.
그리고, 상기 제 2 지연부는, 상기 제 1 지연부의 출력단에 게이트가 연결되고 전원 전압을 드레인 및 소오스로 공급받는 피모스 트랜지스터형 캐패시터; 및 상기 제 1 지연부의 출력단에 게이트가 연결되고 접지 전압을 드레인 및 소소오스로 공급받는 엔모스 트랜지스터형 캐패시터;를 포함함이 바람직하다.
한편, 상기 유닛 지연 셀은, 상기 제 1 및 제 2 지연부 사이에 연결되며, 제 1 저항 요소로써 상기 제 1 지연부에서 지연된 신호를 지연시켜 상기 제 2 지연부 로 전달하는 제 3 지연부; 및 상기 제 2 지연부의 출력단에 연결되며, 제 2 저항 요소로써 상기 제 2 지연부에서 지연된 신호를 지연시켜 출력하는 제 4 지연부;를 더 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 저항 요소 중 최소한 하나는 테스트 신호 또는 퓨즈 커팅으로써 저항값이 가변됨이 바람직하다.
아울러, 상기 유닛 지연 셀은, 상기 제 1 및 제 2 지연부로 공급되는 전원 전압의 노이즈를 제거하는 제 1 전원 제어부; 및 상기 제 1 및 제 2 지연부로 공급되는 접지 전압의 노이즈를 제거하는 제 2 접지 제어부;를 더 포함함이 바람직하다.
상기 구성에서, 상기 제 1 전원 제어부는 상기 전원 전압단과 상기 접지 전압단 사이에 연결되는 제 1 디커플링 캐패시터와, 상기 전원 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 1 저항을 포함하며, 상기 제 2 전원 제어부는 상기 접지 전압단과 상기 전원 전압단 사이에 연결되는 제 2 디커플링 캐패시터와, 상기 접지 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 2 저항을 포함함이 바람직하다.
본 발명의 일면에 따른 지연 고정 루프는, 출력 클럭을 레플리카 지연하여 피드백 클럭으로 출력하는 레플리카 지연 모델부; 및 내부 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 비교 결과에 따라 상기 내부 클럭을 지연시켜 상기 출력 클럭으로 제공하는 지연 회로;를 구비하며, 상기 지연 회로는 직렬 연결되는 다수의 단위 유닛 셀을 포함하며, 상기 각 단위 유닛 셀은, 제 1 입력 신호의 제어를 받아 제 2 입력 신호를 풀 업/다운 구동 방식으로 지연시키는 제 1 지연부; 및 상기 제 1 지연부를 통해 지연된 신호를 충/방전 방식으로 지연시키는 제 2 지연부;를 포함함을 특징으로 한다.
여기서, 상기 제 1 입력 신호는 전원 전압 또는 이전 단의 단위 유닛 셀의 출력이고, 상기 제 2 입력 신호는 상기 내부 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 선택적으로 입력되는 상기 내부 클럭임이 바람직하다.
상기 구성에서, 상기 제 1 지연부는 제 1 입력단으로 상기 제 1 입력 신호를 입력받고 제 2 입력단으로 상기 제 2 입력 신호를 입력받아서 상기 풀 업/다운 구동 방식으로 동작하는 낸드 게이트를 포함함이 바람직하다.
그리고, 상기 제 2 지연부는, 상기 제 1 지연부의 출력단에 게이트가 연결되고 전원 전압을 드레인 및 소오스로 공급받는 피모스 트랜지스터형 캐패시터; 및 상기 제 1 지연부의 출력단에 게이트가 연결되고 접지 전압을 드레인 및 소소오스로 공급받는 엔모스 트랜지스터형 캐패시터;를 포함함이 바람직하다.
한편, 상기 지연 고정 루프는, 상기 제 1 및 제 2 지연부 사이에 연결되며, 제 1 저항 요소로써 상기 제 1 지연부에서 지연된 신호를 지연시켜 상기 제 2 지연부로 전달하는 제 3 지연부; 및 상기 제 2 지연부의 출력단에 연결되며, 제 2 저항 요소로써 상기 제 2 지연부에서 지연된 신호를 지연시켜 출력하는 제 4 지연부;를 더 포함함이 바람직하다.
여기서, 상기 제 1 및 제 2 저항 요소 중 최소한 하나는 테스트 신호 또는 퓨즈 커팅으로써 저항값이 가변됨이 바람직하다.
아울러, 상기 지연 고정 루프는, 상기 제 1 및 제 2 지연부로 공급되는 전원 전압의 노이즈를 제거하는 제 1 전원 제어부; 및 상기 제 1 및 제 2 지연부로 공급되는 접지 전압의 노이즈를 제거하는 제 2 접지 제어부;를 더 포함함이 바람직하다.
상기 구성에서, 상기 제 1 전원 제어부는 상기 전원 전압단과 상기 접지 전압단 사이에 연결되는 제 1 디커플링 캐패시터와, 상기 전원 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 1 저항을 포함하며, 상기 제 2 전원 제어부는 상기 접지 전압단과 상기 전원 전압단 사이에 연결되는 제 2 디커플링 캐패시터와, 상기 접지 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 2 저항을 포함함이 바람직하다.
본 발명은 소정 신호를 지연시키기 위하여 풀 업 또는 풀 다운 구동 대신 전압 충/방전을 이용함으로써, 피크 전류를 감소시켜 EMI 레벨을 감소시킬 수 있는 효과가 있다.
그리고, 본 발명은 전압 충/방전으로써 신호를 지연시키는 방식을 지연 고정 루프의 지연 라인의 일부에 적용함으로써, EMI 레벨을 감소시켜 지연 고정 루프의 오동작을 방지할 수 있는 효과가 있다.
또한, 본 발명은 가변 저항 요소를 이용하여 외부 환경 등에 의하여 지연량이 변하더라도 다시 타겟 지연량으로 조절할 수 있으므로, 지연량 변화에 따른 오작동을 방지할 수 있는 효과가 있다.
아울러, 본 발명은 디커플링 캐패시터로써 지연 라인으로 공급되는 전원의 노이즈를 제거할 수 있으므로, EMI 레벨을 감소시킬 수 있는 효과가 있다.
본 발명은 풀 업/다운 구동 방식으로 신호를 지연시키는 지연부와, 충/방전 방식으로 신호를 지연시키는 지연부를 포함하는 유닛 지연 셀을 개시한다. 특히, 본 발명은 내부 클럭과 외부 클럭 간의 스큐를 줄이기 위해 내부 클럭을 지연 및 고정하는 지연 고정 루프의 지연 라인에 적용될 수 있다.
구체적으로, 본 발명에 따른 유닛 지연 셀이 적용된 지연 고정 루프의 구조를 살펴보면, 도 2에 도시된 바와 같이, 클럭 버퍼부(20), 레플리카 지연 모델부(22), 지연 회로, 및 클럭 구동부(25)를 포함하여 구성될 수 있다.
클럭 버퍼부(20)는 외부 클럭 CLK을 입력받아서, 외부 클럭 CLK을 버퍼링하여 내부 클럭 ICLK으로 출력한다.
레플리카 지연 모델부(22)는 초기 동작시 지연 라인(21)을 거쳐 발생한 지연 내부 클럭 ICLKD을 입력받아서, 지연 내부 클럭 ICLKD을 레플리카 지연시켜 피드백 클럭 FBCLK으로 출력한다.
상기 지연 회로는 내부 클럭 ICLKD과 피드백 클럭 FBCLK의 위상을 비교하여 상기 비교 결과에 따라 내부 클럭 ICLKD을 지연시켜 지연 내부 클럭 ICLKD으로 제공한다. 여기서, 상기 지연 회로는 지연 라인(21), 위상 검출부(23), 및 제어부(24)를 포함하여 구성될 수 있다.
지연 라인(21)은 내부 클럭 ICLK과 제어 신호 CTRL를 입력받으며, 제어 신호 CTRL에 의해 설정된 지연량으로써 내부 클럭 ICLK을 지연시켜 지연 내부 클럭 ICLKD으로 출력한다.
위상 검출부(23)는 내부 클럭 ICLK과 피드백 클럭 FBCLK을 입력받아서, 내부 클럭 ICLK과 피드백 클럭 FBCLK의 위상을 비교하여 검출 신호 DET로 출력한다. 여기서, 검출 신호 DET는 내부 클럭 ICLK과 피드백 클럭 FBCLK의 위상 차에 따라 지연 라인(21)이 패스트(Fast), 코오스(Coarse), 및 파인(Fine) 모드 중 어느 하나로 동작하도록 제어하는데 이용될 수 있다.
제어부(24)는 검출 신호 DET를 입력받아서, 검출 신호 DET로써 내부 클럭 ICLK에 대한 지연량을 조절하기 위한 제어 신호 CTRL를 출력한다.
클럭 구동부(25)는 지연 내부 클럭 ICLKD을 입력받아서, 지연 내부 클럭 ICLKD을 구동하여 라이징 클럭 RCLK_DLL과 폴링 클럭 FCLK_DLL으로 출력한다.
이러한 구성을 갖는 지연 고정 루프에서, 지연 라인(21)은 도 3에 도시된 바와 같이, 다수의 유닛 지연 셀(30)을 포함하여 구성될 수 있다.
즉, 지연 라인(21)은 직렬 연결되는 다수의 유닛 지연 셀(30)을 포함하며, 각 유닛 지연 셀(30)은 입력 신호 IN1 또는 이전 단의 유닛 지연 셀(30)의 출력 OUT1~OUTn의 상태에 따라 입력 신호 IN2~INm를 선택적으로 지연시켜 출력 신호 OUTn로 출력한다. 여기서, 입력 신호 IN1는 전원 전압에 대응될 수 있고, 입력 신호 IN2~INm는 제어 신호 CTRL의 제어에 의해 각 유닛 지연 셀(30)에 선택적으로 입력되는 내부 클럭 ICLK에 대응될 수 있으며, 출력 신호 OUTn는 지연 내부 클럭 ICLKD에 대응될 수 있다.
이와 같이 다수의 유닛 지연 셀(30)을 포함하는 지연 라인(21)의 동작을 살펴보면, 입력 신호 IN1가 전원 전압 레벨로 고정된 경우, 제어부(24)에서 출력되는 제어 신호 CTRL에 따라 입력 신호 IN2~INm 중 어느 하나가 선택되어 입력된다.
예를 들어, 유닛 지연 셀(30)이 3개로 구성되고, 입력 신호로써 내부 클럭 ICLK이 첫 단의 유닛 지연 셀(30)로 입력되는 경우, 내부 클럭 ICLK이 3개의 유닛 지연 셀(30)의 지연량만큼 지연되어 출력 신호 OUTn, 즉, 지연 내부 클럭 ICLKD으로 출력된다.
이러한 유닛 지연 셀(30)들은 모두 동일하게 구성될 수 있으며, 대표적으로 입력 신호들 IN1,IN2을 입력받는 첫 단의 유닛 지연 셀(30)의 구성을 도 4를 참조하여 살펴보기로 한다.
도 4를 참조하면, 유닛 지연 셀(30)은 기본적으로 두 지연부(41,42)를 포함하며, 두 지연부(41,42) 사이에 지연부(43)가 추가되거나, 지연부(42)의 출력단에 지연부(44)가 추가되거나, 두 지연부(41,42)와 전원 VDDL, VSSL단 사이에 전원 제어부(45,46)가 각각 추가 포함될 수 있다.
구체적으로, 지연부(41)는 입력 신호 IN2를 풀 업/다운 구동 방식으로 지연시켜 반전 지연 신호 INBD로 출력하며, 인버터 또는 낸드 게이트 등을 포함하여 구성될 수 있다.
특히, 지연부(41)가 낸드 게이트로 이루어지는 경우, 지연부(41)는 입력 신호 IN1에 응답하여 반전 지연 신호 INBD가 출력되는 출력단을 풀 업 구동하는 피모스 트랜지스터(P1), 입력 신호 IN2에 응답하여 상기 출력단을 풀 업 구동하는 피모 스 트랜지스터(P2), 입력 신호 IN1에 응답하여 상기 출력단과 NMOS 트랜지스터(N2) 간을 스위칭하는 엔모스 트랜지스터(N1), 및 입력 신호 IN2에 응답하여 풀 다운 구동하는 엔모스 트랜지스터(N2)를 포함하여 구성될 수 있다. 여기서, 입력 신호 IN1는 전원 전압 VDDL 레벨로 고정됨이 바람직하다.
지연부(42)는 반전 지연 신호 INBD 또는 지연부(43)의 출력을 충/방전 방식으로 지연시켜 반전 지연 신호 INBD 또는 지연부(43)의 출력 레벨과 상반되는 논리 레벨의 신호를 출력한다.
이러한 지연부(42)는 반전 지연 신호 INBD 또는 지연부(43)의 출력을 게이트로 입력받고 소오스와 드레인으로 전원 전압 VDDL 또는 전원 제어부(45)의 출력을 입력받는 피모스 트랜지스터형 캐패시터(PC)와, 반전 지연 신호 INBD 또는 지연부(43)의 출력을 게이트로 입력받고 소오스와 드레인으로 접지 전압 VSSL 또는 전원 제어부(46)의 출력을 입력받는 엔모스 트랜지스터형 캐패시터(NC)를 포함하여 구성될 수 있다.
한편, 두 지연부(41,42) 사이에 지연부(43)가 추가 구비될 수 있으며, 지연부(43)는 반전 지연 신호 INBD를 저항 요소로써 지연시키는 역할을 한다. 그 예로서, 지연부(43)는 두 지연부(41,42) 사이에 연결되는 저항(R3)을 포함하여 구성될 수 있다.
그리고, 지연부(42)의 출력단에 지연부(44)가 추가 구비될 수 있으며, 지연부(44)는 지연부(42)의 출력을 저항 요소로써 지연시키는 역할을 한다. 그 예로서, 지연부(44)는 지연부(44)의 출력단에 연결되는 저항(R4,R5)을 포함하여 구성될 수 있다.
이러한 저항 요소를 각각 포함하는 두 지연부(43,44)는 유닛 지연 셀(30)의 지연량을 조절할 수 있도록 구성될 수도 있다.
예컨대, 지연부(44)는 지연부(42)의 출력단에 직렬 연결되고 서로 다른 저항값을 갖는 저항들(R4,R5)을 포함하며, 각 저항(R4,R5)의 양단에는 테스트 신호 TM0, TM1의 제어를 받아 스위칭하는 엔모스 트랜지스터(N3,N4)가 연결된다.
상기와 같은 구성을 갖는 지연부(44)가 구비되는 경우, 테스트 모드시 각 테스트 신호 TM0, TM1 온/오프시켜 지연부(44)의 저항값을 조절함으로써, 반전 지연 신호 INBD에 대한 지연량이 조절되어 출력 신호 OUT1로 출력될 수 있다.
이와 같이, 지연부(44)는 테스트 신호로써 저항을 가변하여 지연량을 조절할 수 있으며, 엔모스 트랜지스터(N3,N4) 대신 퓨즈를 이용하여 상기 퓨즈의 커팅 여부로써 저항값을 가변할 수 있다. 또한, 지연부(43)도 지연부(44)와 동일하게 저항을 가변할 수 있도록 구성될 수 있다.
한편, 두 지연부(41,42)와 전원 전압 VDDL단 사이에 전원 제어부(45)가 추가 구비될 수 있으며, 전원 제어부(45)는 전원 전압 VDDL단의 노이즈를 제거하는 역할을 한다.
그 예로서, 전원 제어부(45)는 전원 전압 VDDL단과 접지 전압 VSSL단 사이에 연결되는 디커플링 캐패시터(C1)와, 전원 전압 VDDL단과 두 지연부(41,42) 사이에 연결되는 저항(R6)을 포함하여 구성될 수 있다. 특히, 저항(R6)은 두 피모스 트랜지스터(P1,P2)의 일단과 피모스 트랜지스터형 캐패시터(PC)의 소오스 및 드레인이 공통으로 연결되는 노드와, 전원 전압 VDDL단 사이에 연결된다.
또한, 두 지연부(41,42)와 접지 전압 VSSL단 사이에 전원 제어부(46)가 추가 구비될 수 있으며, 전원 제어부(46)는 접지 전압 VSSL단의 노이즈를 제거하는 구성을 가질 수 있다.
그 예로서, 전원 제어부(46)는 접지 전압 VSSL단과 전원 전압 VDDL단 사이에 연결되는 디커플링 캐패시터(C2)와, 접지 전압 VSSL단과 두 지연부(41,42) 사이에 연결되는 저항(R7)을 포함하여 구성될 수 있다. 특히, 저항(R7)은 엔모스 트랜지스터(N2)의 일단과 엔모스 트랜지스터형 캐패시터(NC)의 소오스 및 드레인이 공통으로 연결되는 노드와, 접지 전압 VSSL단 사이에 연결된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 유닛 지연 셀(30)은 기본적으로 풀 업/다운 구동 방식으로 신호를 지연시키는 지연부(41)와, 충/방전 방식으로 신호를 지연시키는 지연부(42)를 포함하는 구성을 갖는다. 따라서, 유닛 지연 셀(30)로 입력되는 입력 신호 IN2가 두 지연부(41,42)를 거쳐 지연될 때 천이 포인트가 한 번만 발생한다.
즉, 지연부(41)는 인버터 또는 낸드 게이트 등과 같이 풀 업/다운 구동하여 입력 신호 IN2를 반전시키므로, 천이가 발생하지만, 지연부(42)는 캐패시터와 같이 전압을 충/방전하는 구성이므로, 천이가 발생하지 않는다. 따라서, 유닛 지연 셀(30)의 동작시 천이 포인트가 한 번으로 줄어 피크 전류가 감소할 수 있다.
또한, 지연부(42)는 전압의 충/방전으로써 출력단의 전위를 완만하게 상승 또는 하강시켜 신호를 지연시키므로, 풀 업/다운 구동에 의한 지연에 비해 피크 전 류가 줄어들 수 있다.
이와 같이, 본 발명에 따른 유닛 지연 셀(30)은 천이 포인트 및 급격한 레벨 변화 발생을 줄인 구성이므로, 피크 전류가 감소하여 EMI 레벨이 감소할 수 있는 효과가 있다.
그리고, EMI 레벨이 감소함에 따라, 지연 고정 루프와 같이 본 발명에 따른 유닛 지연 셀(30)을 다수 포함하는 회로의 오동작을 줄일 수 있는 효과가 있다.
한편, 본 발명에 따른 유닛 지연 셀(30)에는 두 지연부(43,44)가 추가 구비될 수 있다. 여기서, 두 지연부(43,44)는 본 발명에 따른 유닛 지연 셀(30)이 종래의 유닛 지연 셀(예컨대, 도 1의 유닛 지연 셀)과 동일한 지연량을 갖도록 세팅하는 역할을 한다.
즉, 본 발명에 따른 유닛 지연 셀(30)이 종래의 유닛 지연 셀과는 다르게 캐패시터 요소를 이용하는 구성이므로, 본 발명에 따른 유닛 지연 셀(30)의 지연량이 종래와 달라질 수 있다.
이를 방지하기 위해, 본 발명에 따른 유닛 지연 셀(30)에 저항 요소를 이용하는 두 지연부(43,44)를 추가함으로써 본 발명에 따른 유닛 지연 셀(30)의 지연량을 종래와 동일하게 세팅할 수 있다.
또한, 두 지연부(43,44) 중 최소한 하나는 테스트 신호 또는 퓨즈 커팅 등을 이용하여 본 발명에 따른 유닛 지연 셀(30)의 지연량을 조절할 수도 있으므로, 사용자가 유닛 지연 셀(30)을 원하는 지연량으로 세팅할 수 있다.
따라서, 외부 환경에 의해 유닛 지연 셀(30)의 지연량이 변하는 경우 두 지 연부(43,44) 중 지연량 조절이 가능한 지연부를 이용하여 타겟 지연량으로 조절할 수 있으므로, 지연량 변화에 따른 오작동을 방지할 수 있는 효과가 있다.
한편, 본 발명에 따른 유닛 지연 셀(30)에는 두 전원 제어부(45,46)가 추가 구비될 수 있다. 여기서, 두 전원 제어부(45,46)는 디커플링 캐패시터와 저항 요소로써 전원 전압 VDDL단과 접지 전압 VSSL단의 노이즈를 각각 제거하는 역할을 한다.
즉, 유닛 지연 셀(30)에 두 전원 제어부(45,46)가 구비되는 경우, 두 전원 제어부(45,46)에 의하여 유닛 지연 셀(30)로 공급되는 전원 전압 VDDL과 접지 전압 VSSL의 노이즈가 제거될 수 있으므로, EMI 레벨이 감소할 수 있는 효과가 있다.
본 발명은 지연 고정 루프에 적용되는 유닛 지연 셀을 일 실시 예로 들어 설명하였으나, 신호를 지연시키기 위한 다른 모든 회로에 적용될 수 있음을 당업자라면 당연히 인지할 수 있을 것이다.
특히, 본 발명은 인버터 또는 낸드 게이트 등과 같이 풀 업/다운 구동 방식으로 입력 신호를 지연시키는 소자를 둘 이상 포함하는 유닛 지연 셀에서, 일부 소자를 충/방전 방식을 이용하여 신호를 지연시키는 소자로 대체함으로써, EMI 레벨이 줄어들 수 있는 효과가 있다.
도 1은 종래의 유닛 지연 셀을 나타내는 회로도.
도 2는 본 발명에 따른 유닛 지연 셀을 포함하는 지연 고정 루프를 나타내는 블럭도.
도 3은 도 2의 지연 라인(21)의 일부 상세 구조를 나타내는 블럭도.
도 4는 도 3의 유닛 지연 셀(30)의 상세 구조를 나타내는 회로도.

Claims (16)

  1. 입력 신호를 풀 업/다운 구동 방식으로 지연시키는 제 1 지연부; 및
    상기 제 1 지연부를 통해 지연된 신호를 충/방전 방식으로 지연시키는 제 2 지연부;를 포함하는 유닛 지연 셀.
  2. 제 1 항에 있어서,
    상기 제 1 지연부는 상기 입력 신호를 입력받아 상기 풀 업/다운 구동 방식으로 동작하는 인버터를 포함하는 유닛 지연 셀.
  3. 제 1 항에 있어서,
    상기 제 1 지연부는 제 1 입력단으로 전원 전압을 공급받고 제 2 입력단으로 상기 입력 신호를 입력받아서 상기 풀 업/다운 구동 방식으로 동작하는 낸드 게이트를 포함하는 유닛 지연 셀.
  4. 제 1 항에 있어서,
    상기 제 2 지연부는,
    상기 제 1 지연부의 출력단에 게이트가 연결되고 전원 전압을 드레인 및 소오스로 공급받는 피모스 트랜지스터형 캐패시터; 및
    상기 제 1 지연부의 출력단에 게이트가 연결되고 접지 전압을 드레인 및 소 소오스로 공급받는 엔모스 트랜지스터형 캐패시터;를 포함하는 유닛 지연 셀.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 지연부 사이에 연결되며, 제 1 저항 요소로써 상기 제 1 지연부에서 지연된 신호를 지연시켜 상기 제 2 지연부로 전달하는 제 3 지연부; 및
    상기 제 2 지연부의 출력단에 연결되며, 제 2 저항 요소로써 상기 제 2 지연부에서 지연된 신호를 지연시켜 출력하는 제 4 지연부;를 더 포함하는 유닛 지연 셀.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 저항 요소 중 최소한 하나는 테스트 신호 또는 퓨즈 커팅으로써 저항값이 가변되는 유닛 지연 셀.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 지연부로 공급되는 전원 전압의 노이즈를 제거하는 제 1 전원 제어부; 및
    상기 제 1 및 제 2 지연부로 공급되는 접지 전압의 노이즈를 제거하는 제 2 전원 제어부;를 더 포함하는 유닛 지연 셀.
  8. 제 7 항에 있어서,
    상기 제 1 전원 제어부는 상기 전원 전압단과 상기 접지 전압단 사이에 연결되는 제 1 디커플링 캐패시터와, 상기 전원 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 1 저항을 포함하며,
    상기 제 2 전원 제어부는 상기 접지 전압단과 상기 전원 전압단 사이에 연결되는 제 2 디커플링 캐패시터와, 상기 접지 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 2 저항을 포함하는 유닛 지연 셀.
  9. 출력 클럭을 레플리카 지연하여 피드백 클럭으로 출력하는 레플리카 지연 모델부; 및
    내부 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 비교 결과에 따라 상기 내부 클럭을 지연시켜 상기 출력 클럭으로 제공하는 지연 회로;를 구비하며,
    상기 지연 회로는 직렬 연결되는 다수의 단위 유닛 셀을 포함하며, 상기 각 단위 유닛 셀은,
    제 1 입력 신호의 제어를 받아 제 2 입력 신호를 풀 업/다운 구동 방식으로 지연시키는 제 1 지연부; 및
    상기 제 1 지연부를 통해 지연된 신호를 충/방전 방식으로 지연시키는 제 2 지연부;를 포함함을 특징으로 하는 지연 고정 루프.
  10. 제 9 항에 있어서,
    상기 제 1 입력 신호는 전원 전압 또는 이전 단의 단위 유닛 셀의 출력이고, 상기 제 2 입력 신호는 상기 내부 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 선택적으로 입력되는 상기 내부 클럭인 지연 고정 루프.
  11. 제 10 항에 있어서,
    상기 제 1 지연부는 제 1 입력단으로 상기 제 1 입력 신호를 입력받고 제 2 입력단으로 상기 제 2 입력 신호를 입력받아서 상기 풀 업/다운 구동 방식으로 동작하는 낸드 게이트를 포함하는 지연 고정 루프.
  12. 제 9 항에 있어서,
    상기 제 2 지연부는,
    상기 제 1 지연부의 출력단에 게이트가 연결되고 전원 전압을 드레인 및 소오스로 공급받는 피모스 트랜지스터형 캐패시터; 및
    상기 제 1 지연부의 출력단에 게이트가 연결되고 접지 전압을 드레인 및 소소오스로 공급받는 엔모스 트랜지스터형 캐패시터;를 포함하는 지연 고정 루프.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 지연부 사이에 연결되며, 제 1 저항 요소로써 상기 제 1 지연부에서 지연된 신호를 지연시켜 상기 제 2 지연부로 전달하는 제 3 지연부; 및
    상기 제 2 지연부의 출력단에 연결되며, 제 2 저항 요소로써 상기 제 2 지연부에서 지연된 신호를 지연시켜 출력하는 제 4 지연부;를 더 포함하는 지연 고정 루프.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 저항 요소 중 최소한 하나는 테스트 신호 또는 퓨즈 커팅으로써 저항값이 가변되는 지연 고정 루프.
  15. 제 9 항에 있어서,
    상기 제 1 및 제 2 지연부로 공급되는 전원 전압의 노이즈를 제거하는 제 1 전원 제어부; 및
    상기 제 1 및 제 2 지연부로 공급되는 접지 전압의 노이즈를 제거하는 제 2 전원 제어부;를 더 포함하는 지연 고정 루프.
  16. 제 15 항에 있어서,
    상기 제 1 전원 제어부는 상기 전원 전압단과 상기 접지 전압단 사이에 연결되는 제 1 디커플링 캐패시터와, 상기 전원 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 1 저항을 포함하며,
    상기 제 2 전원 제어부는 상기 접지 전압단과 상기 전원 전압단 사이에 연결되는 제 2 디커플링 캐패시터와, 상기 접지 전압단과 상기 제 1 및 제 2 지연부 사이에 연결되는 제 2 저항을 포함하는 지연 고정 루프.
KR1020070135575A 2007-12-21 2007-12-21 유닛 지연 셀 및 그를 포함하는 지연 고정 루프 KR20090067796A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070135575A KR20090067796A (ko) 2007-12-21 2007-12-21 유닛 지연 셀 및 그를 포함하는 지연 고정 루프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135575A KR20090067796A (ko) 2007-12-21 2007-12-21 유닛 지연 셀 및 그를 포함하는 지연 고정 루프

Publications (1)

Publication Number Publication Date
KR20090067796A true KR20090067796A (ko) 2009-06-25

Family

ID=40995473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135575A KR20090067796A (ko) 2007-12-21 2007-12-21 유닛 지연 셀 및 그를 포함하는 지연 고정 루프

Country Status (1)

Country Link
KR (1) KR20090067796A (ko)

Similar Documents

Publication Publication Date Title
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
EP1634375B1 (en) Delayed locked loop phase blender circuit
US7733141B2 (en) Semiconductor device and operating method thereof
US7489159B2 (en) Circuit for controlling driver of semiconductor memory apparatus and method of controlling the same
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20090058483A1 (en) Duty cycle correcting circuit and method
JP2015012352A (ja) 半導体装置
KR20000050584A (ko) 아날로그 혼용 디지탈 디엘엘
EP3195317B1 (en) Delay circuit with parallel delay lines and internal switches between the delay lines
KR101394869B1 (ko) Ｄｌｌ/ｐｌｌ 에서의 위상 시프트
US20080186068A1 (en) Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices
US6987407B2 (en) Delay locked loops having delay time compensation and methods for compensating for delay time of the delay locked loops
KR20110134197A (ko) 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
US20070046354A1 (en) Delay adjustment circuit and synchronous semiconductor device having the delay adjustment circuit
US11616500B2 (en) Delay interpolator
US20060170478A1 (en) Delay circuit for semiconductor device
KR100416378B1 (ko) 위상 분할 회로
KR101018690B1 (ko) 반도체 장치
US11075639B1 (en) Frequency divider with delay compensation
WO2002080179A2 (en) Digital leakage compensation circuit
KR20090067796A (ko) 유닛 지연 셀 및 그를 포함하는 지연 고정 루프
KR100868013B1 (ko) 지연 고정 루프 회로
JP2015002452A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination