KR20060082498A - 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법 - Google Patents

동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법 Download PDF

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Abstract

외부 부하의 크기에 따라 자신의 피드백 루프의 지연 시간을 조절하여 tAC 마진을 향상시킬 수 있는 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 정보를 생성하는 방법이 제공된다. 지연 동기 루프 회로는, 출력 드라이버의 출력 단자에 상대적으로 크기가 작은 제1 부하가 연결될 때 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제1 지연 시간만큼 내부 클락 신호를 지연하여 제1 지연 내부 클락 신호를 출력하는 레플리커 출력 드라이버와, 출력 단자에 제1 부하가 연결될 때 제1 지연 내부 클락 신호를 지연하지 않고 제2 지연 내부 클락 신호로서 출력하고, 출력 단자에 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하가 연결될 때 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제2 지연 시간만큼 제1 지연 내부 클락 신호를 지연하여 제2 지연 내부 클락 신호로서 출력하는 전송/지연 회로와, 제2 지연 내부 클락 신호 및 외부 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기와, 위상 검출기의 출력 신호에 응답하여 제어 신호를 발생하는 제어 회로와, 제어 신호에 응답하여 외부 클락 신호를 지연하여 외부 클락 신호에 동기하는 내부 클락 신호를 발생하는 가변 지연 회로를 포함한다.

Description

동기식 반도체 메모리 장치의 지연 동기 루프 회로 및 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 정보를 생성하는 방법{Delay locked loop circuit of a synchronous semiconductor memory device and method of generating the information of loads connected to the data pin of the synchronous semiconductor memory device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다.
도 2는 도 1에 도시된 부하의 일례인 메모리 시스템을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다.
도 5는 본 발명의 또 다른 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
317: 전송/지연 회로 350: 모드 레지스터 셋
417: 전송/지연 회로 450: 논리 회로
517: 전송/지연 회로 550: 논리 회로
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 크기에 따라 지연 동기 루프 회로(Delay Locked Loop circuit)(또는 DLL 회로) 내의 피드백 루프(feedback loop)의 지연 시간을 조절할 수 있는 동기식 반도체 메모리 장치의 지연 동기 루프 회로, 및 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 정보를 생성하는 방법에 관한 것이다.
일반적으로, 더블 데이터 레이트 동기식 디램(Double Data Rate Synchronous DRAM; DDR SDRAM)과 같은 동기식 반도체 메모리 장치는 외부 클락 신호에 동기된 내부 클락 신호를 이용하여 데이터의 기입 동작(write operation) 또는 독출 동작(read operation)을 수행한다. 보다 상세하게는, 내부 클락 신호의 1/2 주기(period) 마다 기입 동작 또는 독출 동작이 수행된다. 상기 내부 클락 신호를 발생하는 데 이용되는 것이 지연 특성을 갖는 DLL 회로이다.
도 1은 종래의 기술에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다. 도 1을 참조하면, 동기식 반도체 메 모리 장치(100)는 DLL 회로(110) 및 출력 드라이버(output driver)(130)를 포함한다.
종래의 DLL 회로(110)는 가변 지연 회로(variable delay circuit)(111), 위상 검출기(phase detector)(113), 제어 회로(115), 및 레플리커 출력 드라이버(replica output driver)(117)를 포함한다.
DLL 회로(110)의 피드백 루프 내에 포함되는 레플리커 출력 드라이버(117)는 출력 드라이버(130)를 통해 지연되는 내부 클락 신호(ICLK)의 지연 시간을 복사(replica 또는 copy)한다. 상기 내부 클락 신호(ICLK)의 지연 시간은 데이터 핀(data pin)(DQ)에 연결된 부하(load)(또는 외부 부하(external load))(LD)에 의해 발생된다. 상기 부하(LD)는 커패시터(capacitor)로 모델링(modelling)될 수 있으며, 싱글 랭크(single rank)로 구성되는 DIMM(Dual In-line Memory Module)을 포함하는 메모리 시스템일 수 있다. 상기 싱글 랭크의 부하 크기(magnitude)는 상대적으로 작다.
위상 검출기(113)는 레플리커 출력 드라이버(117)를 통해 지연되는 내부 클락 신호(ICLK_D) 및 외부 클락 신호(ECLK) 상호간의 위상 차이(phase difference)를 검출한다. 제어 회로(115)는 위상 검출기(113)의 출력 신호에 응답하여 가변 지연 회로(111)의 지연량을 제어하는 제어 신호를 발생한다. 가변 지연 회로(111)는, 상기 제어 신호에 응답하여, 외부 클락 신호(ECLK)를 지연하여 외부 클락 신호(ECLK)에 동기된 내부 클락 신호(ICLK)를 발생한다.
출력 드라이버(130)는 동기식 반도체 메모리 장치(100)의 메모리 셀(memory cell)(미도시)로부터 출력되는 데이터(DATA)를 내부 클락 신호(ICLK)에 동기시켜 데이터 핀(DQ)으로 출력한다. 출력 드라이버(130)는 출력 버퍼(output buffer)라고도 한다.
데이터 핀(DQ)에 연결되는 부하(LD)의 일례인 메모리 시스템이 도 2에 도시된다. 도 2를 참조하면, 메모리 시스템(200)은 메모리 컨트롤러(memory controller)(210), 버스 채널(bus channel)(220), 메모리 모듈들(memory modules)(230, 240), 및 메모리 슬롯들(memory slots)(250, 260)을 포함한다.
메모리 컨트롤러(210)는 버스 채널(220)을 통해 메모리 모듈들(230, 240)로/로부터 데이터가 입력/출력되도록 제어한다. 메모리 컨트롤러(210)는 칩셋(chipset)이라고도 한다.
버스 채널(220)은 데이터 버스(data bus) 및 제어 버스(control bus)를 포함한다. 제어 버스는 데이터 버스를 통해 데이터가 전달되도록 제어하는 클락 신호(clock signal) 또는 어드레스 신호(address signal)와 같은 제어 신호를 전달한다.
각각의 메모리 모듈들(230, 240)은 대응되는 각각의 메모리 슬롯들(250, 260)에 설치(installation)(또는 삽입)되어 버스 채널(220)을 통해 메모리 컨트롤러(210)에 연결된다. 각각의 메모리 모듈들(230, 240)은 두 개의 랭크들([R0, R1] 또는 [R2, R3])로 구성되는 DIMM이다. 상기 하나의 랭크는 도 1에 도시된 동기식 반도체 메모리 장치를 다수개 포함할 수 있다. 상기 랭크들([R0, R1] 또는 [R2, R3])은 하나의 데이터 버스에 하나의 반도체 메모리 장치가 연결된 싱글 랭크 (single rank)로 구성되거나 또는 하나의 데이터 버스에 두 개의 반도체 메모리 장치가 연결되는 더블 랭크(double rank)로 구성될 수 있다.
다시 도 1을 참조하면, 데이터 핀(DQ)에 연결된 부하(LD)의 크기(또는 랭크의 수)에 따라 출력 드라이버(130)에서 발생되는 내부 클락 신호(ICLK)의 지연 시간이 변한다. 즉, 부하(LD)가 상대적으로 작은 부하(light load)인 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 내부 클락 신호(ICLK)의 지연 시간은 작지만, 부하(LD)가 상대적으로 큰 부하(heavy load)인 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 내부 클락 신호(ICLK)의 지연 시간은 크다.
그런데, 종래의 DLL 회로(110)에 포함된 레플리커 출력 드라이버(117)를 통해 지연되는 내부 클락 신호(ICLK)의 지연 시간은 싱글 랭크로 구성되는 메모리 시스템을 기준으로 설정(setting)되어 있다. 따라서, 만약 부하(LD)가 더블 랭크로 구성되는 메모리 시스템이면, 동기식 반도체 메모리 장치(100)의 tAC 마진(margin)이 감소되어 출력 드라이버(130)가 외부 클락 신호(ECLK)에 동기되는 유효한(valid) 데이터를 출력하지 못하는 경우가 발생할 수 있다. 특히, 동기식 반도체 메모리 장치(100)의 동작 주파수(operating frequency)가 증가할 때 tAC 마진의 감소는 더욱 커질 수 있다. 상기 tAC는 외부 클락 신호(ECLK)의 기준 에지(reference edge)로부터 데이터가 출력될 때까지의 시간을 말한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 크기에 따라 피드백 루프의 지연 시간을 조절하여 tAC 마진을 향상시킬 수 있는 동기식 반도체 메모리 장치의 지연 동기 루프 회로를 제공하는 데 있다.
그리고, 본 발명이 이루고자 하는 다른 기술적 과제는 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 정보를 생성하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 동기식 반도체 메모리 장치의 지연 동기 루프 회로는, 출력 드라이버의 출력 단자에 상대적으로 크기가 작은 제1 부하가 연결될 때 상기 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제1 지연 시간만큼 상기 내부 클락 신호를 지연하여 제1 지연 내부 클락 신호를 출력하는 레플리커 출력 드라이버; 상기 출력 단자에 상기 제1 부하가 연결될 때 상기 제1 지연 내부 클락 신호를 지연하지 않고 제2 지연 내부 클락 신호로서 출력하고, 상기 출력 단자에 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하가 연결될 때 상기 출력 드라이버에서 발생되는 상기 내부 클락 신호의 지연 시간인 제2 지연 시간만큼 상기 제1 지연 내부 클락 신호를 지연하여 상기 제2 지연 내부 클락 신호로서 출력하는 전송/지연 회로; 상기 제2 지연 내부 클락 신호 및 외부 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기; 및 상기 위상 검출기의 출력 신호에 응답하여 제어 신호를 발생하는 제어 회로; 및 상기 제어 신호에 응답하여, 상기 외부 클락 신호를 지연하여 상기 외부 클락 신호에 동기하는 상기 내부 클락 신호를 발생하는 가변 지연 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 부하는 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템이고, 상기 제2 부하는 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템이다.
본 발명의 바람직한 일 실시예에 따르면, 상기 전송/지연 회로는 상기 동기식 반도체 메모리 장치의 모드 레지스터 셋으로부터 제공되고 상기 DIMM의 랭크 구성 정보를 포함하는 SPD 정보에 응답하여 동작하며, 상기 SPD 정보는 상기 DIMM에 포함된 ROM에 저장된 정보로서 상기 메모리 시스템의 메모리 컨트롤러가 상기 ROM으로부터 독출한 후 상기 모드 레지스터 셋에 저장하는 정보이다.
본 발명의 바람직한 다른 실시예에 따르면, 상기 전송/지연 회로는 상기 동기식 반도체 메모리 장치에 포함된 논리 회로로부터 제공되는 부하 정보에 응답하여 동작하며, 상기 부하 정보는 상기 출력 단자에 연결된 부하가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 상기 동기식 반도체 메모리 장치의 기입 동작을 지시(dictation)하는 기입 명령 및 상기 출력 단자에 연결된 ODT 회로의 활성화/비활성화를 지시하는 ODT 제어 신호의 조합에 의해 생성된다.
상기 다른 실시예에서, 상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성되고, 상기 논리 회로는 레지스터를 포함한다. 상기 제1 부하가 상기 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 하이 레벨로 활성화되고, 상기 제2 부하가 상기 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 로우 레벨로 비활성화된다.
본 발명의 또 따른 실시예에 따르면, 상기 전송/지연 회로는 상기 동기식 반 도체 메모리 장치에 포함된 논리 회로로부터 제공되는 부하 정보에 응답하여 동작하며, 상기 부하 정보는 상기 출력 단자에 연결된 부하가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 상기 동기식 반도체 메모리 장치의 기입 동작을 지시하는 기입 명령 및 상기 출력 단자에 연결된 ODT 회로에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보의 조합에 의해 생성된다.
본 발명의 또 다른 실시예에서, 상기 제1 부하가 상기 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보가 제1 종단 저항값을 지시하는 경우, 상기 제2 부하가 상기 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보는 상기 제1 종단 저항값의 두 배를 지시한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은 상기 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 부하 정보를 생성하는 방법에 관한 것이다. 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은, 상기 동기식 반도체 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로부터 상기 기입 동작을 지시하는 기입 명령을 수신하는 단계; 상기 데이터 핀에 연결된 ODT 회로의 활성화/비활성화를 지시하는 ODT 제어 신호를 상기 메모리 컨트롤러로부터 수신하는 단계; 및 상기 수신된 기입 명령 및 상기 수신된 ODT 제어 신호를 조합하여 상기 부하 정보를 생성하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명의 일 실시예에 있어서, 상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성된다. 상기 제1 부하가 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 하이 레벨로 활성화되고, 상기 제2 부하가 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 로우 레벨로 비활성화된다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은, 상기 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 부하 정보를 생성하는 방법에 관한 것이다. 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은, 상기 동기식 반도체 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로부터 상기 기입 동작을 지시하는 기입 명령을 수신하는 단계; 상기 데이터 핀에 연결된 ODT 회로에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보를 생성하는 단계; 및 상기 수신된 기입 명령 및 상기 생성된 종단 저항 정보를 조합하여 상기 부하 정보를 생성하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따른 다른 실시예에 있어서, 상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성된다. 상기 제1 부하가 싱글 뱅크로 구성되는 DIMM을 포함하 는 메모리 시스템일 때 상기 종단 저항 정보가 제1 종단 저항값을 지시하는 경우, 상기 제2 부하가 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보는 상기 제1 종단 저항값의 두 배를 지시한다.
이러한 본 발명에 따른 동기식 반도체 메모리 장치의 지연 동기 루프 회로는 데이터 핀에 연결된 부하의 크기(또는 랭크의 수)에 따라 피드백 루프의 지연 시간을 조절할 수 있으므로, 부하의 크기에 따른 출력 드라이버의 지연 시간을 보상(compensation)할 수 있다. 따라서, 동기식 반도체 메모리 장치의 tAC 마진이 향상될 수 있고, 그것에 의해 동기식 반도체 메모리 장치의 고속 독출 동작이 가능하다.
그리고, 본 발명에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은 부하의 크기에 따른 부하 정보를 생성할 수 있다. 상기 부하 정보는 본 발명에 따른 DLL 회로와 같은 동기식 반도체 메모리 장치의 구성 요소에 제공될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다. 도 3을 참조하면, 동기식 반도체 메모리 장치(300)는 DLL 회로(310), 출력 드라이버(330), 및 모드 레지스터 셋(Mode Register Set; MRS, 350)을 구비한다.
본 발명의 일 실시예에 따른 DLL 회로(310)는 가변 지연 회로(311), 위상 검출기(313), 제어 회로(315), 전송/지연 회로(transfer/delay circuit)(317), 및 레플리커 출력 드라이버(319)를 구비한다.
DLL 회로(310)의 피드백 루프 내에 포함되는 레플리커 출력 드라이버(319)는 내부 클락 신호(ICLK)를 제1 지연 시간만큼 지연하여 제1 지연 내부 클락 신호(ICLK_D1)를 출력한다. 상기 제1 지연 시간은 데이터 핀(DQ)에 연결된 부하(LD)가 제1 부하일 때 발생되는 시간이다. 데이터 핀(DQ)은 출력 드라이버(330)의 출력 단자에 연결되고, 상기 부하(LD)는 커패시터로 모델링될 수 있다. 상기 제1 부하의 크기는 상대적으로 작고, 상기 제1 부하는, 예를 들어, 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 수 있다.
전송/지연 회로(317)는 출력 드라이버(330)의 출력 단자에 상기 제1 부하가 연결될 때 제1 지연 내부 클락 신호(ICLK_D1)를 지연하지 않고 제2 지연 내부 클락 신호(ICLK_D2)로서 출력하고, 출력 드라이버(330)의 출력 단자에 제2 부하가 연결될 때 출력 드라이버(330)에서 발생되는 내부 클락 신호(ICLK)의 지연 시간인 제2 지연 시간만큼 제1 지연 내부 클락 신호(ICLK_D1)를 지연하여 제2 지연 내부 클락 신호(ICLK_D2)로서 출력한다. 상기 제2 부하의 크기는 상기 제1 부하의 크기보다 상대적으로 크고, 상기 제2 부하는, 예를 들어, 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 수 있다.
전송/지연 회로(317)는 SPD(Serial Presence Detection) 정보(SPD)에 응답하여 동작한다. SPD 정보(SPD)는 모드 레지스터 셋(350)으로부터 제공되고 상기 DIMM의 랭크 구성이 싱글 랭크, 더블 랭크, 또는 멀티-랭크(multi-rank)인지 여부에 대한 랭크 구성 정보(rank configuration information)를 포함한다. 즉, SPD 정보(SPD)는 데이터 핀(DQ)에 연결된 부하(LD)의 크기(또는 랭크의 수)를 나타낸다.
모드 레지스터 셋(350)은 SPD 정보(SPD)를 저장하고 전송/지연 회로(317)로 출력한다. SPD 정보(SPD)는 상기 DIMM에 포함된 ROM(Read Only Memory)(미도시)에 저장된 정보로서 상기 메모리 시스템의 메모리 컨트롤러가 상기 ROM으로부터 독출(read)한 후 상기 모드 레지스터 셋(350)에 저장하는 정보이다.
위상 검출기(313)는 제2 지연 내부 클락 신호(ICLK_D2) 및 외부 클락 신호(ECLK) 상호간의 위상 차이를 검출한다. 제어 회로(315)는 위상 검출기(313)의 출력 신호에 응답하여 가변 지연 회로(311)의 지연량을 제어하는 제어 신호를 발생한다. 가변 지연 회로(311)는, 상기 제어 신호에 응답하여, 외부 클락 신호(ECLK)를 지연하여 외부 클락 신호(ECLK)에 동기된 내부 클락 신호(ICLK)를 발생한다.
출력 드라이버(330)는 동기식 반도체 메모리 장치(300)의 메모리 셀(미도시)로부터 출력되는 데이터(DATA)를 내부 클락 신호(ICLK)에 동기시켜 데이터 핀(DQ)으로 출력한다. 출력 드라이버(330)는 출력 버퍼라고도 한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 DLL 회로(310)는 데이터 핀(DQ)에 연결된 부하(LD)의 크기에 따라 피드백 루프의 지연 시간을 조절할 수 있는 전송/지연 회로(317)를 포함하므로, 동기식 반도체 메모리 장치(300)의 tAC 마진을 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다. 도 4를 참조하면, 동기식 반도체 메모리 장치(400)는 DLL 회로(410), 출력 드라이버(430), 및 논리 회로(logic circuit)(450)를 구비한다.
본 발명의 다른 실시예에 따른 DLL 회로(410)는 가변 지연 회로(411), 위상 검출기(413), 제어회로(415), 전송/지연 회로(417), 및 레플리커 출력 드라이버(419)를 구비한다.
DLL 회로(410)의 구성 요소들 및 출력 드라이버(430)에 대한 설명은 도 3에 도시된 DLL(310)의 구성 요소들 및 출력 드라이버(330)에 대한 설명과 실질적으로 동일하므로, 그것에 대한 상세한 설명은 본 명세서에서 생략된다.
전송/지연 회로(417)는 논리 회로(450)로부터 제공되는 부하 정보(LOAD1)에 응답하여 동작한다. 부하 정보(LOAD1)는 데이터 핀(DQ)에 연결된 부하(LD)가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 동기식 반도체 메모리 장치(400)의 기입 동작을 지시(dictation)하는 기입 명령(write command) 및 데이터 핀(DQ)에 연결된 ODT(On Die Termination) 회로(미도시)의 활성화(activation)/비활성화(deactivation)를 지시하는 ODT 제어 신호(ODT_C)의 조합(combination)에 의해 생성된다. 예를 들어, ODT 제어 신호(ODT_C)는, 상기 제1 부하가 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 하이 레벨(high level)로 활성화되고, 상기 제2 부하가 더블 뱅크로 구성되는 DIMM을 포함하는 메 모리 시스템일 때 로우 레벨(low level)로 비활성화된다.
상기 기입 명령은 칩 선택 신호(chip selection signal)(CS), 로우 어드레스 스트로브 신호(row address strobe signal)(RAS), 칼럼 어드레스 스트로브 신호(column address strobe signal)(CAS), 및 라이트 인에이블 신호(write enable signal)(WE)의 조합에 의해 생성된다. 칩 선택 신호(CS)는 동기식 반도체 메모리 장치(400)의 동작을 활성화 또는 비활성화시키는 신호이고, 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이다. 그리고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주는 신호이고, 라이트 인에이블 신호(WE)는 동기식 반도체 메모리 장치(400)의 기입 동작을 활성화시키는 제어 신호이다.
상기 ODT 회로는 동기식 반도체 메모리 장치(400)의 기입 동작이 수행될 때 입력되는 데이터의 반사(reflection)로 인한 데이터의 왜곡(distortion)을 방지(prevention)하기 위하여 동기식 반도체 메모리 장치(400)에 포함되는 종단 정합 회로(termination matching circuit)이다. 상기 ODT 회로는 종단 저항(termination resistor), 및 ODT 제어 신호(ODT_C)에 응답하여 온/오프(on/off)되어 상기 종단 저항에 소정의 전압을 공급/차단하는 스위치를 포함한다.
논리 회로(450)는 레지스터(register)를 포함하며, 부하 정보(LOAD1)를 저장하고 전송/지연 회로(417)로 출력한다. 즉, 논리 회로(450)는 상기 기입 명령 및 상기 ODT 제어 신호(ODT_C)를 조합하여 부하 정보(LOAD1)를 생성하고 저장한다.
전술한 바와 같이, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장 치의 DLL 회로(410)는 데이터 핀(DQ)에 연결된 부하(LD)의 크기에 따라 피드백 루프의 지연 시간을 조절할 수 있는 전송/지연 회로(417)를 포함하므로, 동기식 반도체 메모리 장치(400)의 tAC 마진을 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법이 도 4를 참조하여 다음과 같이 설명된다. 상기 부하 정보(LOAD1)는 동기식 반도체 메모리 장치(400)의 데이터 핀(DQ)에 연결된 부하(LD)가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 정보이다.
제1 수신 단계에 따르면, 동기식 반도체 메모리 장치(400)는 메모리 컨트롤러로부터 기입 동작을 지시하는 기입 명령을 수신한다. 상기 메모리 컨트롤러는 동기식 반도체 메모리 장치(400)의 기입 동작을 제어한다. 그리고, 상기 기입 명령은 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 라이트 인에이블 신호(WE)의 조합에 의해 생성될 수 있다.
제2 수신 단계에 따르면, 동기식 반도체 메모리 장치(400)는 데이터 핀(DQ)에 연결된 ODT 회로의 활성화/비활성화를 지시하는 ODT 제어 신호(ODT_C)를 상기 메모리 컨트롤러로부터 수신한다. 예를 들어, 상기 제1 부하가 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 ODT 제어 신호(ODT_C)는 하이 레벨로 활성화될 수 있고, 상기 제2 부하가 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 ODT 제어 신호(ODT_C)는 로우 레벨로 비활성화될 수 있다.
생성 단계에 따르면, 논리 회로(450)와 같은 회로는 상기 제1 수신 단계에서 수신된 기입 명령 및 상기 제2 수신 단계에서 수신된 ODT 제어 신호(ODT_C)를 조합하여 부하 정보(LOAD1)를 생성한다. 상기 부하 정보(LOAD1)는 본 발명의 다른 실시예에 따른 DLL 회로(410)와 같은 동기식 반도체 메모리 장치(400)의 구성 요소에 제공될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 DLL 회로를 포함하는 동기식 반도체 메모리 장치를 개략적으로 나타내는 블락 다이어그램이다. 도 5를 참조하면, 동기식 반도체 메모리 장치(500)는 DLL 회로(510), 출력 드라이버(530), 및 논리 회로(550)를 구비한다.
본 발명의 또 다른 실시예에 따른 DLL 회로(510)는 가변 지연 회로(511), 위상 검출기(513), 제어 회로(515), 전송/지연 회로(517), 및 레플리커 출력 드라이버(519)를 구비한다.
DLL 회로(510)의 구성 요소들 및 출력 드라이버(530)에 대한 설명은 도 3에 도시된 DLL(310)의 구성 요소들 및 출력 드라이버(330)에 대한 설명과 실질적으로 동일하므로, 그것에 대한 상세한 설명은 본 명세서에서 생략된다.
전송/지연 회로(517)는 논리 회로(550)로부터 제공되는 부하 정보(LOAD2)에 응답하여 동작한다. 부하 정보(LOAD2)는 데이터 핀(DQ)에 연결된 부하(LD)가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 동기식 반도체 메모리 장치(500)의 기입 동작을 지시하는 기입 명령 및 데이터 핀(DQ)에 연결된 ODT 회로(미도시)에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보(ODT_R)의 조합에 의해 생성된다.
종단 저항 정보(ODT_R)는 동기식 반도체 메모리 장치(500)가 상기 기입 명령에 따라 기입 동작을 수행할 때 자체적으로 생성된다. 예를 들어, 상기 제1 부하가 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 종단 저항 정보(ODT_R)가 제1 종단 저항값(Rodt)을 지시하는 경우, 상기 제2 부하가 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 종단 저항 정보 신호(ODT_R)는 제1 종단 저항값(Rodt)의 두 배(2*Rodt)를 지시한다.
상기 기입 명령은 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 라이트 인에이블 신호(WE)의 조합에 의해 생성된다. 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 라이트 인에이블 신호(WE)에 대한 설명은 대응되는 도 4에 도시된 신호들에 대한 설명과 동일하다. 그리고, 상기 ODT 회로에 대한 설명도 대응되는 도 4에 대한 설명에서 언급한 ODT 회로의 설명과 동일하다.
논리 회로(550)는 레지스터를 포함하며, 부하 정보(LOAD2)를 저장하고 전송/지연 회로(517)로 출력한다. 즉, 논리 회로(550)는 상기 기입 명령 및 상기 종단 저항 정보(ODT_R)를 조합하여 부하 정보(LOAD2)를 생성하고 저장한다.
전술한 바와 같이, 본 발명의 또 다른 실시예에 따른 동기식 반도체 메모리 장치의 DLL 회로(510)는 데이터 핀(DQ)에 연결된 부하(LD)의 크기에 따라 피드백 루프의 지연 시간을 조절할 수 있는 전송/지연 회로(517)를 포함하므로, 동기식 반도체 메모리 장치(500)의 tAC 마진을 향상시킬 수 있다.
한편, 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 부하 정 보 생성 방법이 도 5를 참조하여 다음과 같이 설명된다. 상기 부하 정보(LOAD2)는 동기식 반도체 메모리 장치(500)의 데이터 핀(DQ)에 연결된 부하(LD)가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 정보이다.
수신 단계에 따르면, 동기식 반도체 메모리 장치(500)는 메모리 컨트롤러로부터 기입 동작을 지시하는 기입 명령을 수신한다. 상기 메모리 컨트롤러는 동기식 반도체 메모리 장치(500)의 기입 동작을 제어한다. 그리고, 상기 기입 명령은 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 라이트 인에이블 신호(WE)의 조합에 의해 생성될 수 있다.
제1 생성 단계에 따르면, 동기식 반도체 메모리 장치(500)는 데이터 핀(DQ)에 연결된 ODT 회로에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보(ODT_R)를 상기 기입 동작을 수행할 때 자체적으로 생성한다. 예를 들어, 상기 제1 부하가 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 종단 저항 정보(ODT_R)가 제1 종단 저항값(Rodt)을 지시하는 경우, 상기 제2 부하가 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 종단 저항 정보(ODT_R)는 제1 종단 저항값(Rodt)의 두 배(2*Rodt)를 지시한다.
제2 생성 단계에 따르면, 논리 회로(550)와 같은 회로는 상기 수신 단계에서 수신된 기입 명령 및 상기 제1 생성 단계에서 생성된 종단 저항 정보(ODT_R)를 조합하여 부하 정보(LOAD2)를 생성한다. 상기 부하 정보(LOAD2)는 본 발명의 또 다른 실시예에 따른 DLL 회로(510)와 같은 동기식 반도체 메모리 장치(500)의 구성 요소 에 제공될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 동기식 반도체 메모리 장치의 지연 동기 루프 회로는 데이터 핀에 연결된 부하의 크기에 따라 피드백 루프의 지연 시간을 조절할 수 있으므로, 부하의 크기에 따른 출력 드라이버의 지연 시간을 보상할 수 있다. 따라서, 동기식 반도체 메모리 장치의 tAC 마진이 향상될 수 있고, 그것에 의해 동기식 반도체 메모리 장치의 고속 독출 동작이 가능하다.
그리고, 본 발명에 따른 동기식 반도체 메모리 장치의 부하 정보 생성 방법은 부하의 크기에 따른 부하 정보를 생성할 수 있다. 상기 부하 정보는 본 발명에 따른 DLL 회로와 같은 동기식 반도체 메모리 장치의 구성 요소에 제공될 수 있다.

Claims (17)

  1. 출력 드라이버의 출력 단자에 상대적으로 크기가 작은 제1 부하가 연결될 때 상기 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제1 지연 시간만큼 상기 내부 클락 신호를 지연하여 제1 지연 내부 클락 신호를 출력하는 레플리커 출력 드라이버;
    상기 출력 단자에 상기 제1 부하가 연결될 때 상기 제1 지연 내부 클락 신호를 지연하지 않고 제2 지연 내부 클락 신호로서 출력하고, 상기 출력 단자에 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하가 연결될 때 상기 출력 드라이버에서 발생되는 상기 내부 클락 신호의 지연 시간인 제2 지연 시간만큼 상기 제1 지연 내부 클락 신호를 지연하여 상기 제2 지연 내부 클락 신호로서 출력하는 전송/지연 회로;
    상기 제2 지연 내부 클락 신호 및 외부 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기; 및
    상기 위상 검출기의 출력 신호에 응답하여 제어 신호를 발생하는 제어 회로; 및
    상기 제어 신호에 응답하여, 상기 외부 클락 신호를 지연하여 상기 외부 클락 신호에 동기하는 상기 내부 클락 신호를 발생하는 가변 지연 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  2. 제1항에 있어서,
    상기 제1 부하는 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템이고, 상기 제2 부하는 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템인 것을 특 징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  3. 제2항에 있어서,
    상기 전송/지연 회로는 상기 동기식 반도체 메모리 장치의 모드 레지스터 셋으로부터 제공되고 상기 DIMM의 랭크 구성 정보를 포함하는 SPD 정보에 응답하여 동작하며,
    상기 SPD 정보는 상기 DIMM에 포함된 ROM에 저장된 정보로서 상기 메모리 시스템의 메모리 컨트롤러가 상기 ROM으로부터 독출한 후 상기 모드 레지스터 셋에 저장하는 정보인 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  4. 제2항에 있어서,
    상기 전송/지연 회로는 상기 동기식 반도체 메모리 장치에 포함된 논리 회로로부터 제공되는 부하 정보에 응답하여 동작하며,
    상기 부하 정보는 상기 출력 단자에 연결된 부하가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 상기 동기식 반도체 메모리 장치의 기입 동작을 지시하는 기입 명령 및 상기 출력 단자에 연결된 ODT 회로의 활성화/비활성화를 지시하는 ODT 제어 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  5. 제4항에 있어서,
    상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  6. 제4항에 있어서,
    상기 제1 부하가 상기 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 하이 레벨로 활성화되고, 상기 제2 부하가 상기 더블 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 로우 레벨로 비활성화되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  7. 제4항에 있어서,
    상기 논리 회로는 레지스터를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  8. 제2항에 있어서,
    상기 전송/지연 회로는 상기 동기식 반도체 메모리 장치에 포함된 논리 회로로부터 제공되는 부하 정보에 응답하여 동작하며,
    상기 부하 정보는 상기 출력 단자에 연결된 부하가 상기 제1 부하인 지 또는 상기 제2 부하인 지 여부에 대한 정보로서, 상기 동기식 반도체 메모리 장치의 기입 동작을 지시하는 기입 명령 및 상기 출력 단자에 연결된 ODT 회로에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  9. 제8항에 있어서,
    상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  10. 제8항에 있어서,
    상기 제1 부하가 상기 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보가 제1 종단 저항값을 지시하는 경우, 상기 제2 부하가 상기 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보는 상기 제1 종단 저항값의 두 배를 지시하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  11. 제8항에 있어서,
    상기 논리 회로는 레지스터를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 동기 루프 회로.
  12. 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 부하 정보를 생성하는 방법에 있어서,
    상기 동기식 반도체 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로부터 상기 기입 동작을 지시하는 기입 명령을 수신하는 단계;
    상기 데이터 핀에 연결된 ODT 회로의 활성화/비활성화를 지시하는 ODT 제어 신호를 상기 메모리 컨트롤러로부터 수신하는 단계; 및
    상기 수신된 기입 명령 및 상기 수신된 ODT 제어 신호를 조합하여 상기 부하 정보를 생성하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
  13. 제12항에 있어서,
    상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
  14. 제12항에 있어서,
    상기 제1 부하가 싱글 랭크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 하이 레벨로 활성화되고, 상기 제2 부하가 더블 랭크로 구성 되는 DIMM을 포함하는 메모리 시스템일 때 상기 ODT 제어 신호는 로우 레벨로 비활성화되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
  15. 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하가 상대적으로 크기가 작은 제1 부하인 지 또는 상기 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하인 지 여부에 대한 부하 정보를 생성하는 방법에 있어서,
    상기 동기식 반도체 메모리 장치의 기입 동작을 제어하는 메모리 컨트롤러로부터 상기 기입 동작을 지시하는 기입 명령을 수신하는 단계;
    상기 데이터 핀에 연결된 ODT 회로에 포함된 종단 저항의 저항값을 지시하는 종단 저항 정보를 생성하는 단계; 및
    상기 수신된 기입 명령 및 상기 생성된 종단 저항 정보를 조합하여 상기 부하 정보를 생성하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
  16. 제15항에 있어서,
    상기 기입 명령은 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
  17. 제15항에 있어서,
    상기 제1 부하가 싱글 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보가 제1 종단 저항값을 지시하는 경우, 상기 제2 부하가 더블 뱅크로 구성되는 DIMM을 포함하는 메모리 시스템일 때 상기 종단 저항 정보는 상기 제1 종단 저항값의 두 배를 지시하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 부하 정보 생성 방법.
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