JP6459820B2 - 記憶制御装置、情報処理装置、および制御方法 - Google Patents
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Description
前記出力部は、前記記憶部から前記リクエストを出力する。
図1は、実施の形態に係る情報処理装置の構成図である。
MAC211は、リクエストキュー222、リクエスト選択回路223、ビジー管理部224、コマンド・アドレス生成回路224、片方向Input/Output(I/O)226、DIMM構成情報レジスタ227、パイプライン制御回路228、ライトデータ制御回路229、リードデータ制御回路230、双方向I/O231、およびクロック生成回路232を備える。
コマンド・アドレス生成回路225は、ラッチ241−i、242−i、243−i、244、コマンド・アドレス変換部245−m(m=0〜3)、AND回路246−m、および出力部247を備える。
レイテンシテーブルには、メモリスロット、コマンド、およびコマンドアドレスレイテンシが対応付けられて記載されている。
コマンドアドレスレイテンシは、コマンド・アドレス生成回路225でDIMMコマンド・アドレス1の出力を何サイクル待たせるかを示す。
コマンド・アドレス変換部245−mは、それぞれステージ番号mを有し、入力されたリクエスト対応するコマンドアドレスレイテンシと自身のステージ番号mからCA Validを生成し、AND回路246−mに出力する。CA Validは、DIMMコマンド・アドレス0’が有効であるか否かを示す制御信号(フラグ)である。例えば、DIMMコマンド・アドレス0’が有効の場合、CA Validは1となる。
ステップS501において、コマンド・アドレス変換部245−mは、自身に割り当てられたステージ番号を取得する。ステージ番号は、例えば、コマンド・アドレス変換部245−m内のレジスタ(不図示)等に予め保持(記憶)されている。
図6は、図5のステップS504に相当する。
コマンド・アドレス変換部245−mは、レジスタ251−m、252−m、セレクタ253−m、比較部254−m、AND回路255−m、およびコマンド・アドレス変換回路256−mを備える。
コマンド・アドレス生成回路225は、図13に示すようなコマンド・アドレス生成回路1225のような構成でも良い。
(付記1)
複数の記憶装置に共通の通信経路を介して前記複数の記憶装置をそれぞれ制御する記憶制御装置であって、
前記複数の記憶装置それぞれのレイテンシを示すレイテンシ情報を保持する保持部と、
演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対して発行されたリクエストを記憶する記憶部と、
前記記憶部から前記リクエストを出力する出力部と、
前記出力部から受信した前記リクエストを、前記送信先の記憶装置のレイテンシと前記複数の記憶装置のうち他の記憶装置のレイテンシとに基づいた遅延時間だけ遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信する送信部と、
前記出力部が前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して前記リクエストに対応するデータの送信または受信を行うデータ送受信部と、を備えることを特徴とする記憶制御装置。
(付記2)
前記送信部は、前記複数の記憶装置のレイテンシのうちの最大レイテンシと前記送信先の記憶装置のレイテンシとの差分に基づいて、前記遅延時間を算出することを特徴とする付記1記載の記憶制御装置。
(付記3)
前記所定の時間は、前記最大レイテンシに基づいて算出されることを特徴とする付記2記載の記憶制御装置。
(付記4)
共通の通信経路に接続された複数の記憶装置と、
演算処理装置と、
前記共通の通信経路を介して前記複数の記憶装置をそれぞれ制御する記憶制御装置と、
を備え、
前記記憶制御装置は、
前記複数の記憶装置それぞれのレイテンシを示すレイテンシ情報を保持する保持部と、
前記演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対して発行されたリクエストを記憶する記憶部と、
前記記憶部から前記リクエストを出力する出力部と、
前記出力部から受信した前記リクエスト、前記送信先の記憶装置のレイテンシと前記複数の記憶装置のうち他の記憶装置のレイテンシとに基づいた遅延時間だけ遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信する送信部と、
前記出力部が前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して前記リクエストに対応するデータの送信または受信を行うデータ送受信部と、を備えることを特徴とする情報処理装置。
(付記5)
前記送信部は、前記複数の記憶装置のレイテンシのうちの最大レイテンシと前記送信先の記憶装置のレイテンシとの差分に基づいて、前記遅延時間を算出することを特徴とする付記4記載の情報処理装置。
(付記6)
前記所定の時間は、前記最大レイテンシに基づいて算出されることを特徴とする付記5記載の情報処理装置。
(付記7)
演算処理装置と記憶制御装置と複数の記憶装置とを有する情報処理装置の制御方法であって、
前記演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対してリクエストを発行し、
前記リクエストを前記記憶制御装置内の記憶部に記憶し、
前記記憶部から前記リクエストを出力し、
出力された前記リクエストを、前記送信先の記憶装置のレイテンシと前記複数の記憶装置のうち他の記憶装置のレイテンシとに基づいた遅延時間だけ遅延させ、前記複数の記憶装置に共通の通信経路を介して前記記憶制御装置から前記送信先の記憶装置に送信し、
前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して前記リクエストに対応するデータの送信または受信を行う、
ことを特徴とする制御方法。
(付記8)
前記複数の記憶装置のレイテンシのうちの最大レイテンシと前記送信先の記憶装置のレイテンシとの差分に基づいて、前記遅延時間を算出することを特徴とする付記7記載の制御方法。
(付記9)
前記所定の時間は、前記最大レイテンシに基づいて算出されることを特徴とする付記8記載の制御方法。
201 CPU
211 コア
221 MAC
222 リクエストキュー
223 リクエスト選択回路
224 ビジー管理部
224 コマンド・アドレス生成回路
226 片方向I/O
227 DIMM構成情報レジスタ
228 パイプライン制御回路
229 ライトデータ制御回路
230 リードデータ制御回路
231 双方向I/O
232 クロック生成回路
301 メモリスロット
401 DIMM
Claims (5)
- 複数の記憶装置に共通の通信経路を介して前記複数の記憶装置をそれぞれ制御する記憶制御装置であって、
前記複数の記憶装置それぞれのデータ書き込み時及びデータ読み出し時のレイテンシを示すレイテンシ情報を保持する保持部と、
演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対して発行されたリクエストを記憶する記憶部と、
前記記憶部から前記リクエストを出力する出力部と、
前記出力部から受信した前記リクエストがデータ書き込みのリクエストであるかデータ読み出しのリクエストであるかを判別し、
データ書き込みのリクエストであると判別した場合には、前記送信先の記憶装置のデータ書き込み時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ書き込み時のレイテンシとに基づいた遅延時間だけ前記データ書き込みのリクエストを遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信し、
データ読み出しのリクエストであると判別した場合には、前記送信先の記憶装置のデータ読み出し時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ読み出し時のレイテンシとに基づいた遅延時間だけ前記データ読み出しのリクエストを遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信する
送信部と、
前記出力部が前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して、前記出力部が出力した前記リクエストに対応するデータの送信または受信を行うデータ送受信部と、を備えることを特徴とする記憶制御装置。 - 前記送信部は、
前記出力部から受信した前記リクエストがデータ書き込みのリクエストであると判別した場合には、前記複数の記憶装置のデータ書き込み時のレイテンシのうちの最大レイテンシと前記送信先の記憶装置のデータ書き込み時のレイテンシとの差分に基づいて、前記データ書き込みのリクエストについての前記遅延時間を算出し、
前記出力部から受信した前記リクエストがデータ読み出しのリクエストであると判別した場合には、前記複数の記憶装置のデータ読み出し時のレイテンシのうちの最大レイテンシと前記送信先の記憶装置のデータ読み出し時のレイテンシとの差分に基づいて、前記データ読み出しのリクエストについての前記遅延時間を算出する
ことを特徴とする請求項1記載の記憶制御装置。 - 前記所定時間は、前記出力部から受信した前記リクエストがデータ書き込みのリクエストであると前記送信部が判別した場合には、前記複数の記憶装置のデータ書き込み時のレイテンシのうちの最大レイテンシに基づいて算出され、前記出力部から受信した前記リクエストがデータ読み出しのリクエストであると前記送信部が判別した場合には、前記複数の記憶装置のデータ読み出し時のレイテンシのうちの最大レイテンシに基づいて算出されることを特徴とする請求項2記載の記憶制御装置。
- 共通の通信経路に接続された複数の記憶装置と、
演算処理装置と、
前記共通の通信経路を介して前記複数の記憶装置をそれぞれ制御する記憶制御装置と、
を備え、
前記記憶制御装置は、
前記複数の記憶装置それぞれのデータ書き込み時及びデータ読み出し時のレイテンシを示すレイテンシ情報を保持する保持部と、
前記演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対して発行されたリクエストを記憶する記憶部と、
前記記憶部から前記リクエストを出力する出力部と、
前記出力部から受信した前記リクエストがデータ書き込みのリクエストであるかデータ読み出しのリクエストであるかを判別し、
データ書き込みのリクエストであると判別した場合には、前記送信先の記憶装置のデータ書き込み時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ書き込み時のレイテンシとに基づいた遅延時間だけ前記データ書き込みのリクエストを遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信し、
データ読み出しのリクエストであると判別した場合には、前記送信先の記憶装置のデータ読み出し時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ読み出し時のレイテンシとに基づいた遅延時間だけ前記データ読み出しのリクエストを遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信する
送信部と、
前記出力部が前記リクエストを出力してから所定時間経過後、前記共通の通信経路を介して、前記出力部が出力した前記リクエストに対応するデータの送信または受信を行うデータ送受信部と、を備えることを特徴とする情報処理装置。 - 演算処理装置と記憶制御装置と複数の記憶装置とを有する情報処理装置の制御方法であって、
前記演算処理装置から前記複数の記憶装置のうち送信先の記憶装置に対してリクエストを発行し、
前記リクエストを前記記憶制御装置内の記憶部に記憶し、
前記記憶部から前記リクエストを出力し、
出力された前記リクエストがデータ書き込みのリクエストであるかデータ読み出しのリクエストであるかを判別し、
データ書き込みのリクエストであると判別した場合には、前記送信先の記憶装置のデータ書き込み時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ書き込み時のレイテンシとに基づいた遅延時間だけ前記データ書き込みのリクエストを遅延させ、前記複数の記憶装置に共通の通信経路を介して前記記憶制御装置から前記送信先の記憶装置に送信し、
データ読み出しのリクエストであると判別した場合には、前記送信先の記憶装置のデータ読み出し時のレイテンシと前記複数の記憶装置のうち他の記憶装置のデータ読み出し時のレイテンシとに基づいた遅延時間だけ前記データ読み出しのリクエストを遅延させ、前記共通の通信経路を介して前記送信先の記憶装置に送信し、
前記リクエストを出力してから所定の時間が経過した後に、前記共通の通信経路を介して、出力した前記リクエストに対応するデータの送信または受信を行う、
ことを特徴とする制御方法。
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