JP5929600B2 - 情報処理システム、情報処理装置、及び電子装置 - Google Patents

Description

本発明は、情報処理システムにおける装置間の通信技術に関する。

パラレルインタフェースを持ちＣＰＵ（Central Processing Unit）バスにパラレル接続されるプロセッサ、及びＣＰＵバスを介して接続されるペリフェラル装置を有する情報処理システムがある。このような情報処理システムにおいて、プロセッサによるＣＰＵバスを介したペリフェラル装置へのアクセスでは、一般的にＣＰＵバスのアドレス線の下位側が上位側よりも頻繁に変化して、上位側は下位側よりも緩やかに変化する。つまり、ＣＰＵバスのアドレス線は、すべてのビットが同様の頻度で変化するのではなく、下位側より上位側が変化する頻度が低く、上位側のビットにおいては長く変化しないような期間も発生する。

パラレルインタフェースにおけるデータ線の一部と制御信号により、パラレルインタフェースを持つ回路とシリアルインタフェースを持つ回路をシリアル接続し、回路間でのシリアル転送を実現する技術が提案されている（特許文献１参照）。

特開２００９−３２２１１号公報

パラレルインタフェースにおけるデータ線の一部と制御信号により、パラレルインタフェースを持つＣＰＵとシリアルインタフェースを持つデバイスをシリアル接続すると、デバイスにアクセスする間、パラレルインタフェースにおけるデータ線の一部と制御信号が使用される。そのため、デバイスにアクセスする間、ＣＰＵは他のＣＰＵトランザクションを発行することができない。例えば、このＣＰＵ内に複数のＣＰＵコアを内蔵したとしても、それらが同時にデバイスにアクセスすることはできない。

本発明の目的は、バスを介した複数のアクセスの同時実行を可能にし、バスを有効に活用することができる情報処理システムを提供することにある。

情報処理システムの一態様は、バスを介したパラレル転送により他の装置と通信を行う第１の処理部と、バスを介したシリアル転送により他の装置と通信を行う第２の処理部と、第１の処理部からバスのアドレス線に対して出力するアドレス信号における上位側ビットに変化があるか否かを検出する検出部とを有する情報処理装置と、バスに接続され、パラレル転送及びシリアル転送の両方で情報処理装置と通信が可能な電子装置とを備える。情報処理装置は、アドレス信号における上位側ビットに変化がない場合には、そのビットに対応するアドレス線を第２の処理部が行うシリアル転送に使用する。

本発明によれば、バスを介した第１の処理部によるパラレル転送と第２の処理部によるシリアル転送とを同時に実行することができ、バスを有効に活用することができる。

本発明の第１の実施形態による情報処理システムの構成例を示す図である。 第１の実施形態におけるアクセス動作を説明するための図である。 第１の実施形態におけるペリフェラル装置の構成例を示す図である。 第１の実施形態におけるペリフェラル装置のシリアルインタフェース部の構成例を示す図である。 図４に示したシリアルインタフェース部の動作例を示す図である。 図４に示したシリアルインタフェース部の動作例を示す図である。 第１の実施形態におけるプロセッサのアドレス線制御を説明するための図である。 第１の実施形態における情報処理システムの動作例を示す図である。 第１の実施形態における情報処理システムの動作例を示す図である。 第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。 第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。 第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。 本発明の第２の実施形態におけるプロセッサの構成例を示す図である。 図１３に示したシリアルインタフェース部の動作例を示す図である。 図１３に示したシリアルインタフェース部の動作例を示す図である。 本発明の第３の実施形態におけるプロセッサの構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による情報処理システムの構成例を示すブロック図である。第１の実施形態による情報処理システムは、プロセッサ１０、ペリフェラル装置２０、及びＣＰＵバス３０を有する。プロセッサ１０及びペリフェラル装置２０は、ＣＰＵバス３０を介して通信可能に接続されている。

プロセッサ１０は、各々が独立してプログラムを実行することができる、複数のＣＰＵコアを有する。図１には、ＣＰＵコアＡ１１及びＣＰＵコアＢ１２の２つのＣＰＵコアを有するプロセッサ１０を一例として示している。ＣＰＵコアＡ１１は、外部とパラレルインタフェースで接続され、ＣＰＵコアＢ１２は、外部とシリアルインタフェースで接続される。ＣＰＵコアＡ１１は、例えばプロセッサ１０において動作の中心となるメインＣＰＵとしての高速で動作可能なＣＰＵコアである。ＣＰＵコアＢ１２は、例えばＣＰＵコアＡ１１に対して低速で動作するサブＣＰＵとしてのＣＰＵコアである。また、プロセッサ１０は、複数のＣＰＵコア１１、１２によるＣＰＵバス３０へのアクセスを制御するバス・アービタ１３を有する。ＣＰＵコアＡ１１及びＣＰＵコアＢ１２のそれぞれによるＣＰＵバス３０へのアクセスは、バス・アービタ１３を介して行われる。

ＣＰＵコアＡ１１とバス・アービタ１３とは、複数ビットのアドレス線ＡＤＡ、制御信号線群ＣＴＡ、及び複数ビットのデータ線ＤＴＡにより接続され、パラレル転送で通信を行う。ＣＰＵコアＢ１２とバス・アービタ１３とは、送信信号線ＢＴｘ及び受信信号線ＢＲｘにより接続され、シリアル転送で通信を行う。また、バス・アービタ１３とＣＰＵバス３０とは、複数ビットのアドレス線ＡＤＤ、制御信号線群ＣＴＬ、及び複数ビットのデータ線ＤＡＴにより接続される。ここで、アドレス線ＡＤＡ、ＡＤＤの信号線数（ビット数、バス幅）は同数であり、データ線ＤＴＡ、ＤＡＴの信号線数（ビット数、バス幅）は同数である。また、制御信号線群ＣＴＡ、ＣＴＬの信号線数は同数であり、制御信号線群ＣＴＡ、ＣＴＬには同じ種類の制御信号が含まれる。

ペリフェラル装置２０は、ＣＰＵバス３０を介して他の装置と通信可能な周辺装置である。ペリフェラル装置２０は、例えばＣＰＵバス３０を介してプロセッサ１０からのアクセスを受けるメモリであり、プロセッサ１０と同等の転送機能を有する。ペリフェラル装置２０は、図１においては図示していないが、入出力ポートを複数有する、いわゆるマルチポートのペリフェラル機能部を内部に有する。ペリフェラル装置２０とＣＰＵバス３０とは、複数ビットのアドレス線ＡＤＰ、制御信号線群ＣＴＰ、及び複数ビットのデータ線ＤＴＰにより接続される。

また、ペリフェラル装置２０は、プロセッサ１０のバス・アービタ１３からシリアル転送要求信号ＳＲＱが入力されるとともに、シリアル転送応答信号ＳＲＳをプロセッサ１０のバス・アービタ１３に出力する。シリアル転送要求信号ＳＲＱは、アドレス線ＡＤＤ、ＡＤＰの一部をシリアル転送に使用していることを示す信号であり、シリアル転送の実行時にハイレベルにアサートされる。シリアル転送応答信号ＳＲＳは、シリアル転送における応答遅延を制御する信号であり、シリアル転送の有効時にハイレベルにアサートされる。

図１に示した本実施形態における情報処理システムにおいて、プロセッサ１０が有するＣＰＵコアＡ１１及びＣＰＵコアＢ１２によるＣＰＵバス３０を介したペリフェラル装置２０へのアクセスは、以下のように行われる。プロセッサ１０のＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスは、アドレス線ＡＤＡ、ＡＤＤ、ＡＤＰと、データ線ＤＴＡ、ＤＡＴ、ＤＴＰと、制御信号線群ＣＴＡ、ＣＴＬ、ＣＴＰとを使用したパラレル転送によって行われる。また、プロセッサ１０のＣＰＵコアＢ１２によるペリフェラル装置２０へのアクセスは、送信信号線ＢＴｘ及び受信信号線ＢＲｘと、アドレス線ＡＤＤ、ＡＤＰの一部とを使用したシリアル転送によって行われる。

図２（Ａ）に示すように、ＣＰＵコアＡ１１から出力されたアドレス信号がアドレス線ＡＤＡ［Ｎ：０］、ＡＤＤ［Ｎ：０］、及びＡＤＰ［Ｎ：０］によりペリフェラル装置２０に伝達され、ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスが実行される。このとき、ペリフェラル装置２０では、アドレス線ＡＤＰ［Ｎ：０］により入力されたアドレス信号を、内部で参照するアドレス信号ＩＡＤＡとしてペリフェラル機能部２３へのアクセスが行われる。なお、信号線名Ｘのｉビット目〜ｊビット目の信号線を“Ｘ［ｉ：ｊ］”と記す（以下についても同様）。

また、図２（Ｂ）に示すように、ＣＰＵコアＢ１２によるペリフェラル装置２０へのアクセスは、送信信号線ＢＴｘ及び受信信号線ＢＲｘと、アドレス線ＡＤＤ［Ｎ：Ｍ］及びＡＤＰ［Ｎ：Ｍ］とにより信号がシリアル転送で送受信され実行される。なお、ＣＰＵコアＢ１２とペリフェラル装置２０との間のシリアル転送は、ＣＰＵコアＡ１１から出力されるアドレス信号の上位側［Ｎ：Ｍ］ビットが複数サイクルにおいて変化していないときに実行可能である。

このとき、ペリフェラル装置２０では、アドレス線ＡＤＰ［Ｎ：Ｍ］により入力された信号をシリアルインタフェース部２１がシリアル・パラレル変換する。このシリアル・パラレル変換によって、内部で参照するアドレス信号ＩＡＤＢ等が生成され、ＣＰＵコアＢ１２に係るペリフェラル機能部２３へのアクセスが行われる。アクセスの応答としてペリフェラル機能部２３からＣＰＵコアＢ１２に送信されるデータは、シリアルインタフェース部２１でパラレル・シリアル変換されアドレス線ＡＤＰ［Ｎ：Ｍ］に出力される。また、このシリアル転送の実行中においては、アドレス保持部２２に保持されたアドレス信号の上位側［Ｎ：Ｍ］ビットと、アドレス線ＡＤＰ［Ｍ−１：０］により入力されたＣＰＵコアＡ１１からのアドレス信号の下位側［Ｍ−１：０］ビットとを連結して内部で参照するアドレス信号ＩＡＤＡを生成し、ＣＰＵコアＡ１１に係るペリフェラル機能部２３へのアクセスが行われる。

本実施形態では、変化する頻度が低い上位側ビットのアドレス線を利用したシリアル転送を可能にすることで、プロセッサ１０のＣＰＵコアＡ１１及びＣＰＵコアＢ１２によるペリフェラル装置２０へのアクセスを並列して実行することが可能になる。このようにプロセッサ１０が有する複数のＣＰＵコアによるペリフェラル装置２０へのアクセスを並列して実行できるようにすることで、同一のＣＰＵバス上で独立にプログラムを実行することができ、例えば処理負荷に差のある複数のタスクを並列実行することが可能になる。

図３は、第１の実施形態におけるペリフェラル装置２０の構成例を示す図である。なお、図３においては、主にアドレス線及びアドレス信号に係る構成について図示しており、制御信号やデータ（書き込みデータや読み出しデータ）に係る構成については省略している。ペリフェラル装置２０は、シリアルインタフェース部２１、アドレス保持部２２、ペリフェラル機能部２３、選択器２４、インバータ２５、及びトライステートバッファ２６を有する。

シリアルインタフェース部２１は、アドレス線ＡＤＰ［Ｎ：Ｍ］を利用したシリアル転送を行うためのインタフェース部である。シリアルインタフェース部２１は、シリアル転送要求信号ＳＲＱに基づく制御により、アドレス線より入力される信号をシリアル・パラレル変換してアドレス信号ＩＡＤＢ等を生成し、ペリフェラル機能部２３に出力する。また、シリアルインタフェース部２１は、シリアル転送要求信号ＳＲＱに基づく制御により、ペリフェラル機能部２３からの信号をパラレル・シリアル変換しアドレス線に対してシリアル出力端から出力するとともに、シリアル転送応答信号ＳＲＳを出力する。

シリアルインタフェース部２１のシリアル出力端とアドレス線との間には、トライステートバッファ２６が設けられている。トライステートバッファ２６は、シリアル転送応答信号ＳＲＳによって制御される。シリアル転送応答信号ＳＲＳがハイレベルのときには、トライステートバッファ２６は、シリアルインタフェース部２１のシリアル出力端からの出力に応じた信号をアドレス線に出力する。一方、シリアル転送応答信号ＳＲＳがローレベルのときには、トライステートバッファ２６は、出力をハイインピーダンス（Ｈｉ−Ｚ）状態にする。

アドレス保持部２２は、アドレス線ＡＤＰ［Ｎ：Ｍ］により伝送されるアドレス信号の上位側［Ｎ：Ｍ］ビットを保持し、保持しているアドレス信号を選択器２４に出力する。アドレス保持部２２には、インバータ２５を介してシリアル転送要求信号ＳＲＱが供給されている。アドレス保持部２２は、シリアル転送要求信号ＳＲＱがローレベルのときにはアドレス線ＡＤＰ［Ｎ：Ｍ］により入力されるアドレス信号の上位側［Ｎ：Ｍ］ビットを取り込んで保持し、シリアル転送要求信号ＳＲＱがハイレベルのときには状態を保持する。すなわち、シリアル転送要求信号ＳＲＱがハイレベルとなる、アドレス線ＡＤＰ［Ｎ：Ｍ］を利用したシリアル転送の実行時において、アドレス保持部２２は、シリアル転送の実行前に保持されたアドレス信号の上位側［Ｎ：Ｍ］ビットを出力する。

選択器２４は、シリアル転送要求信号ＳＲＱに応じて、アドレス線ＡＤＰ［Ｎ：Ｍ］により入力されるアドレス信号又はアドレス保持部２２から入力されるアドレス信号の何れかを選択して出力する。シリアル転送要求信号ＳＲＱがローレベルのときには、選択器２４は、アドレス線ＡＤＰ［Ｎ：Ｍ］により入力されるアドレス信号を選択して出力する。一方、シリアル転送要求信号ＳＲＱがハイレベルのときには、選択器２４は、アドレス保持部２２から入力されるアドレス信号を選択して出力する。

選択器２４より出力されたアドレス信号の上位側［Ｎ：Ｍ］ビットと、アドレス線ＡＤＰ［Ｍ−１：０］により入力されたアドレス信号の下位側［Ｍ−１：０］ビットとが連結されて内部で参照するアドレス信号ＩＡＤＡが生成される。つまり、アドレス線ＡＤＰ［Ｎ：Ｍ］を利用したシリアル転送を実行していないとき（シリアル転送要求信号ＳＲＱはローレベル）には、アドレス線ＡＤＰ［Ｎ：０］により入力されたアドレス信号がアドレス信号ＩＡＤＡとしてペリフェラル機能部２３に供給される。一方、アドレス線ＡＤＰ［Ｎ：Ｍ］を利用したシリアル転送の実行時（シリアル転送要求信号ＳＲＱはハイレベル）には、シリアル転送の実行前にアドレス線ＡＤＰ［Ｎ：Ｍ］により入力されたアドレス信号と、シリアル転送の実行中にアドレス線ＡＤＰ［Ｎ：０］により入力されたアドレス信号とが連結されアドレス信号ＩＡＤＡとしてペリフェラル機能部２３に供給される。

図４は、ペリフェラル装置２０が有するシリアルインタフェース部２１の構成例を示す図である。なお、図４においては、説明の便宜上、ペリフェラル機能部２３もあわせて図示している。シリアルインタフェース部２１は、シリアル通信制御部１０１、受信シフトレジスタ１０３、送信シフトレジスタ１０４、アドレス値格納部１０５、書き込みデータ格納部１０６、制御情報格納部１０７、及び読み出しデータ格納部１０８を有する。

シリアル通信制御部１０１は、順序制御シーケンサ１０２を有する。順序制御シーケンサ１０２は、クロック信号及びシリアル転送要求信号ＳＲＱに基づいてカウント動作を行うカウンタであり、シリアル転送要求信号ＳＲＱがハイレベルである期間のクロック信号のサイクル数をカウントする。本実施形態において、順序制御シーケンサ１０２は、クロック信号の立ち上がり、かつシリアル転送要求信号ＳＲＱがハイレベルのときに、カウント値を１ずつインクリメントするものとする。

シリアル通信制御部１０１は、順序制御シーケンサ１０２のカウント値等に基づいて、各種制御信号を生成して出力する。例えば、シリアル通信制御部１０１は、順序制御シーケンサ１０２のカウント値をデコードして、アドレス値取り込み制御信号ＩＡＤＬ、書き込みデータ取り込み制御信号ＩＷＤＬ、制御情報取り込み制御信号ＩＣＴＬ、及び書き込み制御信号ＷＲＢを生成する。また、例えば、シリアル通信制御部１０１は、順序制御シーケンサ１０２のカウント値をデコードして、読み出しデータ取り込み制御信号ＩＲＤＬ及び送信データ書き込み制御信号ＴｘＤＷを生成する。また、シリアル通信制御部１０１は、順序制御シーケンサ１０２のカウント値に応じて、受信シフトレジスタ１０３及び送信シフトレジスタ１０４をそれぞれ駆動するための受信シフトイネーブル制御信号ＲｘＳＥ及び送信シフトイネーブル制御信号ＴｘＳＥやシリアル転送応答信号ＳＲＳを生成する。

受信シフトレジスタ１０３は、受信シリアル信号ＰＲｘをシリアル・パラレル変換して受信パラレルデータＲｘＤに変換するためのシフトレジスタである。送信シフトレジスタ１０４は、送信パラレルデータＴｘＤをパラレル・シリアル変換して送信シリアル信号ＰＴｘに変換するためのシフトレジスタである。

アドレス値格納部１０５は、変換された受信パラレルデータＲｘＤに含まれるアドレス値を、アドレス値取り込み制御信号ＩＡＤＬに応じて取り込む。また、アドレス値格納部１０５は、取り込んだアドレス値をアドレス信号ＩＡＤＢとしてペリフェラル機能部２３に供給する。書き込みデータ格納部１０６は、変換された受信パラレルデータＲｘＤに含まれる書き込みデータを、書き込みデータ取り込み制御信号ＩＷＤＬに応じて取り込む。また、書き込みデータ格納部１０６は、取り込んだ書き込みデータを書き込みデータＩＷＤＢとしてペリフェラル機能部２３に供給する。

制御情報格納部１０７は、変換された受信パラレルデータＲｘＤに含まれる制御情報（コマンド）を、制御情報取り込み制御信号ＩＣＴＬに応じて取り込む。また、制御情報格納部１０７は、取り込んだ制御情報（コマンド）に応じた制御信号ＩＣＴＢをペリフェラル機能部２３及びシリアル通信制御部１０１に供給する。読み出しデータ格納部１０８は、ペリフェラル機能部２３から供給される読み出しデータＩＲＤＢを、読み出しデータ取り込み制御信号ＩＲＤＬに応じて取り込む。また、読み出しデータ格納部１０８は、取り込んだ読み出しデータを送信パラレルデータＴｘＤとして出力する。

次に、図５及び図６を参照して、シリアルインタフェース部２１の動作について説明する。なお、以下の説明では、制御情報（コマンド）は８ビット、アドレス値は２４ビット、データ（書き込みデータ若しくは読み出しデータ）は３２ビットであるものとする。また、シリアル転送では、制御情報（コマンド）、アドレス値、データ（書き込みデータ若しくは読み出しデータ）の順に伝送されるものとする。また、シリアル転送の開始時において、シリアル通信制御部１０１が有する順序制御シーケンサ１０２のカウント値ＣＮＴは０であるとする。

図５は、シリアル転送によってペリフェラル機能部２３に対してデータを書き込むときのシリアルインタフェース部２１の動作例を示すタイミングチャートである。
シリアル転送の実行時にはシリアル転送要求信号ＳＲＱがハイレベルにアサートされ、シリアル転送要求信号ＳＲＱがハイレベルであるときに受信シリアル信号ＰＲｘはクロック信号に同期して順次更新される。また、シリアル転送要求信号ＳＲＱがハイレベルであり、かつクロック信号の立ち上がり時に、順序制御シーケンサ１０２のカウント値ＣＮＴが１ずつインクリメントされるとともに、受信シフトレジスタ１０３においてシフト動作が行われる。なお、クロック信号の立ち上がり時にシリアル転送要求信号ＳＲＱがローレベルである場合には、受信シリアル信号ＰＲｘ及びカウント値ＣＮＴはともに保持され、受信シフトレジスタ１０３でのシフト動作は実行されない。

したがって、順序制御シーケンサ１０２のカウント値ＣＮＴが０〜７の期間において、受信シリアル信号ＰＲｘにより制御情報（コマンド）の７ビット目〜０ビット目がシリアル伝送され受信シフトレジスタ１０３に格納される。同様に、順序制御シーケンサ１０２のカウント値ＣＮＴが８〜３１の期間において、受信シリアル信号ＰＲｘによりアドレス値の２３ビット目〜０ビット目がシリアル伝送され受信シフトレジスタ１０３に格納される。また、順序制御シーケンサ１０２のカウント値ＣＮＴが３２〜６３の期間において、受信シリアル信号ＰＲｘによりアドレス値の３１ビット目〜０ビット目がシリアル伝送され受信シフトレジスタ１０３に格納される。

受信シフトレジスタ１０３の出力である受信パラレルデータＲｘＤにおいて制御情報（コマンド）が確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが７から８に変化したサイクルで、制御情報取り込み制御信号ＩＣＴＬがパルス状にハイレベルにされる。これにより、制御情報格納部１０７に制御情報（コマンド）が取り込まれ、ペリフェラル機能部２３へのデータ書き込み動作を示す制御信号ＩＣＴＢが制御情報格納部１０７から出力される。また、制御情報格納部１０７に取り込んだ制御情報（コマンド）がデータ書き込み動作を意味する場合に、書き込みフラグＷＦＬがセットされる。

次に、受信パラレルデータＲｘＤにおいてアドレス値が確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが３１から３２に変化したサイクルで、アドレス値取り込み制御信号ＩＡＤＬがパルス状にハイレベルにされる。これにより、アドレス値格納部１０５にアドレス値が取り込まれ、アドレス信号ＩＡＤＢとしてアドレス値格納部１０５から出力される。

次に、受信パラレルデータＲｘＤにおいて書き込みデータが確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが６３から０に変化したサイクルで、書き込みデータ取り込み制御信号ＩＷＤＬがパルス状にハイレベルにされる。これにより、書き込みデータ格納部１０６に書き込みデータが取り込まれ、書き込みデータＩＷＤＢとして書き込みデータ格納部１０６から出力される。続いて、書き込みフラグＷＦＬがセットされ、かつ書き込みデータ取り込み制御信号ＩＷＤＬがハイレベルとなったことを受けて、書き込み制御信号ＷＲＢがパルス状にハイレベルにされ、ペリフェラル機能部２３へのデータの書き込みが実行される。なお、図５に示したデータ書き込み動作時においては、送信データ書き込み制御信号ＴｘＤＷはローレベルに保持されている。

図６は、シリアル転送によってペリフェラル機能部２３からデータを読み出すときのシリアルインタフェース部２１の動作例を示すタイミングチャートである。
シリアル転送の実行時にはシリアル転送要求信号ＳＲＱがハイレベルにアサートされ、シリアル転送要求信号ＳＲＱがハイレベルであるときに受信シリアル信号ＰＲｘはクロック信号に同期して順次更新される。また、シリアル転送要求信号ＳＲＱがハイレベルであり、かつクロック信号の立ち上がり時に、順序制御シーケンサ１０２のカウント値ＣＮＴが１ずつインクリメントされるとともに、受信シフトレジスタ１０３及び送信シフトレジスタ１０４においてシフト動作が行われる。なお、クロック信号の立ち上がり時にシリアル転送要求信号ＳＲＱがローレベルである場合には、受信シリアル信号ＰＲｘ及びカウント値ＣＮＴはともに保持され、受信シフトレジスタ１０３及び送信シフトレジスタ１０４でのシフト動作は実行されない。

データ書き込み動作と同様に、受信パラレルデータＲｘＤにおいて制御情報（コマンド）が確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが７から８に変化したサイクルで、制御情報取り込み制御信号ＩＣＴＬがパルス状にハイレベルにされる。これにより、制御情報格納部１０７に制御情報（コマンド）が取り込まれ、ペリフェラル機能部２３からのデータ読み出し動作を示す制御信号ＩＣＴＢが制御情報格納部１０７から出力される。次に、受信パラレルデータＲｘＤにおいてアドレス値が確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが３１から３２に変化したサイクルで、アドレス値取り込み制御信号ＩＡＤＬがパルス状にハイレベルにされる。これにより、アドレス値格納部１０５にアドレス値が取り込まれ、アドレス信号ＩＡＤＢとしてアドレス値格納部１０５から出力される。そして、順序制御シーケンサ１０２のカウント値ＣＮＴが３３のサイクルにおいて、ペリフェラル機能部２３から読み出しデータＩＲＤＢが出力される。

次に、ペリフェラル機能部２３からの読み出しデータＩＲＤＢが確定した、順序制御シーケンサ１０２のカウント値ＣＮＴが３３から３４に変化したサイクルで、送信データ書き込み制御信号ＴｘＤＷがパルス状にハイレベルにされる。これにより、ペリフェラル機能部２３からの読み出しデータが送信シフトレジスタ１０４に格納され、シリアル転送要求信号ＳＲＱがハイレベルであり、かつクロック信号の立ち上がり時に順次更新され、送信シリアル信号ＰＴｘとして出力される。なお、図６に示したデータ読み出し動作時においては、書き込み制御信号ＷＲＢはローレベルに保持されている。

図７は、第１の実施形態におけるプロセッサ１０のアドレス線制御を説明するための図である。図７には、一例としてシリアル転送を行う場合に、ＣＰＵバス３０における３１ビット目及び３０ビット目のアドレス線ＡＤＤ［３１：３０］を利用する例を示している。図７に示すように、バス・アービタ１３は、フリップフロップ２０１、比較器２０２、選択器２０３、及びトライステートバッファ２０４を有する。

アドレス線ＡＤＡ［３１：０］により伝送されるＣＰＵコアＡ１１から出力されるアドレス信号のうち、３１ビット目のアドレス線ＡＤＡ［３１］により伝送される値は、フリップフロップ２０１、比較器２０２、及び選択器２０３に入力される。また、３０ビット目のアドレス線ＡＤＡ［３０］により伝送される値は、フリップフロップ２０１、比較器２０２、及びトライステートバッファ２０４に入力される。２９ビット目〜０ビット目のアドレス線ＡＤＡ［２９：０］により伝送される値は、ＣＰＵバス３０におけるアドレス線ＡＤＤの２９ビット目〜０ビット目ＡＤＤ［２９：０］に出力される。

送信信号線ＢＴｘにより伝送されるＣＰＵコアＢ１２から出力される送信信号は、選択器２０３に入力される。また、ＣＰＵバス３０におけるアドレス線ＡＤＤの３０ビット目ＡＤＤ［３０］と受信信号線ＢＲｘが接続され、アドレス線ＡＤＤ［３０］により伝送される信号が、受信信号としてＣＰＵコアＢ１２に入力される。

フリップフロップ２０１は、ＣＰＵコアＡ１１から出力されてアドレス線ＡＤＡ［３１：３０］により伝送される値を、図示しないクロック信号のサイクル毎に保持して比較器２０２に出力する。比較器２０２は、アドレス線ＡＤＡ［３１：３０］により伝送される値と、フリップフロップ２０１から出力される値とを、対応するビット毎に比較する。比較器２０２は、アドレス線ＡＤＡ［３１：３０］により伝送される値とフリップフロップ２０１から出力される値とが一致する場合には出力をハイレベルにし、不一致の場合には出力をローレベルにする。

比較器２０２の出力は、選択器２０３に供給されるとともに、出力イネーブル信号ＯＥＮとしてトライステートバッファ２０４に供給される。また、比較器２０２の出力は、シリアル転送イネーブル信号ＳＥＮとして出力される。バス・アービタ１３は、シリアル転送イネーブル信号ＳＥＮがハイレベルかつＣＰＵコアＢ１２によるバス権要求がなされているときに、シリアル転送要求信号ＳＲＱをハイレベルにし、それ以外ではシリアル転送要求信号ＳＲＱをローレベルにする。

選択器２０３は、その出力端がＣＰＵバス３０におけるアドレス線ＡＤＤの３１ビット目ＡＤＤ［３１］に接続されている。選択器２０３は、比較器２０２の出力がローレベルの場合にはアドレス線ＡＤＡ［３１］により伝送される値を出力し、比較器２０２の出力がハイレベルの場合には送信信号線ＢＴｘにより伝送される信号を出力する。つまり、アドレス線ＡＤＡ［３１：３０］により伝送される値がサイクル間で変化した場合には、ＣＰＵコアＡ１１から出力されたアドレス信号の３１ビット目の値がＣＰＵバス３０のアドレス線ＡＤＤ［３１］に出力される。一方、アドレス線ＡＤＡ［３１：３０］により伝送される値がサイクル間で変化しない場合には、ＣＰＵコアＢ１２から出力された送信信号がＣＰＵバス３０のアドレス線ＡＤＤ［３１］に出力される。

トライステートバッファ２０４は、その出力端がＣＰＵバス３０におけるアドレス信号線ＡＤＤの３０ビット目ＡＤＤ［３０］に接続されている。トライステートバッファ２０４は、出力イネーブル信号ＯＥＮとして供給される比較器２０２の出力がローレベルの場合には入力される信号を出力し、比較器２０２の出力がハイレベルの場合には出力をＨｉ−Ｚ状態にする。つまり、アドレス線ＡＤＡ［３１：３０］により伝送される値がサイクル間で変化した場合には、ＣＰＵコアＡ１１から出力されたアドレス信号の３０ビット目の値がＣＰＵバス３０のアドレス線ＡＤＤ［３０］に出力される。一方、アドレス線ＡＤＡ［３１：３０］により伝送される値がサイクル間で変化しない場合には、トライステートバッファ２０４の出力はＨｉ−Ｚ状態とされる。

図７に示した例では、比較器２０２により、アドレス線ＡＤＡ［３１：３０］により伝送される値が連続する２サイクルにおいて変化するか否かを検出するようにしているが、連続する２以上の複数サイクルにおいて変化するか否かを検出するようにしても良い。

図８は、第１の実施形態における情報処理システムの動作例を示す図である。図８には、ＣＰＵコアＢ１２によるシリアル転送でのペリフェラル装置２０に対するライト動作の例を示している。
ＣＰＵコアＢ１２によるバス権要求信号ＢＢＲＥＱがハイレベルにアサートされ、かつアドレス線ＡＤＡ［３１：３０］により伝送される値が変化していない場合に、シリアル転送要求信号ＳＲＱ及び出力イネーブル信号ＯＥＮがハイレベルにアサートされる。図８においては、点線３０１で囲んだ部分が、ＣＰＵコアＢ１２による１回の外部アクセスに対応している。ＣＰＵコアＢ１２は、制御情報（コマンド）、アドレス、及び書き込みデータを、シリアル転送により送信信号線ＢＴｘを介して順次出力する。

シリアル転送要求信号ＳＲＱがハイレベルのとき、ＣＰＵバス３０におけるアドレス線ＡＤＤの３１ビット目ＡＤＤ［３１］には送信信号線ＢＴｘにより伝送されるＣＰＵコアＢ１２からの信号が出力され、３０ビット目ＡＤＤ［３０］はＨｉ−Ｚ状態となる。このようにして、ＣＰＵコアＢ１２より出力された制御情報（コマンド）、アドレス、及び書き込みデータが、ＣＰＵバス３０のアドレス線ＡＤＤ［３１］を介して、ペリフェラル装置２０に伝送され、図５に示したようにしてデータの書き込みが行われる。

一方、シリアル転送要求信号ＳＲＱがローレベルのとき、ＣＰＵバス３０におけるアドレス線ＡＤＤの３１ビット目ＡＤＤ［３１］及び３０ビット目ＡＤＤ［３０］には、アドレス線ＡＤＡ［３１：３０］により伝送されるＣＰＵコアＡ１１からの値が出力される。ここで、シリアル転送要求信号ＳＲＱがローレベルになることでＣＰＵコアＢ１２によるアクセスに係る一連のシリアル転送は一時停止されるが、再びハイレベルになると再開し継続して実行される。また、ペリフェラル装置２０側では、アドレス保持部２２にアドレス値ＰＡＤＤとして、シリアル転送要求信号ＳＲＱがローレベルのときにアドレス線ＡＤＡ［３１：３０］により伝送された値を取り込み、ハイレベルの間はその値を保持する。

図９は、第１の実施形態における情報処理システムの他の動作例を示す図である。図９には、ＣＰＵコアＢ１２によるシリアル転送でのペリフェラル装置２０に対するリード動作の例を示している。
ＣＰＵコアＢ１２によるバス権要求信号ＢＢＲＥＱがハイレベルにアサートされ、かつアドレス線ＡＤＡ［３１：３０］により伝送される値が変化していない場合に、シリアル転送要求信号ＳＲＱ及び出力イネーブル信号ＯＥＮがハイレベルにアサートされる。図９においては、点線４０１で囲んだ部分が、ＣＰＵコアＢ１２による１回の外部アクセスに対応している。ＣＰＵコアＢ１２は、シリアル転送により、制御情報（コマンド）及びアドレスを送信信号線ＢＴｘを介して順次出力するとともに、読み出しデータが受信信号線ＢＲｘを介して入力される。

シリアル転送要求信号ＳＲＱがハイレベルのとき、ＣＰＵバス３０におけるアドレス線ＡＤＤの３１ビット目ＡＤＤ［３１］には送信信号線ＢＴｘにより伝送されるＣＰＵコアＢ１２からの信号が出力される。また、ＣＰＵバス３０におけるアドレス線ＡＤＤの３０ビット目ＡＤＤ［３０］には、ＣＰＵコアＢ１２によるアクセスに対する応答としてペリフェラル装置２０からの信号が出力される。このようにして、ＣＰＵコアＢ１２より出力された制御情報（コマンド）及びアドレスが、ＣＰＵバス３０のアドレス線ＡＤＤ［３１］を介して、ペリフェラル装置２０に伝送され、図６に示したようにしてデータの読み出しが行われる。そして、読み出されたデータが、ＣＰＵバス３０のアドレス線ＡＤＤ［３０］を介して、ＣＰＵコアＢ１２に伝送される。

一方、シリアル転送要求信号ＳＲＱがローレベルのとき、ＣＰＵバス３０におけるアドレス線ＡＤＤの３１ビット目ＡＤＤ［３１］及び３０ビット目ＡＤＤ［３０］には、アドレス線ＡＤＡ［３１：３０］により伝送されるＣＰＵコアＡ１１からの値が出力される。ここで、シリアル転送要求信号ＳＲＱがローレベルになることでＣＰＵコアＢ１２によるアクセスに係る一連のシリアル転送は一時停止されるが、再びハイレベルになると再開し継続して実行される。また、ペリフェラル装置２０側では、アドレス保持部２２にアドレス値ＰＡＤＤとして、シリアル転送要求信号ＳＲＱがローレベルのときにアドレス線ＡＤＡ［３１：３０］により伝送された値を取り込み、ハイレベルの間はその値を保持する。

図１０は、第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。図１０には、ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスとＣＰＵコアＢ１２によるペリフェラル装置２０に対するライトアクセスが並列して実行される例を示している。なお、図１０に示す期間中、ＣＰＵコアＢ１２によるバス権要求信号ＢＢＲＥＱは常にハイレベルにアサートされているものとする。

ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスが、アドレス線ＡＤＡ［３１：０］により伝送されるＣＰＵコアＡ１１から出力されるアドレス値を、クロック信号ＳＣＬＫに同期して図１０に示すように変化させ実行されるものとする。ここで、アドレス値Ａ〜（Ａ＋２０）のリソースにアクセスを行う期間Ｔ１１〜Ｔ１６の間において、アドレス線ＡＤＡ［３１：３０］の値は変化しない。また、アドレス値Ｂ〜（Ｂ＋１２）のリソースにアクセスを行う期間Ｔ１７〜Ｔ２０の間、及びアドレス値Ｃ〜（Ｃ＋４）のリソースにアクセスを行う期間Ｔ２１〜Ｔ２２の間において、アドレス線ＡＤＡ［３１：３０］の値は変化しない。この場合、シリアル転送要求信号ＳＲＱは、図１０に示すように、期間Ｔ１２〜Ｔ１６、Ｔ１８〜Ｔ２０、Ｔ２２において、ハイレベルにアサートされる。

したがって、バス・アービタ１３の選択器２０３は、期間Ｔ１１、Ｔ１７、Ｔ２１において、アドレス線ＡＤＡ［３１］により伝送される値を出力し、期間Ｔ１２〜Ｔ１６、Ｔ１８〜Ｔ２０、Ｔ２２において、送信信号線ＢＴｘにより伝送される信号を出力する。また、バス・アービタ１３のトライステートバッファ２０４は、期間Ｔ１１、Ｔ１７、Ｔ２１において、アドレス線ＡＤＡ［３０］により伝送される値を出力し、期間Ｔ１２〜Ｔ１６、Ｔ１８〜Ｔ２０、Ｔ２２において、出力をＨｉ−Ｚ状態にする。

これにより、期間Ｔ１１、Ｔ１７、Ｔ２１において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、アドレス線ＡＤＡ［３１：０］により伝送される値が出力される。また、期間Ｔ１２〜Ｔ１６、Ｔ１８〜Ｔ２０、Ｔ２２において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、３１ビット目に送信信号線ＢＴｘにより伝送される信号が出力され、２９ビット目〜０ビット目にアドレス線ＡＤＡ［２９：０］により伝送される値が出力される。なお、期間Ｔ１２〜Ｔ１６、Ｔ１８〜Ｔ２０、Ｔ２２において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］における３０ビット目はDon't careである。

また、ペリフェラル装置２０のアドレス保持部２２にアドレス値ＰＡＤＤとして保持される値は、次のようになる。期間Ｔ１１においては、アドレス値Ｍの３１ビット目及び３０ビット目が保持され、期間Ｔ１２〜Ｔ１７においては、アドレス値Ａの３１ビット目及び３０ビット目が保持される。また、期間Ｔ１８〜Ｔ２１においては、アドレス値Ｂの３１ビット目及び３０ビット目が保持され、期間Ｔ２２においては、アドレス値Ｃの３１ビット目及び３０ビット目が保持される。

図１１は、第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。図１１には、ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスとＣＰＵコアＢ１２によるペリフェラル装置２０に対するリードアクセスが並列して実行される例を示している。なお、図１１に示す期間中、ＣＰＵコアＢ１２によるバス権要求信号ＢＢＲＥＱは常にハイレベルにアサートされているものとする。

ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスが、アドレス線ＡＤＡ［３１：０］により伝送されるＣＰＵコアＡ１１から出力されるアドレス値を、クロック信号ＳＣＬＫに同期して図１１に示すように変化させ実行されるものとする。ここで、アドレス値Ｄ〜（Ｄ＋２０）のリソースにアクセスを行う期間Ｔ３１〜Ｔ３６の間において、アドレス線ＡＤＡ［３１：３０］の値は変化しない。また、アドレス値Ｅ〜（Ｅ＋１２）のリソースにアクセスを行う期間Ｔ３７〜Ｔ４０の間、及びアドレス値Ｆ〜（Ｆ＋４）のリソースにアクセスを行う期間Ｔ４１〜Ｔ４２の間において、アドレス線ＡＤＡ［３１：３０］の値は変化しない。

この場合、シリアル転送要求信号ＳＲＱは、図１１に示すように、期間Ｔ３２〜Ｔ３６、Ｔ３８〜Ｔ４０、Ｔ４２において、ハイレベルにアサートされる。また、ＣＰＵコアＢ１２によるペリフェラル装置２０へのリードアクセスにおいて、期間Ｔ３４で送信信号線ＢＴｘを介したアドレスの送出が完了し、期間Ｔ３５〜Ｔ３６は読み出し動作に係るレイテンシである。

バス・アービタ１３の選択器２０３は、期間Ｔ３１、Ｔ３７、Ｔ４１において、アドレス線ＡＤＡ［３１］により伝送される値を出力し、期間Ｔ３２〜Ｔ３４において、送信信号線ＢＴｘにより伝送される信号を出力する。また、バス・アービタ１３のトライステートバッファ２０４は、期間Ｔ３１、Ｔ３７、Ｔ４１において、アドレス線ＡＤＡ［３０］により伝送される値を出力し、期間Ｔ３２〜Ｔ３６、Ｔ３８〜Ｔ４０、Ｔ４２において、出力をＨｉ−Ｚ状態にする。また、ペリフェラル装置２０のトライステートバッファ２６は、期間Ｔ３８〜Ｔ４０、Ｔ４２において、ペリフェラル装置２０からの読み出しデータを出力し、期間Ｔ３１〜Ｔ３７、Ｔ４１において、出力をＨｉ−Ｚ状態にする。

これにより、期間Ｔ３１、Ｔ３７、Ｔ４１において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、アドレス線ＡＤＡ［３１：０］により伝送される値が出力される。また、期間Ｔ３２〜Ｔ３６、Ｔ３８〜Ｔ４０、Ｔ４２において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、３１ビット目に送信信号線ＢＴｘにより伝送される信号が出力され、３０ビット目にペリフェラル装置２０からのシリアル出力が出力され、２９ビット目〜０ビット目にアドレス線ＡＤＡ［２９：０］により伝送される値が出力される。

また、ペリフェラル装置２０のアドレス保持部２２にアドレス値ＰＡＤＤとして保持される値は、次のようになる。期間Ｔ３１においては、アドレス値Ｎの３１ビット目及び３０ビット目が保持され、期間Ｔ３２〜Ｔ３７においては、アドレス値Ｄの３１ビット目及び３０ビット目が保持される。また、期間Ｔ３８〜Ｔ４１においては、アドレス値Ｅの３１ビット目及び３０ビット目が保持され、期間Ｔ４２においては、アドレス値Ｆの３１ビット目及び３０ビット目が保持される。

図１２は、第１の実施形態における情報処理システムのアドレス線制御を説明するための図である。図１２には、ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスとＣＰＵコアＢ１２によるペリフェラル装置２０に対するリードアクセスが並列して実行される場合に、アクセスするリソースが競合した例を示している。なお、図１２に示す期間中、ＣＰＵコアＢ１２によるバス権要求信号ＢＢＲＥＱは常にハイレベルにアサートされているものとする。

ＣＰＵコアＡ１１によるペリフェラル装置２０へのアクセスが、アドレス線ＡＤＡ［３１：０］により伝送されるＣＰＵコアＡ１１から出力されるアドレス値を、クロック信号ＳＣＬＫに同期して図１２に示すように変化させ実行されるものとする。ここで、アドレス値Ｄ〜（Ｄ＋３６）のリソースにアクセスを行う期間Ｔ５１〜Ｔ６０の間、及びアドレス値Ｆ〜（Ｆ＋４）のリソースにアクセスを行う期間Ｔ６１〜Ｔ６２の間において、アドレス線ＡＤＡ［３１：３０］の値は変化しない。

この場合、シリアル転送要求信号ＳＲＱは、図１２に示すように、期間Ｔ５２〜Ｔ６０、Ｔ６２において、ハイレベルにアサートされる。また、ＣＰＵコアＢ１２によるペリフェラル装置２０へのリードアクセスにおいて、期間Ｔ５２で送信信号線ＢＴｘを介したアドレスの送出が完了し、期間Ｔ５３〜Ｔ５４は読み出し動作に係るレイテンシである。また、図１２に示した例では、ＣＰＵコアＢ１２によるアクセスがアドレス値Ｄ２４（又はその近傍）のリソースに対して行われ、期間Ｔ５７におけるＣＰＵコアＡ１１によるアクセスとの競合が発生し、ペリフェラル機能部２３からのウェイト信号ＷＡＩＴによってＣＰＵコアＢ１２によるシリアル転送がウェイト状態とされる。

バス・アービタ１３の選択器２０３は、期間Ｔ５１、Ｔ６１において、アドレス線ＡＤＡ［３１］により伝送される値を出力し、期間Ｔ５２において、送信信号線ＢＴｘにより伝送される信号を出力する。また、バス・アービタ１３のトライステートバッファ２０４は、期間Ｔ５１、Ｔ６１において、アドレス線ＡＤＡ［３０］により伝送される値を出力し、期間Ｔ６２〜Ｔ６０、Ｔ６２において、出力をＨｉ−Ｚ状態にする。また、ペリフェラル装置２０のトライステートバッファ２６は、期間Ｔ５５〜Ｔ６０、Ｔ６２において、ペリフェラル装置２０からの読み出しデータを出力し、期間Ｔ５１〜Ｔ５４、Ｔ６１において、出力をＨｉ−Ｚ状態にする。

これにより、期間Ｔ５１、Ｔ６１において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、アドレス線ＡＤＡ［３１：０］により伝送される値が出力される。また、期間Ｔ５２〜Ｔ６０、Ｔ６２において、ＣＰＵバス３０のアドレス線ＡＤＤ［３１：０］には、３１ビット目に送信信号線ＢＴｘにより伝送される信号が出力され、３０ビット目にペリフェラル装置２０からのシリアル出力が出力され、２９ビット目〜０ビット目にアドレス線ＡＤＡ［２９：０］により伝送される値が出力される。ここで、リソースが競合する期間Ｔ５７において、ＣＰＵコアＢ１２によるアクセスに係るシリアル転送が１サイクル間ウェイト状態となり、期間Ｔ５７においてシリアル転送応答信号ＳＲＳがローレベルとされ、期間Ｔ５７及びＴ５８において同じ信号が伝送される。

また、ペリフェラル装置２０のアドレス保持部２２にアドレス値ＰＡＤＤとして保持される値は、次のようになる。期間Ｔ５１においては、アドレス値Ｎの３１ビット目及び３０ビット目が保持され、期間Ｔ５２〜Ｔ６１においては、アドレス値Ｄの３１ビット目及び３０ビット目が保持され、期間Ｔ６２においては、アドレス値Ｆの３１ビット目及び３０ビット目が保持される。

本実施形態によれば、アドレス線の上位側ビットが変化していないとき、アドレス線の一部を利用したシリアル転送でＣＰＵコアＢ１１によるペリフェラル装置２０へのアクセスを行う。これにより、ＣＰＵコア１１、１２によるペリフェラル装置２０へのアクセスを並列して実行でき、ＣＰＵバス３０を有効に活用することができる。例えば、同一のＣＰＵバス３０上で独立にプログラムを実行することができ、処理負荷に差のある複数のタスクを並列実行することが可能になる。また、ＣＰＵコア１１、１２で動作するプログラム上には、並列処理を考慮した特別な処理を記述することなしに、メモリ上への実装だけで並列実行を容易に実現することができる。

例えば、本実施形態による情報処理システムは、音声を伴う映像信号処理に有効である。このような信号を扱う際には、処理の大部分を映像信号処理が占め、音声信号処理は相対的に負荷が小さい。そのため、映像信号処理にＣＰＵコアＡ１１を割り当て、音声信号処理にＣＰＵコアＢ１２を割り当てることで、処理能力に差のある複数のＣＰＵコアを有効に動作させることができる。また、例えば、ＣＰＵコアＢ１２に、ＣＰＵコアＡ１１の動作を監視するウォッチドッグ機能を持たせるようなシステムにも利用できる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述した第１の実施形態では、パラレルインタフェースを持つＣＰＵコアＡ及びシリアルインタフェースを持つＣＰＵコアＢという異なる複数のＣＰＵコアを有するプロセッサを含む情報処理システムを例として説明した。本発明は、これに限定されるものではなく、例えば図１３に示すようなパラレルインタフェースを持つ複数のＣＰＵコア５０１、５０２を有するプロセッサを含む情報処理システムにも適用可能である。この場合には、ペリフェラル装置に対してシリアル転送によりアクセスを行うＣＰＵコアのバスインタフェースにパラレル・シリアル変換を行うＣＰＵシリアルインタフェース部５０３を設ければ良い。

図１３は、第２の実施形態におけるプロセッサの構成例を示す図である。なお、第２の実施形態における情報処理システムの全体構成は、第１の実施形態と同様である。また、図１３においては、説明の便宜上、プロセッサが有するＣＰＵコアＡ５０１、ＣＰＵコアＢ５０２、及びＣＰＵシリアルインタフェース部５０３だけを図示している。しかし、第２の実施形態におけるプロセッサは、第１の実施形態と同様に複数のＣＰＵコアによるＣＰＵバスへのアクセスを制御するバス・アービタを有し、ＣＰＵコア５０１、５０２によるＣＰＵバスへのアクセスは、図示しないバス・アービタを介して行われる。

図１３において、ＣＰＵコア５０１、５０２は、各々が独立してプログラムを実行することができるＣＰＵコアである。例えば、ＣＰＵコアＡ５０１は、第２の実施形態におけるプロセッサで動作の中心となるメインＣＰＵとしてのＣＰＵコアであり、ＣＰＵコアＢ５０２は、ＣＰＵコアＡ５０１に対して低速で動作させることが可能なようなサブＣＰＵとしてのＣＰＵコアである。

ＣＰＵコアＡ５０１は、バス・アービタに直接に接続され、パラレル転送で通信を行う。ＣＰＵコアＡ５０１は、複数ビットのアドレス信号ＡＤＡ［３１：０］、制御信号線群ＣＴＡ、及び複数ビットの書き込みデータＷＤＴＡ［３１：０］をバス・アービタに出力する。また、ＣＰＵコアＡ５０１は、バス・アービタから複数ビットの読み出しデータＲＤＴＡ［３１：０］が入力される。

ＣＰＵコアＢ５０２は、ＣＰＵシリアルインタフェース部５０３を介してバス・アービタに接続される。ＣＰＵコアＢ５０２とＣＰＵシリアルインタフェース部５０３との間はパラレル転送で通信を行い、ＣＰＵシリアルインタフェース部５０３とバス・アービタとの間はシリアル転送で通信を行う。ＣＰＵコアＢ５０２は、複数ビットのアドレス信号ＡＤＢ［３１：０］、制御信号線群ＣＴＢ、及び複数ビットの書き込みデータＷＤＴＢ［３１：０］をＣＰＵシリアルインタフェース部５０３に対して出力する。また、ＣＰＵコアＢ５０２は、ＣＰＵシリアルインタフェース部５０３から複数ビットの読み出しデータＲＤＴＡ［３１：０］が入力される。ＣＰＵシリアルインタフェース部５０３は、シリアルの送信信号をバス・アービタに出力し、シリアルの受信信号ＢＲｘがバス・アービタから入力される。

ＣＰＵシリアルインタフェース部５０３は、シリアルインタフェース制御部５０４、選択器５０５、送信シフトレジスタ５０６、及び受信シフトレジスタ５０７を有する。シリアルインタフェース制御部５０４は、シーケンサ（カウンタ回路）５０８、フェーズ制御カウンタ５０９、書き込みフラグ設定部５１０、及び選択器５１１を有し、ＣＰＵシリアルインタフェース部５０３が有する各機能部を制御する。

シーケンサ（カウンタ回路）５０８は、フェーズ制御のためのカウンタであり、シフトレジスタ５０６、５０７をイネーブル状態とした（有効にしている）サイクル数をカウントする。フェーズ制御カウンタ５０９は、シリアル転送において制御情報（コマンド）、アドレス、データを順に転送するためのフェーズ制御に係るカウンタである。書き込みフラグ設定部５１０は、ＣＰＵコアＢ５０２から出力される制御信号群ＣＴＢがライトアクセスを示すものである場合に書き込みフラグがセットされる。選択器５１１は、書き込みフラグ設定部５１０に書き込みフラグがセットされているときにはライトコマンドＷＣＭＤを出力し、書き込みフラグがセットされていないときにはリードコマンドＲＣＭＤを出力する。

選択器５０５は、シリアルインタフェース制御部５０４から供給されるフェーズ制御カウンタ５０９のカウント値ＰＨＣに応じて、ＣＰＵコアＢ５０１から入力されるアドレス信号ＡＤＢ［３１：０］、書き込みデータＷＤＴＢ［３１：０］、又はシリアルインタフェース制御部５０４から入力されるコマンドＣＭＤを選択的に出力する。選択器５０５は、フェーズ制御カウンタ５０９のカウント値ＰＨＣが０の場合には、書き込みデータＷＤＴＢ［３１：０］を出力する。また、選択器５０５は、フェーズ制御カウンタ５０９のカウント値ＰＨＣが１の場合には、コマンドＣＭＤとして入力されるライトコマンドＷＣＭＤ又はリードコマンドＲＣＭＤを出力する。また、選択器５０５は、フェーズ制御カウンタ５０９のカウント値ＰＨＣが２の場合には、アドレス信号ＡＤＢ［３１：０］を出力する。

送信シフトレジスタ５０６は、選択器５０５の出力をパラレル・シリアル変換して送信信号ＢＴｘに変換するためのシフトレジスタである。送信シフトレジスタ５０６は、シリアルインタフェース制御部５０４から供給される書き込み制御信号ＴｘＰＣがハイレベルにアサートされたときに選択器５０５の出力を取り込む。そして、送信シフトレジスタ５０６は、シリアルインタフェース制御部５０４から供給される送信シフト制御信号ＴｘＳＣに応じて、取り込んだ選択器５０５の出力を１ビットずつ送信信号ＢＴｘとして出力する。

受信シフトレジスタ５０７は、受信信号ＢＲｘをシリアル・パラレル変換してパラレルの読み出しデータＲＤＴＡ［３１：０］に変換するためのシフトレジスタである。受信シフトレジスタ５０７は、シリアルインタフェース制御部５０４から供給される受信シフト制御信号ＲｘＳＣに応じたシフト動作を行うことで、受信信号ＢＲｘにより受信される読み出しデータを１ビットずつ取り込んで、パラレルデータに変換し出力する。

次に、図１４及び図１５を参照して、ＣＰＵシリアルインタフェース部５０３の動作について説明する。なお、以下の説明では、制御情報（コマンド）は８ビット、アドレス値は２４ビット、データ（書き込みデータ若しくは読み出しデータ）は３２ビットであるものとする。また、制御情報（コマンド）、アドレス値、データ（書き込みデータ若しくは読み出しデータ）の順にシリアル転送されるものとする。

図１４は、ＣＰＵコアＢ５０２によるデータ書き込み動作の一例を示すタイミングチャートである。シリアルインタフェース制御部５０４のシーケンサ（カウンタ回路）５０８は、シリアル転送要求信号ＳＲＱがハイレベルであるときに、クロック信号のサイクル毎にカウント値ＣＮＴを１ずつインクリメントする。ただし、データ書き込み動作時（書き込みフラグ設定部５１０に書き込みフラグがセットされているとき）において、カウント値ＣＮＴは、６３の次が０となるように制御される。また、シリアル転送要求信号ＳＲＱがハイレベルであるときに、シリアルインタフェース制御部５０４から出力される送信シフト制御信号ＴｘＳＣがアサートされ、送信シフトレジスタ５０６においてシフト動作が行われる。

シーケンサ（カウンタ回路）５０８のカウント値ＣＮＴが、０、８、３２のとき、シリアルインタフェース制御部５０４から出力される書き込み制御信号ＴｘＰＣがハイレベルにアサートされる。ただし、カウント値ＣＮＴが０のときには、ＣＰＵウェイト制御信号ＷＡＣがクリアされている場合に、書き込み制御信号ＴｘＰＣがハイレベルにアサートされる。書き込み制御信号ＴｘＰＣがハイレベルになることで、選択器５０５の出力が送信シフトレジスタ５０６に取り込まれるとともに、フェーズ制御カウンタ５０９のカウント値ＰＨＣが変化する。ここで、フェーズ制御カウンタ５０９のカウント値ＰＨＣは、書き込み制御信号ＴｘＰＣがハイレベルになることで、０→１→２→０→１→２→０→・・・と順に変化する。また、ＣＰＵコアＢ５０２から出力される制御信号群ＣＴＢに応じて、書き込みフラグＷＦＬＧが書き込みフラグ設定部５１０にセットされる。

図１４に示した例では、カウント値ＣＮＴが０のときには、カウント値ＰＨＣが０であるので、書き込み制御信号ＴｘＰＣがハイレベルになることで、送信シフトレジスタ５０６にはコマンドＣＭＤ（ライトコマンドＷＣＭＤ）が取り込まれる。そして、例えばカウント値ＣＮＴが１のときに、コマンドの初期値であるコマンドの７ビット目が送信シフトレジスタ５０６から送信信号ＢＴｘとして出力される。また、カウント値ＣＮＴが８のときには、カウント値ＰＨＣが１であるので、書き込み制御信号ＴｘＰＣがハイレベルになることで、送信シフトレジスタ５０６にはアドレス信号ＡＤＢが取り込まれる。そして、例えばカウント値ＣＮＴが９のときに、アドレス信号の初期値であるアドレス信号の２３ビット目が送信シフトレジスタ５０６から送信信号ＢＴｘとして出力される。同様に、カウント値ＣＮＴが３２のときには、カウント値ＰＨＣが２であるので、書き込み制御信号ＴｘＰＣがハイレベルになることで、送信シフトレジスタ５０６には書き込みデータＷＤＴＢが取り込まれる。そして、例えばカウント値ＣＮＴが３３のときに、書き込みデータの初期値である書き込みデータの３１ビット目が送信シフトレジスタ５０６から送信信号ＢＴｘとして出力される。

また、ＣＰＵウェイト制御信号ＷＡＣは、シリアル転送中に、このシリアル転送に係るＣＰＵコアＢ５０２での動作をウェイト状態にするための信号である。ＣＰＵウェイト制御信号ＷＡＣは、カウント値ＣＮＴが０であり、かつ書き込み制御信号ＴｘＰＣがハイレベルであるときにセット（ローレベル）されてＣＰＵコアＢ５０２をウェイト状態にする。また、ＣＰＵウェイト制御信号ＷＡＣは、データ書き込み動作時（書き込みフラグ設定部５１０に書き込みフラグがセットされているとき）においては、カウント値ＣＮＴが６３であるときにクリア（ハイレベル）されてＣＰＵコアＢ５０２をウェイト解除状態にする。なお、ＣＰＵコアＢ５０２は、ウェイト状態である期間中、アドレス信号ＡＤＢ、制御信号ＣＴＢ、及び書き込みデータＷＤＴＢを保持している。

図１５は、ＣＰＵコアＢ５０２によるデータ読み出し動作の一例を示すタイミングチャートである。シリアルインタフェース制御部５０４のシーケンサ（カウンタ回路）５０８は、シリアル転送要求信号ＳＲＱがハイレベルであるときに、クロック信号のサイクル毎にカウント値ＣＮＴを１ずつインクリメントする。ただし、データ読み出し動作時（書き込みフラグ設定部５１０に書き込みフラグがセットされていないとき）において、外部でのリード動作におけるウェイトサイクルが有効期間で２サイクルである場合、カウント値ＣＮＴは、６５の次が０となるように制御される。また、シリアル転送要求信号ＳＲＱがハイレベルであるときに、シリアルインタフェース制御部５０４から出力される送信シフト制御信号ＴｘＳＣ及び受信シフト制御信号ＲｘＳＣがアサートされ、送信シフトレジスタ５０６及び受信シフトレジスタ５０７においてシフト動作が行われる。

シーケンサ（カウンタ回路）５０８のカウント値ＣＮＴが、０、８、３２のとき、シリアルインタフェース制御部５０４から出力される書き込み制御信号ＴｘＰＣがハイレベルにアサートされる。ただし、カウント値ＣＮＴが０のときには、ＣＰＵウェイト制御信号ＷＡＣがクリアされている場合に、書き込み制御信号ＴｘＰＣがハイレベルにアサートされる。書き込み制御信号ＴｘＰＣがハイレベルになることで、選択器５０５の出力が送信シフトレジスタ５０６に取り込まれるとともに、フェーズ制御カウンタ５０９のカウント値ＰＨＣが変化する。ここで、フェーズ制御カウンタ５０９のカウント値ＰＨＣは、書き込み制御信号ＴｘＰＣがハイレベルになることで、０→１→２→０→１→２→０→・・・と順に変化する。なお、ＣＰＵコアＢ５０２から出力される制御信号群ＣＴＢはリードアクセスを示すものであるので、書き込みフラグ設定部５１０に書き込みフラグＷＦＬＧはセットされない。

図１４に示した例では、カウント値ＣＮＴが０のときには、カウント値ＰＨＣが０であるので、書き込み制御信号ＴｘＰＣがハイレベルになることで、送信シフトレジスタ５０６にはコマンドＣＭＤ（リードコマンドＲＣＭＤ）が取り込まれる。そして、例えばカウント値ＣＮＴが１のときに、コマンドの初期値であるコマンドの７ビット目が送信シフトレジスタ５０６から送信信号ＢＴｘとして出力される。また、カウント値ＣＮＴが８のときには、カウント値ＰＨＣが１であるので、書き込み制御信号ＴｘＰＣがハイレベルになることで、送信シフトレジスタ５０６にはアドレス信号ＡＤＢが取り込まれる。そして、例えばカウント値ＣＮＴが９のときに、アドレス信号の初期値であるアドレス信号の２３ビット目が送信シフトレジスタ５０６から送信信号ＢＴｘとして出力される。

そして、送信信号ＢＴｘによるアドレス信号の送出が完了してから、有効期間で２サイクルが経過した後に、受信信号ＢＲｘにより受信される読み出しデータが受信シフトレジスタ５０７に取り込まれる。受信信号ＢＲｘにより受信されたすべての読み出しデータが受信シフトレジスタ５０７に取り込まれ、読み出しデータが確定すると、ＣＰＵコアＢ５０２は、読み出しデータＲＤＴＢを取り込む。ここで、データ読み出し動作において、ＣＰＵウェイト制御信号ＷＡＣは、カウント値ＣＮＴが６５であるときにクリア（ハイレベル）されてＣＰＵコアＢ５０２をウェイト解除状態にする。ＣＰＵコアＢ５０２は、ウェイト状態である期間中、アドレス信号ＡＤＢ及び制御信号ＣＴＢを保持している。

第２の実施形態によれば、プロセッサが有するＣＰＵコアがパラレルインタフェースを持つＣＰＵコアだけであっても、第１の実施形態と同様にアドレス線の一部を利用したシリアル転送を行うことができる。これにより、ＣＰＵコア５０１、５０２によるペリフェラル装置へのアクセスを並列して実行でき、ＣＰＵバスを有効に活用することができる。また、例えば、図１３に示したＣＰＵコアＡ５０１とＣＰＵコアＢ５０２とを同じデザインで設計することで、ＣＰＵコアＡ５０１とＣＰＵコアＢ５０２とが同じプログラムを実行することが可能となり、メモリ上の同じプログラムを共有することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１６は、第３の実施形態におけるプロセッサの構成例を示す図である。なお、第３の実施形態における情報処理システムの全体構成は、第１の実施形態と同様である。図１６に示す第３の実施形態におけるプロセッサは、その内部に、アドレス線の一部を利用してシリアル転送を行うＣＰＵコアを複数有するものである。

図１６において、ＣＰＵコア６０１−１〜６０１−Ｎは、各々が独立してプログラムを実行することができるＣＰＵコアである。例えば、ＣＰＵコア６０１−１は、プロセッサで動作の中心となるメインＣＰＵとしてのＣＰＵコアであり、ＣＰＵコア６０１−２〜６０２−Ｎは、サブＣＰＵとしてのＣＰＵコアである。ＣＰＵコア６０１−ｉ（ｉは添え字であり、ｉ＝２、３、・・・、Ｎ、以下についても同様）は、シリアルの送信信号ＣＰＵｉＴｘを出力するとともに、シリアルの受信信号ＣＰＵｉＲｘが入力される。図１６に示す例では、ＣＰＵコア６０１−２が、ＣＰＵバスのアドレス線の３１ビット目及び３０ビット目ＣＰＵＢＡＤ［３１：３０］を利用してシリアル転送を行う。同様に、ＣＰＵコア６０１−３が、ＣＰＵバスのアドレス線の２９ビット目及び２８ビット目ＣＰＵＢＡＤ［２９：２８］を利用してシリアル転送を行い、ＣＰＵコア６０１−Ｎが、ＣＰＵバスのアドレス線の１７ビット目及び１６ビット目ＣＰＵＢＡＤ［１７：１６］を利用してシリアル転送を行う。

選択器群６０２の選択器６０２−ｉは、それぞれが図７に示した選択器２０３に相当し、制御信号ＣＴＬＡにより制御される。選択器６０２−ｉは、対応するＣＰＵバスのアドレス線に、制御信号ＣＴＬＡがローレベルの場合にはＣＰＵコア６０１−１から出力されるアドレス信号ＣＰＵ１ＡＤを出力し、制御信号がハイレベルの場合には送信信号ＣＰＵｉＴｘを出力する。また、トライステートバッファ群６０３のトライステートバッファ６０３−ｉは、それぞれが図７に示したトライステートバッファ２０４に相当し、制御信号ＣＴＬＢにより制御される。トライステートバッファ６０３−ｉは、制御信号ＣＴＬＢがローレベルの場合には入力される信号を対応するＣＰＵバスのアドレス線に出力し、制御信号ＣＴＬＢがハイレベルの場合には出力をＨｉ−Ｚ状態にする。ここで、制御信号ＣＴＬＡ及びＣＴＬＢは、ＣＰＵコア６０１−２〜６０２−Ｎを使用する場合にはハイレベルに制御され、使用しない場合にはローレベルに制御される。なお、ＣＰＵコア６０１−１から出力されるアドレス信号ＣＰＵ１ＡＤ［１５：０］は、ＣＰＵバスのアドレス線ＣＰＵＢＡＤ［１５：０］に出力される。

また、フリップフロップ６０４及び比較器６０５は、図７に示したフリップフロップ２０１及び比較器２０２にそれぞれ相当する。フリップフロップ６０４は、ＣＰＵコア６０１−１から出力されたアドレス信号ＣＰＵ１ＡＤ［３１：１６］を、図示しないクロック信号のサイクル毎に保持して比較器６０５に出力する。比較器６０５は、ＣＰＵコア６０１−１から出力されたアドレス信号と、フリップフロップ６０４から出力される値とを、対応するビット毎に比較する。比較器６０５は、ＣＰＵコア６０１−１から出力されたアドレス信号とフリップフロップ６０４から出力される値とが一致する場合には、ウェイト制御信号ＷＡＣＴＬをハイレベルにし、不一致の場合にはウェイト制御信号ＷＡＣＴＬをローレベルにする。なお、ウェイト制御信号ＷＡＣＴＬは、ハイレベルであるときにウェイトなしを示し、ローレベルであるときにウェイト中を示す。

なお、ペリフェラル装置側においては、シリアル転送に利用されるアドレス線の組毎にシリアルインタフェース部を設け、ペリフェラル機能部を少なくとも（シリアルインタフェース部の数＋１）の複数のポートを有するものとすれば良い。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
複数のアドレス線を有するバスと、
前記バスを介したパラレル転送により他の装置と通信を行う第１の処理部と、前記バスを介したシリアル転送により他の装置と通信を行う第２の処理部と、前記第１の処理部から前記アドレス線に対して出力するアドレス信号における上位側の所定数のビットに変化があるか否かを検出する検出部とを有する情報処理装置と、
前記バスに接続され、パラレル転送及びシリアル転送の両方で前記情報処理装置と通信が可能な電子装置とを備え、
前記情報処理装置は、前記アドレス信号における上位側の所定数のビットに変化がない場合には、当該ビットに対応する前記アドレス線を前記第２の処理部が行う前記シリアル転送に使用することを特徴とする情報処理システム。
（付記２）
前記電子装置は、
前記第２の処理部が行うシリアル転送に使用される前記アドレス線により伝送される信号を保持する保持部を有し、
前記第２の処理部がシリアル転送を実行しているときには、当該シリアル転送の実行前に前記保持部に保持された信号と、前記シリアル転送に使用されていない前記アドレス線により伝送される信号とを組み合わせてパラレル転送に係るアドレス信号を生成することを特徴とする付記１記載の情報処理システム。
（付記３）
前記第２の処理部によるシリアル転送の実行を、前記情報処理装置から前記電子装置に通知する制御信号線を備えることを特徴とする付記１記載の情報処理システム。
（付記４）
前記情報処理装置は、
前記アドレス信号における上位側の所定数のビットに変化がある場合には、当該ビットに対応する前記アドレス線に前記第１の処理部のアドレス信号の出力端を接続し、
前記アドレス信号における上位側の所定数のビットに変化がない場合には、当該ビットに対応する前記アドレス線に前記第２の処理部の送信信号の出力端及び受信信号の入力端を接続することを特徴とする付記１記載の情報処理システム。
（付記５）
前記電子装置は、
前記パラレル転送に係る第１のポートと前記シリアル転送に係る第２のポートとを有する機能部を内部に有することを特徴とする付記１記載の情報処理システム。
（付記６）
前記電子装置は、メモリであることを特徴とする付記５記載の情報処理システム。
（付記７）
前記情報処理装置が有する前記第２の処理部はパラレルインタフェースを有し、
前記第２の処理部から入力された信号をパラレル・シリアル変換して前記シリアル転送に使用される前記アドレス線に出力し、前記シリアル転送に使用される前記アドレス線から入力された信号をシリアル・パラレル変換して前記第２の処理部に出力するインタフェース部を有することを特徴とする付記１記載の情報処理システム。
（付記８）
複数のアドレス線を有するバスを介したパラレル転送により他の装置と通信を行う第１の処理部と、
前記バスを介したシリアル転送により他の装置と通信を行う第２の処理部と、
前記第１の処理部から前記アドレス線に対して出力するアドレス信号における上位側の所定数のビットに変化があるか否かを検出する検出部とを有し、
前記アドレス信号における上位側の所定数のビットに変化がある場合には、当該ビットに対応する前記アドレス線に前記第１の処理部のアドレス信号の出力端を接続し、
前記アドレス信号における上位側の所定数のビットに変化がない場合には、当該ビットに対応する前記アドレス線に前記第２の処理部の送信信号の出力端及び受信信号の入力端を接続することを特徴とする情報処理装置。
（付記９）
複数のアドレス線を有するバスに接続される電子装置であって、
前記アドレス線を用いたパラレル転送に係る第１のポート及び前記アドレス線の一部を用いたシリアル転送に係る第２のポートを有する機能部と、
前記シリアル転送に使用される前記アドレス線により伝送される信号を保持する保持部とを有し、
前記シリアル転送を実行中は、当該シリアル転送の実行前に前記保持部に保持された信号と、前記シリアル転送に使用されていない前記アドレス線により伝送される信号とを組み合わせてパラレル転送に係るアドレス信号を生成することを特徴とする電子装置。

１０ プロセッサ
１１、１２ ＣＰＵコア
１３ バス・アービタ
２０ ペリフェラル装置
２１ シリアルインタフェース部
２２ アドレス保持部
２３ ペリフェラル機能
３０ ＣＰＵバス

Claims (5)

1. 複数のアドレス線を有するバスと、
   前記バスを介したパラレル転送により他の装置と通信を行う第１の処理部と、前記バスを介したシリアル転送により他の装置と通信を行う第２の処理部と、前記第１の処理部から前記アドレス線に対して出力するアドレス信号における上位側の所定数のビットに変化があるか否かを検出する検出部とを有する情報処理装置と、
   前記バスに接続され、パラレル転送及びシリアル転送の両方で前記情報処理装置と通信が可能な電子装置とを備え、
   前記情報処理装置は、前記アドレス信号における上位側の所定数のビットに変化がない場合には、当該ビットに対応する前記アドレス線を前記第２の処理部が行う前記シリアル転送に使用することを特徴とする情報処理システム。
2. 前記電子装置は、
   前記第２の処理部が行うシリアル転送に使用される前記アドレス線により伝送される信号を保持する保持部を有し、
   前記第２の処理部がシリアル転送を実行しているときには、当該シリアル転送の実行前に前記保持部に保持された信号と、前記シリアル転送に使用されていない前記アドレス線により伝送される信号とを組み合わせてパラレル転送に係るアドレス信号を生成することを特徴とする請求項１記載の情報処理システム。
3. 前記第２の処理部によるシリアル転送の実行を、前記情報処理装置から前記電子装置に通知する制御信号線を備えることを特徴とする請求項１又は２記載の情報処理システム。
4. 複数のアドレス線を有するバスを介したパラレル転送により他の装置と通信を行う第１の処理部と、
   前記バスを介したシリアル転送により他の装置と通信を行う第２の処理部と、
   前記第１の処理部から前記アドレス線に対して出力するアドレス信号における上位側の所定数のビットに変化があるか否かを検出する検出部とを有し、
   前記アドレス信号における上位側の所定数のビットに変化がある場合には、当該ビットに対応する前記アドレス線に前記第１の処理部のアドレス信号の出力端を接続し、
   前記アドレス信号における上位側の所定数のビットに変化がない場合には、当該ビットに対応する前記アドレス線に前記第２の処理部の送信信号の出力端及び受信信号の入力端を接続することを特徴とする情報処理装置。
5. 複数のアドレス線を有するバスに接続される電子装置であって、
   前記アドレス線を用いたパラレル転送に係る第１のポート及び前記アドレス線の一部を用いたシリアル転送に係る第２のポートを有する機能部と、
   前記シリアル転送に使用される前記アドレス線により伝送される信号を保持する保持部とを有し、
   前記シリアル転送を実行中は、当該シリアル転送の実行前に前記保持部に保持された信号と、前記シリアル転送に使用されていない前記アドレス線により伝送される信号とを組み合わせてパラレル転送に係るアドレス信号を生成することを特徴とする電子装置。

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