KR100892678B1 - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 외부 ODT 신호와 아이들 신호에 응답하여 지연 인에이블 신호를 생성하는 지연 인에이블부, 상기 지연 인에이블 신호에 응답하여 상기 아이들 신호 또는 상기 아이들 신호를 제 1 지연시간만큼 지연시킨 지연 아이들 신호를 출력하는 지연 선택부, 및 슬로우 파워 다운 종료 모드시 상기 아이들 신호 또는 상기 지연 아이들 신호에 응답하여 제어 신호를 생성하는 DLL 클럭 제어부를 포함한다.
Figure R1020070102096
슬로우 파워 다운 모드, DLL 클럭, ODT 신호

Description

반도체 메모리 장치 및 그 구동 방법{Semiconductor Memory Apparatus and Method of Driving The Same}
본 발명은 반도체 회로 기술에 관한 것으로서, 특히 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, DLL 클럭 제어부(10), DLL 클럭 생성부(20), 및 동기부(30)를 포함한다.
상기 DLL 클럭 제어부(10)는 아이들 신호(idle), 파워 다운 종료 모드 신호(SPPD_A12), 및 클럭 인에이블 신호(CKE)에 응답하여 제어 신호(ctrl)를 생성한다. 상기 클럭 인에이블 신호(CKE)가 디스에이블되면 반도체 메모리 장치는 파워 다운 모드로 진입한다. 상기 아이들 신호(idle)는 반도체 메모리 장치가 파워 다운 모드로 진입하면 소정 시간이후 인에이블된다. 상기 파워 다운 종료 모드 신호(SPPD_A12)의 인에이블 여부에 따라 파워 다운 종료 모드의 종류가 결정된다. 예컨데 상기 파워 다운 종료 모드 신호(SPPD_A12)가 인에이블되면 슬로우 파워 다운 종료 모드(slow power down exit mode)로 반도체 메모리 장치가 동작하게 되고 상기 파워 다운 종료 모드 신호(SPPD_A12)가 디스에이블되면 패스트 파워 다운 종료 모드(fast power down exit mode)로 반도체 메모리 장치가 동작하게 된다.
상기 클럭 인에이블 신호(CKE)가 디스에이블되고, 상기 파워 다운 종료 모드 신호(SPPD_A12)가 인에이블되면 상기 DLL 클럭 제어부(10)는 상기 아이들 신호(idle)가 인에이블될 때 상기 제어 신호(ctrl)를 디스에이블시킨다.
상기 DLL 클럭 생성부(20)는 상기 제어 신호(ctrl)가 인에이블되면 클럭(CLK)을 입력으로 하여 DLL 클럭(DLL_CLK)을 생성하며, 상기 제어 신호(ctrl)가 디스에이블되면 상기 DLL 클럭(DLL_CLK)의 생성을 중지한다.
상기 동기부(30)는 외부에서 입력되는 외부 ODT(on-die termination) 신호(ODT_ext)를 상기 DLL 클럭(DLL_CLK)에 동기시켜 내부 ODT 신호(ODT_int)로서 출력한다. 상기 외부 ODT 신호(ODT_ext)는 반도체 메모리 장치의 외부에서 입력되는 신호이고, 상기 내부 ODT 신호(ODT_int)는 상기 외부 ODT 신호(ODT_ext)를 상기 DLL 클럭(DLL_CLK)을 동기시켜 반도체 메모리 장치 내부에서 사용하는 신호이다. 상기 내부 ODT 신호(ODT_int)의 인에이블 구간동안 반도체 메모리 장치는 터미네이션 동작을 수행한다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 문제점을 도 2를 참조로 하여 설명한다.
반도체 메모리 장치는 상기 클럭 인에이블 신호(CKE)가 디스에이블되면 파워 다운 모드로 진입하고, 상기 파워 다운 종료 모드 신호(SPPD_A12)가 인에이블되면 반도체 메모리 장치는 파워 다운 종료 모드 중 슬로우 파워 다운 종료 모드로 진입한다. 상기 클럭 인에이블 신호(CKE)가 디스에이블된 이후 소정 시간이 지나면 상 기 아이들 신호(idle)가 하이로 인에이블된다. 상기 외부 ODT 신호(ODT_ext)는 상기 클럭 인에이블 신호(CKE)가 디스에이블된 이후 반도체 메모리 장치에 입력된다. 상기 제어 신호(ctrl)는 상기 아이들 신호(idle)가 인에이블될 때 디스에이블된다. 상기 내부 ODT 신호(ODT_int)는 상기 DLL 클럭(DLL_CLK)의 2 주기 이후에 하이로 인에이블된다. 상기 내부 ODT 신호(ODT_int)의 인에이블 타이밍이 상기 외부 ODT 신호(ODT_ext)보다 상기 DLL 클럭(DLL_CLK)의 2주기만큼 지연되었기 때문에 상기 내부 ODT 신호(ODT_int)의 디스에이블 타이밍은 상기 외부 ODT 신호(ODT_ext)의 디스에이블 타이밍보다 상기 DLL 클럭(DLL_CLK)의 2주기만큼 늦어야 한다. 하지만 상기 아이들 신호(idle)의 인에이블 타이밍에 디스에이블된 상기 제어 신호(ctrl)로 인하여 상기 DLL 클럭(DLL_CLK)이 천이를 중지한다. 천이를 중지한 상기 DLL 클럭(DLL_CLK)으로 인하여 상기 내부 ODT 신호(ODT_int)가 디스에이블되지 못하는 문제점이 발생한다. 따라서, 일반적인 반도체 메모리 장치는 슬로우 파워 다운 종료 모드시 외부에서 입력되는 상기 외부 ODT 신호(ODT_ext)의 디스에이블 타이밍과 상기 아이들 신호(idle)의 인에이블 타이밍 사이에 충분한 마진(margin)이 필요하다.
결국, 일반적인 반도체 메모리 장치는 슬로우 파워 다운 종료 모드시 임의의 타이밍에 입력되는 상기 외부 ODT 신호(ODT_ext)의 디스에이블 타이밍과 상기 아이들 신호(idle)의 인에이블 타이밍 사이에 마진이 충분하지 않을 경우 상기 내부 ODT 신호(ODT_int)가 디스에이블되지 않는 문제점이 발생할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 슬로우 파워 다운 종료 모드시 외부 ODT 신호의 디스에이블 타이밍과 상기 아이들 신호(idle)의 인에이블 타이밍 사이에 마진이 충분하지 않을 경우에도 DLL 클럭에 동기되어 정상적으로 디스에이블되는 내부 ODT 신호를 생성하는 반도체 메모리 장치 및 그 구동 방법을 제공함에 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부 ODT 신호와 아이들 신호에 응답하여 지연 인에이블 신호를 생성하는 지연 인에이블부, 상기 지연 인에이블 신호에 응답하여 상기 아이들 신호 또는 상기 아이들 신호를 제 1 지연시간만큼 지연시킨 지연 아이들 신호를 출력하는 지연 선택부, 및 슬로우 파워 다운 종료 모드시 상기 아이들 신호 또는 상기 지연 아이들 신호에 응답하여 제어 신호를 생성하는 DLL 클럭 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 구동 방법은 외부 ODT 신호의 디스에이블 타이밍과 아이들 신호의 인에이블 타이밍을 비교하여 그 결과에 따라 상기 아이들 신호를 출력하거나 상기 아이들 신호를 제 1 지연시간만큼 지연시킨 지연 아이들 신호를 출력하는 제 1 단계, 슬로우 파워 다운 종료 모드시 상기 제 1 단계의 출력 신호가 인에이블될 때까지 DLL 클럭을 생성하는 제 2 단계, 및 상기 DLL 클럭에 상기 ODT 신호를 동기시켜 내부 ODT 신호로서 출력하는 제 3 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치 및 그 구동방법은 슬로우 파워 다운 종료 모드시 DLL 클럭에 동기되어 정상적으로 디스에이블되는 내부 ODT 신호를 생성함으로써 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, DLL 클럭 제어부(10), DLL 클럭 생성부(20), 동기부(30), 지연 인에이블부(100), 및 지연 선택부(200)를 포함한다.
상기 지연 인에이블부(100)는 외부 ODT 신호(ODT_ext)와 아이들 신호(idle)의 천이 타이밍에 따라 상기 지연 인에이블 신호(delay_en)를 생성한다.
상기 지연 선택부(200)는 상기 지연 인에이블 신호(delay_en)가 인에이블되면 상기 아이들 신호(idle)를 지연시킨 지연 아이들 신호(idle_dl)를 출력하고 상기 지연 인에이블 신호(delay_en)가 디스에이블되면 상기 아이들 신호(idle)를 출력한다.
상기 DLL 클럭 제어부(10)는 슬로우 파워 다운 종료 모드시 즉, 클럭 인에이블 신호(CKE)가 디스에이블되고 파워 다운 종료 모드 선택 신호(SPPD_A12)가 인에이블되면 아이들 신호(idle) 또는 지연 아이들 신호(idle_dl)의 인에이블 타이밍에 제어 신호(ctrl)를 디스에이블시킨다. 이때, 상기 파워 다운 종료 모드 선택 신호(SPPD_A12)는 MRS(mode register set) 신호로서, 인에이블되면 반도체 메모리 장치가 슬로우 파워 다운 종료 모드(slow power down exit mode)로 진입하고, 상기 파워 다운 종료 모드 선택 신호(SPPD_A12)가 디스에이블되면 패스트 파워 다운 종료 모드(fast power down exit mode)로 진입한다.
상기 DLL 클럭 생성부(20)는 인에이블된 상기 제어 신호(ctrl)가 입력되면 클럭(CLK)을 입력으로 하여 DLL 클럭(DLL_CLK)을 생성한다. 상기 DLL 클럭 제어부(10)는 상기 제어 신호(ctrl)가 디스에이블되면 상기 DLL 클럭(DLL_CLK)의 생성을 중지한다.
상기 동기부(30)는 외부 ODT 신호(ODT_ext)를 상기 DLL 클럭(DLL_CLK)에 동기시켜 내부 ODT 신호(ODT_int)로서 출력한다.
상기 지연 인에이블부(100)는 도 4에 도시된 바와 같이, 제 1 타이밍 비교부(110), 제 2 타이밍 비교부(120), 및 신호 조합부(130)를 포함한다.
상기 제 1 타이밍 비교부(110)는 상기 외부 ODT 신호(ODT_ext)가 하이인 인에이블 구간에서 상기 아이들 신호(idle)가 하이로 인에이블 되면 하이 레벨의 제 1 비교 신호(com1)를 출력한다.
상기 제 1 타이밍 비교부(110)는 제 1 낸드 게이트(ND1), 및 제 1 및 제 2인버터(IV1, IV2)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 외부 ODT 신호(ODT_ext), 및 상기 아이들 신호(idle)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 반전시켜 제 1 비교 신호(com1)를 출력한다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력 신호를 반전시켜 상기 제 1 인버터(IV1)에 출력한다.
상기 제 2 타이밍 비교부(120)는 제 1 지연부(delay1), 및 감지부(121)를 포 함한다.
상기 제 2 타이밍 비교부(120)는 지연된 상기 외부 ODT 신호가 하이로 인에이블될 때 상기 아이들 신호(idle)의 레벨을 제 2 비교 신호(com2)의 레벨로서 출력한다.
상기 제 1 지연부(delay1)는 상기 외부 ODT 신호(ODT_ext)를 지연시켜 지연 신호(ODT_dl)를 생성한다.
상기 감지부(121)는 상기 지연 신호(ODT_dl)가 디스에이블될 때 상기 아이들 신호(idle)의 레벨을 제 2 비교 신호(com2)의 레벨로서 출력한다.
상기 감지부(121)는 제 3 및 제 4 인버터(IV3, IV4), 및 제 1 및 제 2 제어 인버터(IVC1, IVC1)를 포함한다. 상기 제 3 인버터(IV3)는 상기 지연 신호(ODT_dl)를 입력 받는다. 상기 제 1 제어 인버터(IVC1)는 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 1 제어단, 상기 지연 신호(ODT_dl)를 입력 받는 제 2 제어단, 및 상기 아이들 신호(idle)를 입력 받는 입력단을 포함한다. 상기 제 2 제어 인버터(IVC2)는 상기 지연 신호(ODT_dl)를 입력 받는 제 1 제어단, 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 2 제어단, 상기 제 1 제어 인버터(IVC1)의 출력 신호를 입력 받는 입력단, 및 상기 제 2 비교 신호(com2)를 출력하는 출력단을 포함한다. 상기 제 4 인버터(IV4)는 상기 제 2 제어 인버터(IVC2)의 출력 신호를 입력 받는 입력단 및 상기 제 2 제어 인버터(IVC2)에 출력 신호를 출력하는 출력단을 포함한다.
상기 신호 조합부(130)는 상기 제 1 비교 신호(com1) 또는 상기 제 2 비교 신호(com2) 중 어느 하나라도 하이로 인에이블되면 하이로 인에이블되는 상기 지연 인에이블 신호(delay_en)를 생성한다.
상기 신호 조합부(130)는 노어 게이트(NOR1) 및 제 5 인버터(IV5)를 포함한다. 상기 노어 게이트(NOR1)는 상기 제 1 및 제 2 비교 신호(com1, com2)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 노어 게이트(NOR1)의 출력 신호를 반전시켜 상기 지연 인에이블 신호(delay_en)를 출력한다.
상기 지연 선택부(200)는 도 5에 도시된 바와 같이, 제 2 지연부(delay2), 및 신호 선택부(210)를 포함한다.
상기 제 2 지연부(delay2)는 상기 아이들 신호(idle)를 지연시켜 상기 지연 아이들 신호(idle_dl)를 생성한다.
상기 신호 선택부(210)는 상기 지연 인에이블 신호(delay_en)에 응답하여 상기 아이들 신호(idle) 또는 상기 지연 아이들 신호(idle_dl)를 출력한다.
상기 신호 선택부(210)는 제 1 및 제 2 패스 게이트(PG1, PG2), 및 제 6 인버터(IV6)를 포함한다. 상기 제 6 인버터(IV6)는 상기 지연 인에이블 신호(delay_en)를 입력 받는다. 상기 제 1 패스 게이트(PG1)는 제 1 제어단에 상기 지연 인에이블 신호(delay_en)를 입력 받는 제 1 제어단, 상기 제 6 인버터(IV6)의 출력 신호를 입력받는 제 2 제어단, 및 상기 지연 아이들 신호(idle_dl)를 입력 받는 입력단을 포함한다. 상기 제 2 패스 게이트(PG2)는 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는 제 1 제어단, 상기 지연 인에이블 신호(delay_en)를 입력 받는 제 2 제어단, 및 상기 아이들 신호(idle)를 입력 받는 입력단을 포함한다. 이 때, 상기 제 1 패스 게이트(PG1)와 상기 제 2 패스 게이트(PG2)의 각 출력단이 연결된 노드가 상기 신호 선택부(210)의 출력단이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 6 및 도 7을 참조로 하여 설명하면 다음과 같다. 도 6 및 도 7은 반도체 메모리 장치가 클럭 인에이블 신호(CKE)가 로우로 디스에이블되어 파워 다운 모드로 진입하였을 경우 파워 다운 종료 모드 선택 신호(SPPD_A12)로 인하여 반도체 메모리 장치가 슬로우 파워 다운 종료 모드인 경우를 나타낸 것이다.
먼저 도 6은 외부 ODT 신호(ODT_ext)가 로우로 디스에이블된 이후 충분한 마진(margin)을 확보하지 못하고 아이들 신호(idle)가 하이로 인에이블되었을 경우를 나타낸 것이다.
도 4를 참조하면, 제 1 지연부(delay1)는 상기 외부 ODT 신호(ODT_ext)를 지연시켜 상기 지연 신호(ODT_dl)를 생성한다. 상기 감지부(121)는 상기 지연 신호(ODT_dl)가 디스에이블되는 타이밍에 상기 아이들 신호(idle)의 레벨을 출력한다. 따라서 상기 지연 신호(ODT_dl)의 디스에이블 타이밍에 상기 아이들 신호(idle)의 레벨이 하이이므로 하이 레벨의 상기 제 2 비교 신호(com2)를 출력한다. 이때, 상기 제 1 지연부(delay1)의 지연시간은 상기 외부 ODT 신호(ODT_ext)가 디스에이블된 이후 상기 아이들 신호(idle)가 하이로 인에이블될 때까지 확보되어야 하는 최소시간(예를 들어, DLL 클럭(DLL_CLK)의 2주기) 이상의 시간이다.
상기 감지부(121)는 상기 외부 ODT 신호(ODT_ext)가 디스에이블된 이후 충분한 마진이 확보되지 않은 상태에서 상기 아이들 신호(idle)가 하이로 인에이블되면 하이 레벨인 상기 제 2 비교 신호(com2)를 출력한다.
상기 제 2 비교 신호(com2)가 하이 레벨이 되면 신호 조합부(130)는 지연 인에이블 신호(delay_en)를 하이로 인이에블시킨다.
도 5를 참조하면, 제 2 지연부(delay2)는 상기 아이들 신호(idle)를 지연시켜 지연 아이들 신호(idle_dl)를 생성한다. 신호 선택부(210)는 상기 지연 인에이블 신호(delay_en)가 하이로 인에이블되면 상기 지연 아이들 신호(idle_dl)를 출력한다.
도 6에서 상기 지연 아이들 신호(idle_dl)가 하이로 인에이블되는 타이밍에 제어 신호(ctrl)가 로우로 디스에이블된다. 상기 제어 신호(ctrl)가 로우로 디스에이블되면 DLL 클럭(DLL_CLK)은 천이를 중지하지만 상기 DLL 클럭(DLL_CLK)이 천이를 중지하기 전에 상기 내부 ODT 신호(ODT_int)는 로우로 디스에이블된다.
도 7은 상기 외부 ODT 신호(ODT_ext)가 로우로 디스에이블되기 전에 상기 아이들 신호(idle)가 하이로 인에이블된 경우이다.
도 4에서, 상기 제 1 타이밍 비교부(110)는 상기 외부 ODT 신호(ODT_ext)가 로우로 디스에이블되기 전에 상기 아이들 신호(idle)가 하이로 인에이블된 경우 즉, 상기 외부 ODT 신호(ODT_ext)의 인에이블 구간과 상기 아이들 신호(idle)의 인에이블 구간이 겹치는 경우 하이로 인에이블되는 상기 제 1 비교 신호(com1)를 생성한다.
상기 신호 조합부(130)는 상기 제 1 비교 신호(com1)가 하이로 인에이블되면 하이로 인에이블된 상기 지연 인에이블 신호(delay_en)를 출력한다.
도 5에서, 상기 신호 선택부(210)는 상기 지연 인에이블 신호(delay_en)가 하이로 인에이블되었기 때문에 상기 지연 아이들 신호(idle_dl)를 출력하게 된다.
도 7에서, 상기 지연 아이들 신호(idle_dl)가 하이로 천이하는 타이밍에 상기 제어 신호(ctrl)는 로우로 디스에이블 된다. 상기 제어 신호(ctrl)가 로우로 디스에이블되면 상기 DLL 클럭(DLL_CLK)은 천이를 중지한다. 상기 DLL 클럭(DLL_CLK)이 천이를 중지하기 전에 상기 내부 ODT 신호(ODT_int)는 로우로 디스에이블된다.
본 발명은 외부 ODT 신호(ODT_ext)가 디스에이블되고 충분한 마진을 확보하지 못한 상태에서 아이들 신호(idle)가 인에이블되면 상기 아이들 신호(idle)를 지연시켜 제어 신호(ctrl)의 디스에이블 타이밍을 지연시킨다. 따라서 DLL 클럭(DLL_CLK)은 종래보다 늦게 천이를 중지하게 되고 이로 인해 내부 ODT 신호(ODT_int)는 상기 DLL 클럭(DLL_CLK)에 동기되어 디스에이블될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치를 나타낸 블록도,
도 2는 도 1의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 4는 도 3의 지연 인에이블부의 상세 회로도,
도 5는 도 3의 지연 선택부의 상세 회로도,
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 지연 인에이블부 200: 지연 선택부

Claims (15)

  1. 외부 ODT 신호와 아이들 신호에 응답하여 지연 인에이블 신호를 생성하는 지연 인에이블부;
    상기 지연 인에이블 신호에 응답하여 상기 아이들 신호 또는 상기 아이들 신호를 제 1 지연시간만큼 지연시킨 지연 아이들 신호를 출력하는 지연 선택부; 및
    슬로우 파워 다운 종료 모드시 상기 아이들 신호 또는 상기 지연 아이들 신호에 응답하여 제어 신호를 생성하는 DLL 클럭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지연 인에이블부는
    상기 외부 ODT 신호의 인에이블 또는 디스에이블 타이밍과 상기 아이들 신호의 인에이블 또는 디스에이블 타이밍을 비교하여 상기 지연 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 지연 인에이블부는
    상기 외부 ODT 신호의 인에이블 타이밍과 상기 아이들 신호의 인에이블 타이밍을 비교하여 제 1 비교 신호를 생성하는 제 1 타이밍 비교부,
    상기 외부 ODT 신호의 디스에이블 타이밍과 상기 아이들 신호의 인에이블 타이밍을 비교하여 제 2 비교 신호를 생성하는 제 2 타이밍 비교부, 및
    상기 제 1 비교 신호 및 상기 제 2 비교 신호 중 어느 하나라도 인에이블되면 상기 지연 인에이블 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 타이밍 비교부는
    상기 외부 ODT 신호의 인에이블 구간에서 상기 아이들 신호가 인에이블되면 인에이블된 상기 제 1 비교 신호를 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 2 타이밍 비교부는
    상기 외부 ODT 신호를 제 2 지연시간만큼 지연시켜 지연 신호를 생성하고 상기 지연 신호의 디스에이블 타이밍에 상기 아이들 신호의 레벨을 상기 제 2 비교 신호의 레벨로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 지연 선택부는 상기 제 1 지연시간을 갖는 제 1 지연부를 포함하며,
    상기 제 2 타이밍 비교부는 상기 제 2 지연시간을 갖는 제 2 지연부를 포함하고,
    상기 제 1 지연부는 상기 제 2 지연부보다 더 긴 지연시간을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 지연 선택부는
    상기 지연 인에이블 신호가 디스에이블되면 상기 아이들 신호를 출력하고 상기 지연 인에이블 신호가 인에이블되면 상기 지연 아이들 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 DLL 클럭 제어부는
    상기 아이들 신호가 입력되면 상기 아이들 신호의 인에이블 타이밍에 상기 제어 신호를 디스에이블시키고,
    상기 지연 아이들 신호가 입력되면 상기 지연 아이들 신호의 인에이블 타이밍에 상기 제어 신호를 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 신호에 응답하여 DLL 클럭을 생성하는 DLL 클럭 생성부, 및
    상기 DLL 클럭에 외부 ODT 신호를 동기시켜 내부 ODT 신호로서 출력하는 동기부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 외부 ODT 신호의 디스에이블 타이밍과 아이들 신호의 인에이블 타이밍을 비교하여 그 결과에 따라 상기 아이들 신호를 출력하거나 상기 아이들 신호를 제 1 지연시간만큼 지연시킨 지연 아이들 신호를 출력하는 제 1 단계;
    슬로우 파워 다운 종료 모드시 상기 제 1 단계의 출력 신호가 인에이블될 때까지 DLL 클럭을 생성하는 제 2 단계; 및
    상기 DLL 클럭에 상기 외부 ODT 신호를 동기시켜 내부 ODT 신호로서 출력하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  11. 제 10 항에 있어서,
    상기 제 1 단계는
    상기 외부 ODT 신호의 디스에이블 타이밍과 상기 아이들 신호의 인에이블 타이밍을 비교하여 제 1 비교 신호 및 제 2 비교 신호를 생성하는 제 1-1 단계, 및
    상기 제 1 비교 신호 또는 상기 제 2 비교 신호가 인에이블되면 상기 지연 아이들 신호를 출력하고 상기 제 1 비교 신호 및 상기 제 2 비교 신호가 모두 디스에이블되면 상기 아이들 신호를 출력하는 제 1-2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  12. 제 11 항에 있어서,
    상기 제 1-1 단계는
    상기 외부 ODT 신호의 디스에이블 타이밍보다 상기 아이들 신호의 인에이블 타이밍이 빠를 경우 상기 제 1 비교 신호를 인에이블 시키는 제 1-1-1 단계, 및
    상기 외부 ODT 신호를 제 2 지연시간만큼 지연시킨 지연 ODT 신호의 디스에이블 타이밍보다 상기 아이들 신호의 인에이블 타이밍이 빠를 경우 상기 제 2 비교 신호를 인에이블 시키는 제 1-1-2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  13. 제 11 항에 있어서,
    상기 제 1-2 단계는
    상기 제 1 비교 신호 또는 상기 제 2 비교 신호가 인에이블되면 지연 인에이블 신호를 생성하는 제 1-2-1 단계, 및
    상기 지연 인에이블 신호가 인에이블되면 상기 지연 아이들 신호를 출력하고 상기 지연 인에이블 신호가 디스에이블되면 상기 아이들 신호를 출력하는 제 1-2-2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  14. 제 12 항에 있어서,
    상기 제 1 단계의 상기 제 1 지연시간은 상기 제 1-2 단계의 상기 제 2 지연 시간보다 더 긴 지연시간인 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  15. 제 10 항에 있어서,
    상기 제 2 단계는
    파워 다운 종료 모드 신호가 인에이블되면 상기 아이들 신호 또는 상기 지연 아이들 신호가 인에이블되는 타이밍에 인에이블된 제어 신호를 생성하는 제 2-1 단계, 및
    상기 제어 신호가 인에이블되면 상기 DLL 클럭의 생성을 중지하는 제 2-2 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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