KR20100073620A - 반도체 메모리 장치의 동기 회로 - Google Patents

반도체 메모리 장치의 동기 회로 Download PDF

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Abstract

본 발명은 클럭을 입력받고, 테스트 퓨즈 신호에 응답하여 상기 클럭의 라이징 에지보다 빠르거나 늦은 타이밍에 하이로 천이하는 제어 클럭을 생성하는 라이징 에지 타이밍 제어부, 및 상기 제어 클럭의 라이징 에지에서 입력 데이터를 입력 받아 출력하는 데이터 클럭 동기부를 포함한다.
스큐(skew), 데이터, 클럭

Description

반도체 메모리 장치의 동기 회로{Synchronization Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 동기 회로에 관한 것이다.
일반적인 클럭 동기식 반도체 메모리 장치는 데이터를 입력 받고 출력할 때 클럭에 동기되어 동작하도록 구성된다.
따라서 클럭 동기식 반도체 메모리 장치는 데이터를 클럭에 동기시키는 동기 회로를 포함한다.
일반적인 클럭 동기 회로는 도 1에 도시된 바와 같이, 데이터 클럭 동기부(10)를 포함하며, 상기 데이터 클럭 동기부(10)는 클럭(CLK)의 라이징 에지(rising edge)에 입력 데이터(data_in)를 입력 받고, 입력 받은 상기 입력 데이터(data_in)를 출력 데이터(data_out)로서 출력하도록 구성된다.
이때, 상기 입력 데이터(data_in)가 상기 출력 데이터(data_out)로서 정상으로 출력되려면, 상기 클럭(CLK)의 라이징 에지가 상기 입력 데이터(data_in)의 중심에 맞추어져야 한다.
하지만, 상기 입력 데이터(data_in) 또는 상기 클럭(CLK)에 스큐(skew)가 발생하여 상기 입력 데이터(data_in)의 중심에서 상기 클럭(CLK)의 라이징 에지가 벗어나게 되면, 비정상적인 상기 출력 데이터(data_out)가 출력되는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 입력 데이터 또는 클럭에 스큐(skew)가 발생하더라도 입력 데이터를 출력 데이터로서 정상적으로 출력할 수 있는 반도체 메모리 장치의 동기 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동기 회로는 클럭을 입력받고, 테스트 퓨즈 신호에 응답하여 상기 클럭의 라이징 에지보다 빠르거나 늦은 타이밍에 하이로 천이하는 제어 클럭을 생성하는 라이징 에지 타이밍 제어부, 및 상기 제어 클럭의 라이징 에지에서 입력 데이터를 입력 받아 출력하는 데이터 클럭 동기부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 동기 회로는 입력 데이터 또는 클럭의 스큐와는 무관하게 입력 데이터의 중심(center; data eye)에 클럭의 라이징 에지를 동기시켜 출력 데이터를 생성함으로, 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동기 회로는 도 2에 도시된 바와 같이, 라이징 에지 타이밍 제어부(100), 및 데이터 클럭 동기부(200)를 포함한다.
상기 라이징 에지 타이밍 제어부(100)는 클럭(CLK)을 입력 받고 테스트 퓨즈 신호(test_fuse)에 응답하여 상기 클럭(CLK)의 라이징 에지(rising edge)보다 빠르거나 늦은 타이밍에 하이로 천이하는 제어 클럭(CLK_ctrl)을 생성한다. 예를 들어, 상기 라이징 에지 타이밍 제어부(100)는 상기 테스트 퓨즈 신호(test_fuse)가 디스에이블이면 상기 클럭(CLK)의 라이징 에지보다 빠른 타이밍에 하이로 천이하는 상기 제어 클럭(CLK_ctrl)을 생성한다. 또한 상기 라이징 에지 타이밍 제어부(100)는 상기 테스트 퓨즈 신호(test_fuse)가 인에이블이면 상기 클럭의 라이징 에지보다 늦은 타이밍에 하이로 천이하는 상기 제어 클럭(CLK_ctrl)을 생성한다. 이때, 상기 테스트 퓨즈 신호(test_fuse)는 테스트시 임의로 그 레벨을 결정할 수 있는 신호이고, 테스트가 아닐 경우에는 퓨즈의 커팅 여부로 그 레벨을 결정할 수 있는 신호이다.
상기 데이터 클럭 동기부(200)는 상기 제어 클럭(CLK_ctrl)의 라이징 에지에서 입력 데이터(data_in)를 입력 받고, 상기 입력 데이터(data_in)를 출력 데이터(data_out)로서 출력한다.
상기 라이징 에지 타이밍 제어부(100)는 도 3에 도시된 바와 같이, 제 1 타이밍 제어부(110), 제 2 타이밍 제어부(120), 및 멀티 플렉서(130)를 포함한다.
상기 제 1 타이밍 제어부(110)는 상기 테스트 퓨즈 신호(test_fuse)가 로우 레벨로 디스에이블이면 상기 클럭(CLK)의 라이징 에지보다 빠른 타이밍에 하이로 천이하는 패스트 클럭(CLK_f)을 생성한다.
상기 제 2 타이밍 제어부(120)는 상기 테스트 퓨즈 신호(test_fuse)가 하이 레벨로 인에이블이면 상기 클럭(CLK)의 라이징 에지보다 늦은 타이밍에 하이로 천이하는 슬로우 클럭(CLK_s)을 생성한다.
상기 멀티 플렉서(130)는 상기 테스트 퓨즈 신호(test_fuse)가 디스에이블이면 상기 패스트 클럭(CLK_f)을 상기 제어 클럭(CLK_ctrl)으로서 출력하고, 상기 테스트 퓨즈 신호(test_fuse)가 인에이블이면 상기 슬로우 클럭(CLK_s)을 상기 제어 클럭(CLK_ctrl)으로서 출력한다.
상기 제 1 타이밍 제어부(110)는 도 4에 도시된 바와 같이, 제 1 지연부(dalay11), 제 1 노어 게이트(NOR11), 제 2 노어 게이트(NOR12), 및 인버터(IV11)를 포함한다. 상기 제 1 지연부(delay11)는 상기 클럭(CLK)을 입력 받는다. 상기 제 1 노어 게이트(NOR11)는 상기 제 1 지연부(delay11)의 출력 신호와 상기 테스트 퓨즈 신호(test_fuse)를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 클럭(CLK)과 상기 제 1 노어 게이트(NOR12)의 출력 신호를 입력 받는다. 상기 인버터(IV11)는 상기 제 2 노어 게이트(NOR12)의 출력 신호를 반전시켜 상기 패스트 클럭(CLK_f)으로서 출력한다.
상기 제 2 타이밍 제어부(120)는 도 5에 도시된 바와 같이, 제 2 지연부(delay12), 제 1 낸드 게이트(ND11), 및 제 2 낸드 게이트(ND12)를 포함한다. 상기 제 2 지연부(delay12)는 상기 클럭(CLK)을 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 제 2 지연부(delay12)의 출력 신호와 상기 테스트 퓨즈 신호(test_fuse)를 입력 받는다, 상기 제 2 낸드 게이트(ND12)는 상기 클럭(CLK)과 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 슬로우 클럭(CLK_s)을 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동기 회로의 동작을 도 6을 참조하여 설명하면 다음과 같다.
먼저, 클럭(CLK)의 라이징 에지보다 빠른 타이밍에 하이로 천이하는 제어 클럭(CLK_ctrl)을 생성하는 과정을 설명한다. 이때, 테스트 퓨즈 신호(test_fuse)는 로우 레벨로 디스에이블된다.
상기 테스트 퓨즈 신호(test_fuse)가 로우 레벨이면 상기 클럭(CLK)은 제 1 지연부(delay11), 및 제 1 노어 게이트(NOR11)를 통해 지연되고 반전되어 도 6의 node A에 도시된 타이밍의 클럭이 된다.
상기 node A의 레벨과 상기 클럭(CLK)은 제 2 노어 게이트(NOR12), 및 인버터(IV11)를 통해 오어(OR) 연산되어(즉, 상기 node A의 레벨과 상기 클럭(CLK)이 모두 로우 레벨인 구간에서만 로우 구간을 갖는) 패스트 클럭(CLK_f)으로서 출력된다.
상기 클럭(CLK)과 상기 패스트 클럭(CLK_f)의 라이징 에지를 비교해보면, 상기 패스트 클럭(CLK_f)의 라이징 에지가 상기 클럭(CLK)보다 (1)만큼 빠른 타이밍에 하이로 천이하였다는 것을 알 수 있다. 이때, 상기 패스트 클럭(CLK_f)의 라이징 에지는 상기 제 1 지연부(delay11)의 지연 시간이 증가할수록 상기 클럭(CLK)의 라이징 에지와 가까워지고((1)의 거리가 짧아진다), 상기 제 1 지연부(delay11)의 지연 시간이 감소할수록 상기 클럭(CLK)의 라이징 에지와 멀어진다((1)의 거리가 길어진다).
멀티 플렉서(130)는 상기 테스트 퓨즈 신호(test_fuse)가 로우 레벨이므로, 상기 패스트 클럭(CLK_f)을 상기 제어 클럭(CLK_ctrl)으로서 출력한다.
다음, 상기 클럭(CLK)의 라이징 에지보다 늦은 타이밍에 하이로 천이하는 상기 제어 클럭(CLK_ctrl)을 생성하는 과정을 설명한다. 이때, 상기 테스트 퓨즈 신호(test_fuse)는 하이 레벨로 인에이블된다.
상기 테스트 퓨즈 신호(test_fuse)가 하이 레벨이면 상기 클럭(CLK)은 제 2 지연부(delay12), 및 제 1 낸드 게이트(ND11)를 통해 지연되고 반전되어 도 6의 node B에 도시된 타이밍의 클럭이 된다.
상기 node B의 레벨과 상기 클럭(CLK)은 상기 제 2 낸드 게이트(ND12)를 통해 낸드(NAND) 연산되어(즉, 상기 node B의 레벨과 상기 클럭(CLK)이 모두 로우 레벨인 구간에서만 하이 구간을 갖는) 슬로우 클럭(CLK_s)이 출력된다.
상기 클럭(CLK)과 상기 슬로우 클럭(CLK_s)의 라이징 에지를 비교해보면, 상기 슬로우 클럭(CLK_s)의 라이징 에지가 상기 클럭(CLK)보다 (2)만큼 느린 타이밍에 하이로 천이하였다는 것을 알 수 있다. 이때, 상기 슬로우 클럭(CLK_s)의 라이징 에지는 상기 제 2 지연부(delay12)의 지연시간이 증가할수록 상기 클럭(CLK)의 라이징 에지와 멀어지고((2)의 거리가 길어진다), 상기 제 2 지연부(delay12)의 지연시간이 감소할수록 상기 클럭(CLK)의 라이징 에지와 가까워진다((2)의 거리가 짧아진다).
상기 멀티 플렉서(130)는 상기 테스트 퓨즈 신호(test_fuse)가 하이 레벨이므로, 상기 슬로우 클럭(CLK_s)을 상기 제어 클럭(CLK_ctrl)으로서 출력한다.
데이터 클럭 동기부(10)는 상기 제어 클럭(CLK_ctrl)의 라이징 에지에 입력 데이터(data_in)를 입력 받고, 입력 받은 상기 입력 데이터(data_in)를 출력 데이터(data_out)로서 출력한다.
이와 같은 본 발명에 따른 반도체 메모리 장치의 동기 회로는 테스트시 테스트 퓨즈 신호를 통해 클럭의 라이징 에지 타이밍을 제어하여 입력 데이터의 중심(center)에 클럭의 라이징 에지를 맞추고, 테스트가 끝나면 퓨즈의 커팅여부에 따라 테스트 결과를 적용하여 테스트 퓨즈 신호의 레벨을 결정함으로써, 테스트가 끝난 이후에도 클럭의 라이징 에지 타이밍을 입력 데이터의 중심에 맞출 수 있다. 따라서, 본 발명에 따른 반도체 메모리 장치의 동기 회로는 반도체 메모리 장치의 동작 신뢰도 향상에 기여한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 동기 회로의 구성도,
도 2은 본 발명의 실시예에 따른 반도체 메모리 장치의 동기 회로의 구성도,
도 3은 도 2의 라이징 에지 타이밍 제어부의 구성도,
도 4는 도 3의 제 1 타이밍 제어부의 상세 구성도,
도 5는 도 3의 제 2 타이밍 제어부의 상세 구성도,
도 6은 도 2의 라이징 에지 타이밍 제어부의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 라이징 에지 타이밍 제어부 200: 데이터 클럭 동기부

Claims (4)

  1. 클럭을 입력받고, 테스트 퓨즈 신호에 응답하여 상기 클럭의 라이징 에지보다 빠르거나 늦은 타이밍에 하이로 천이하는 제어 클럭을 생성하는 라이징 에지 타이밍 제어부; 및
    상기 제어 클럭의 라이징 에지에서 입력 데이터를 입력 받아 출력하는 데이터 클럭 동기부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 회로.
  2. 제 1 항에 있어서,
    상기 라이징 에지 타이밍 제어부는
    상기 테스트 퓨즈 신호가 디스에이블이면 상기 클럭의 라이징 에지보다 빠른 타이밍에 하이로 천이하는 상기 제어 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동기 회로.
  3. 제 2 항에 있어서,
    상기 라이징 에지 타이밍 제어부는
    상기 테스트 퓨즈 신호가 인에이블이면 상기 클럭의 라이징 에지보다 늦은 타이밍에 하이로 천이하는 상기 제어 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동기 회로.
  4. 제 3 항에 있어서,
    상기 라이징 에지 타이밍 제어부는
    상기 테스트 퓨즈 신호가 디스에이블이면 상기 클럭의 라이징 에지보다 빠른 타이밍에 하이로 천이하는 패스트 클럭을 생성하는 제 1 타이밍 제어부,
    상기 테스트 퓨즈 신호가 인에이블이면 상기 클럭의 라이징 에지보다 늦은 타이밍에 하이로 천이하는 슬로우 클럭을 생성하는 제 2 타이밍 제어부, 및
    상기 테스트 퓨즈 신호가 디스에이블이면 상기 패스트 클럭을 상기 제어 클럭으로서 출력하고, 상기 테스트 퓨즈 신호가 인에이블이면 상기 슬로우 클럭을 상기 제어 클럭으로서 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동기 회로.
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