KR20090071893A - 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법 - Google Patents

반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브 신호를 이용하여 데이터를 래치하여 출력하는 데이터 래치부; 상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하여 데이터 출력 제어신호를 활성화시키는 데이터 출력 제어부; 및 상기 활성화된 데이터 출력 제어신호에 응답하여 상기 데이터 래치부에서 출력된 데이터를 정해진 시간만큼 지연시켜 출력하는 데이터 지연부를 구비한다.
Figure P1020070139830
데이터 스트로브 신호, 셋업, 홀드, 지연

Description

반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법{DATA INPUT CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 블록도이다.
종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로는 도 1에 도시된 바와 같이, 입력 버퍼(10) 및 데이터 래치부(20)를 구비한다.
상기 입력 버퍼(10)는 데이터(DATA_IN)를 입력 받아 버퍼링하여 출력한다.
상기 데이터 래치부(20)는 복수개의 래치를 구비하며, 상기 입력 버퍼(10)에서 출력된 데이터를 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)와 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 출력한다.
상기 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)는 반도체 메모리 장치 외부에서 입력된 데이터 스트로브 신호(DQS)의 상승 엣지에 동기 되도록 반도체 메 모리 장치의 내부에서 생성된 펄스 신호이다. 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)는 상기 데이터 스트로브 신호(DQS)의 하강 엣지에 동기 되도록 반도체 메모리 장치의 내부에서 생성된 펄스 신호이다.
도 2는 데이터 스트로브 신호(DQS)의 정상 입력 조건에서의 데이터 입력 회로의 동작 타이밍도이다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
외부의 라이트 명령(WT) 이후에 데이터(DATA_IN)가 입력된다.
입력된 데이터(DATA_IN) 들이 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 차례로 시프트된다.
상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)가 두 번 발생할 때마다 상기 데이터 클럭 신호(DCLK)가 발생된다. 상기 데이터 클럭 신호(DCLK)는 상기 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0) 들을 메모리 셀에 기록하기 위한 신호이다.
상기 데이터(DATA_IN)가 입력되고 2tCK 이후에 상기 데이터 클럭 신호(DCLK)에 의해 내부 라이트 동작이 이루어진다. 상기 tCK는 외부 클럭 신호(CLK)의 한 주기 시간을 의미한다.
상기 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)들에 대한 데이터 클럭 신호(DCLK)의 셋업 타임이 tSETUP이고, 홀드 타임이 tHOLD이다.
상술한 종래 기술의 동작은 데이터 스트로브 신호(DQS)의 정상 입력 조건에 서의 동작이므로 상기 셋업 타임(tSETUP)과 홀드 타임(tHOLD)이 충분히 확보되어 데이터 기록이 정상적으로 이루어진다.
그러나 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK)의 상승 엣지에 대비하여 늦게 입력되는 경우 셋업 타임(tSETUP)이 줄어들게 되고, 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK)의 상승 엣지에 대비하여 빠르게 입력되는 경우 홀드 타임(tHOLD)이 줄어들게 된다. 이와 같은 경우 데이터 기록 동작의 안정성이 저하될 수 있으며, 특히 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK)의 상승 엣지에 대비하여 빠르게 입력되는 경우 데이터 기록 동작의 안정성 저하가 더욱 심화될 수 있다.
도 3은 데이터 스트로브 신호(DQS)가 정상에 비해 빠르게 입력된 조건에서의 데이터 입력 회로의 동작 타이밍도이다.
상기 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK) 대비 빠르게 즉, -0.35tCK로 입력된 경우, 셋업 타임(tSETUP) 및 홀드 타임(tHOLD)이 0.45tCK 만 남게 되고, 그 중에서 홀드 타임(tHOLD)은 0.1tCK만 남게 된다.
실장 시스템에서 반도체 메모리 모듈은 통상적으로 셋업 타임(tSETUP)과 홀드 타임(tHOLD) 양측에 대해 최소한의 마진을 갖는 데이터 스트로브 신호(DQS)에 따라 동작해야 하는 경우가 많다.
이와 같이 종래의 기술에 따른 반도체 메모리 장치의 입력 회로는 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK) 대비 빠르게 입력될수록 데이터 기록 오류의 발생확률이 높아지게 되는 문제가 있다.
본 발명은 데이터 스트로브 신호(DQS)의 입력 타이밍 변화에 대응하여 데이터 입력 오류를 방지할 수 있도록 한 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브 신호를 이용하여 데이터를 래치하여 출력하는 데이터 래치부; 상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하여 데이터 출력 제어신호를 활성화시키는 데이터 출력 제어부; 및 상기 활성화된 데이터 출력 제어신호에 응답하여 상기 데이터 래치부에서 출력된 데이터를 정해진 시간만큼 지연시켜 출력하는 데이터 지연부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 제어 방법은 순차적으로 입력되는 데이터를 데이터 스트로브 신호를 이용하여 병렬로 정렬시키는 단계; 상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하는 단계; 및 상기 판단 결과에 따라 상기 정렬된 병렬 데이터를 지연시켜 출력하는 단계를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법은 데이터 스트로브 신호(DQS)의 입력 타이밍 변화에 대응하여 데이터 입력 오류를 방 지할 수 있으므로 반도체 메모리 장치의 성능을 개선할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 블록도이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로(100)는 데이터 버퍼(110), 데이터 래치부(200), 클럭 버퍼(300), 데이터 출력 제어부(400) 및 데이터 지연부(500)를 구비한다.
상기 데이터 버퍼(110)는 데이터(DATA_IN)를 입력 받고 버퍼링하여 출력하도록 구성된다.
상기 데이터 래치부(200)는 제 1 내지 제 7 래치부(210 ~ 270)를 구비한다. 상기 데이터 래치부(200)는 상기 데이터 버퍼(110)에서 출력된 데이터를 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)와 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 출력하도록 구성된다. 상기 제 1 래치부(210)는 상기 데이터 버퍼(110)의 출력 신호를 상기 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)에 따라 래치하여 출력하도록 구성된다. 상기 제 2 래치부(220)는 상기 제 1 래치부(210)의 출력 신호를 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_R1)를 출력하도록 구성된다. 상기 제 3 래치부(230)는 상기 데이터 버 퍼(110)의 출력신호를 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_F1)출력하도록 구성된다. 상기 제 4 래치부(240)는 상기 정렬 데이터(ALGN_R1)를 상기 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)에 따라 래치하여 출력하도록 구성된다. 상기 제 5 래치부(250)는 상기 정렬 데이터(ALGN_F1)를 상기 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)에 따라 래치하여 출력하도록 구성된다. 상기 제 6 래치부(260)는 상기 제 4 래치부(240)의 출력 신호를 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_R0)를 출력하도록 구성된다. 상기 제 7 래치부(270)는 상기 제 5 래치부(250)의 출력 신호를 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 래치하여 정렬 데이터(ALGN_F0)를 출력하도록 구성된다.
상기 제 1 데이터 스트로브 신호 동기 펄스(DQSRP4)는 반도체 메모리 장치 외부에서 입력된 데이터 스트로브 신호(DQS)의 상승 엣지에 동기 되도록 반도체 메모리 장치의 내부에서 생성된 펄스 신호이다. 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)는 상기 데이터 스트로브 신호(DQS)의 하강 엣지에 동기 되도록 반도체 메모리 장치의 내부에서 생성된 펄스 신호이다.
상기 클럭 버퍼(300)는 외부 클럭 신호(CLK)을 버퍼링하여 내부 클럭 신호(CLK_INT)를 출력하도록 구성된다.
상기 데이터 출력 제어부(400)는 데이터 스트로브 신호(DQS)의 위상이 외부 클럭 신호(CLK)의 위상에 비해 앞서는 것을 판단하기 위한 구성이다.
상기 데이터 스트로브 신호(DQS)와 외부 클럭 신호(CLK)는 반도체 메모리 장 치 외부에서 입력된 신호이다. 따라서 데이터 출력 제어부(400)는 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)와 내부 클럭 신호(CLK_INT)를 이용하여 데이터 스트로브 신호(DQS)의 위상이 외부 클럭 신호(CLK)의 위상에 비해 앞서는 것을 판단하여 데이터 출력 제어신호(TDQSSMINFLAG)를 생성하도록 구성된다.
상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)는 상기 데이터 스트로브 신호(DQS)의 하강 엣지에 동기된 신호이며, 상기 내부 클럭 신호(CLK_INT)는 상기 외부 클럭 신호(CLK)를 상기 클럭 버퍼(300)에서 버퍼링한 신호이다.
상기 데이터 지연부(500)는 제 1 내지 제 4 지연부(510 ~ 540)를 구비한다. 상기 데이터 지연부(500)는 상기 데이터 출력 제어신호(TDQSSMINFLAG)에 따라 상기 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 정해진 시간만큼 지연시켜 출력하도록 구성된다. 상기 데이터 지연부(500)는 상기 데이터 출력 제어신호(TDQSSMINFLAG)가 비활성화되면 상기 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 그대로 출력하고, 상기 데이터 출력 제어신호(TDQSSMINFLAG)가 활성화되면 상기 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 상기 정해진 시간만큼 지연시켜 출력하도록 구성된다.
도 5는 도 4의 데이터 출력 제어부(400)의 회로도이다.
상기 데이터 출력 제어부(400)는 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지 바로 이전에 상기 내부 클럭 신호(CLK_INT)가 하이 레벨인 경우 상기 데이터 출력 제어신호(TDQSSMINFLAG)를 하이 레벨로 활성화시키도록 구성된다.
도 5에 도시된 바와 같이, 상기 데이터 출력 제어부(400)는 인버터(IV1), 제 1 및 제 2 패스 게이트(PG1, PG2) 및 제 1 및 제 2 래치(LT1, LT2)를 구비한다. 상기 제 1 인버터(IV1)는 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)를 입력 받는다. 상기 제 1 패스 게이트(PG1)는 입력단에 내부 클럭 신호(CLK_INT)를 입력받고 제 1 제어단에 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)를 입력받으며, 제 2 제어단에 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 상기 제 1 래치(LT1)는 상기 제 1 패스 게이트(PG1)의 출력 신호를 입력 받는다. 상기 제 2 패스 게이트(PG2)는 입력단에 상기 제 1 래치(LT1)의 출력 신호를 입력 받고 제 1 제어단에 상기 제 1 인버터(IV1)의 출력 신호를 입력받으며 제 2 제어단에 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)를 입력받는다. 상기 제 2 래치(LT2)는 상기 제 2 패스 게이트(PG2)의 출력 신호를 입력 받아 상기 데이터 출력 제어신호(TDQSSMINFLAG)를 출력한다.
도 6은 도 4의 제 1 지연부(510)의 회로도이다. 상기 제 1 내지 제 4 지연부(510 ~ 540)는 동일하게 구성되므로 제 1 지연부(510)의 구성설명으로 제 2 내지 제 4 지연부(520 ~ 540)의 구성설명을 대체하기로 한다.
도 6에 도시된 바와 같이, 제 1 지연부(510)는 지연 회로(511) 및 선택 회로(512)를 구비한다. 상기 지연 회로(511)는 정렬 데이터(ALGN_R1)를 입력 받는 지연소자 어레이로 이루어진다. 상기 선택 회로(512)는 제 2 인버터(IV2) 및 제 3 및 제 4 패스 게이트(PG3, PG4)를 구비한다. 상기 제 2 인버터(IV2)는 상기 데이터 출력 제어신호(TDQSSMINFLAG)를 입력 받는다. 상기 제 3 패스 게이트(PG3)는 입력단 에 상기 정렬 데이터(ALGN_R1)를 입력받고 제 1 제어단에 상기 데이터 출력 제어신호(TDQSSMINFLAG)를 입력받으며 제 2 제어단에 상기 제 2 인버터(IV2)의 출력 신호를 입력받는다. 상기 제 4 패스 게이트(PG4)는 입력단에 상기 지연 회로(511)의 출력 신호를 입력받고 제 1 제어단에 상기 제 2 인버터(IV2)의 출력 신호를 입력받으며 제 2 제어단에 상기 데이터 출력 제어신호(TDQSSMINFLAG)를 입력받는다. 상기 제 3 패스 게이트(PG3)와 제 4 패스 게이트(PG4)의 출력단(ALGN_R1D)이 공통 연결된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 제어 방법을 도 7 내지 도 9를 참조하여 설명하면 다음과 같다.
도 7은 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK) 대비 0.25tCK 늦게 입력된 조건에서의 데이터 입력 회로의 동작 타이밍도, 도 8은 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK) 대비 0.25tCK 빠르게 입력된 조건에서의 데이터 입력 회로의 동작 타이밍도이고, 도 9는 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK) 대비 0.35tCK 빠르게 입력된 조건에서의 데이터 입력 회로의 동작 타이밍도이다.
외부의 라이트 명령(WT) 이후에 데이터(DATA_IN)가 입력된다.
입력된 데이터(DATA_IN) 들이 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)에 따라 차례로 시프트된다.
상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)가 두 번 발생할 때마다 상기 데이터 클럭 신호(DCLK)가 발생된다. 상기 데이터 클럭 신호(DCLK)는 상기 정 렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0) 들을 메모리 셀에 기록하기 위한 신호이다.
상기 데이터(DATA_IN)가 입력되고 2tCK 이후에 상기 데이터 클럭 신호(DCLK)에 의해 내부 라이트 동작이 이루어진다. 상기 tCK는 외부 클럭 신호(CLK)의 한 주기 시간을 의미한다.
도 7의 경우 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)가 로우 레벨이다. 즉, 데이터 스트로브 신호(DQS)의 위상이 외부 클럭 신호(CLK)의 위상이 비해 뒤쳐져 있다는 것을 의미한다.
따라서 상기 도 5의 데이터 출력 제어부(400)는 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)를 래치하여 데이터 출력 제어신호(TDQSSMINFLAG)를 로우 레벨로 비활성화시켜 출력한다.
상기 데이터 출력 제어신호(TDQSSMINFLAG)가 비활성화되었으므로 도 6의 제 1 지연부(510)는 지연 회로(511)를 경유하지 않은 정렬 데이터(ALGN_R1)를 선택하여 출력하고, 제 2 내지 제 4 지연부(520 ~ 540) 또한 지연 회로(511)를 경유하지 않은 정렬 데이터(ALGN_R0, ALGN_F1, ALGN_F0)를 선택하여 출력한다.
도 7에 도시된 바와 같이, 데이터 래치부(200)에서 출력된 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)와 지연부(500)에서 출력된 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)는 동일한 타이밍을 갖게 된다. 지연부(500) 내부의 소자의 신호처리 지연시간은 무시할 수 있는 수준이다.
상기 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)에 대한 데이터 클럭 신호(DCLK)의 홀드 타임(tHOLD)이 충분히 확보되어 정상적인 데이터 기록이 이루어질 수 있다.
한편, 도 8의 경우 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)가 하이 레벨이다. 즉, 데이터 스트로브 신호(DQS)의 위상이 외부 클럭 신호(CLK)의 위상에 비해 앞서 있다는 것을 의미한다.
따라서 상기 도 5의 데이터 출력 제어부(400)는 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)를 래치하여 데이터 출력 제어신호(TDQSSMINFLAG)를 하이 레벨로 활성화시켜 출력한다.
상기 데이터 출력 제어신호(TDQSSMINFLAG)가 활성화되었으므로 도 6의 제 1 지연부(510)는 지연 회로(511)를 경유하여 지연된 정렬 데이터(ALGN_R1)를 선택하여 출력하고, 제 2 내지 제 4 지연부(520 ~ 540) 또한 지연 회로(511)를 경유하여 지연된 정렬 데이터(ALGN_R0, ALGN_F1, ALGN_F0)를 선택하여 출력한다.
도 8에 도시된 바와 같이, 지연부(500)에서 출력된 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)는 데이터 래치부(200)에서 출력된 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)에 비해 도 6의 지연 회로(511)의 지연 시간만큼 지연된다.
이때 기존 방식에 따라 데이터 래치부(200)에서 출력된 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 사용할 경우, 데이터 클럭 신호(DCLK)의 홀드 타임(tHOLD)이 매우 작아져서 정상적인 데이터 기록이 어려울 수 있다. 그러나 본 발명은 상기 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)를 사용하므 로 기존 방식에 비해 데이터 클럭 신호(DCLK)의 홀드 타임(tHOLD)이 충분히 증가되어 정상적인 데이터 기록이 가능하다.
한편, 도 9의 경우 도 8에 비해 데이터 스트로브 신호(DQS)의 입력 타이밍이 0.1tCK 빨라졌으므로 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)가 하이 레벨이다. 즉, 도 8과 비교하였을 때 데이터 스트로브 신호(DQS)의 위상이 외부 클럭 신호(CLK)의 위상에 비해 더욱 앞서 있다는 것을 의미한다.
따라서 상기 도 5의 데이터 출력 제어부(400)는 상기 제 2 데이터 스트로브 신호 동기 펄스(DQSFP4)의 상승 엣지에서 상기 내부 클럭 신호(CLK_INT)를 래치하여 데이터 출력 제어신호(TDQSSMINFLAG)를 하이 레벨로 활성화시켜 출력한다.
상기 데이터 출력 제어신호(TDQSSMINFLAG)가 활성화되었으므로 도 6의 제 1 지연부(510)는 지연 회로(511)를 경유하여 지연된 정렬 데이터(ALGN_R1)를 선택하여 출력하고, 제 2 내지 제 4 지연부(520 ~ 540) 또한 지연 회로(511)를 경유하여 지연된 정렬 데이터(ALGN_R0, ALGN_F1, ALGN_F0)를 선택하여 출력한다.
도 9에 도시된 바와 같이, 지연부(500)에서 출력된 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)는 데이터 래치부(200)에서 출력된 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)에 비해 도 6의 지연 회로(511)의 지연 시간만큼 지연된다.
이때 기존 방식에 따라 데이터 래치부(200)에서 출력된 정렬 데이터(ALGN_R1, ALGN_R0, ALGN_F1, ALGN_F0)를 사용할 경우, 데이터 클럭 신호(DCLK) 의 홀드 타임(tHOLD)이 도 8의 경우에 비해서 더욱 작아져서 데이터 기록 자체가 불가능할 수 있다. 그러나 본 발명은 상기 데이터(ALGN_R1D, ALGN_R0D, ALGN_F1D, ALGN_F0D)를 사용하므로 기존 방식에 비해 데이터 클럭 신호(DCLK)의 홀드 타임(tHOLD)이 충분히 증가되어 정상적인 데이터 기록이 가능하다.
상술한 바와 같이, 본 발명은 데이터 스트로브 신호(DQS)가 외부 클럭 신호(CLK)에 대비하여 빨리 입력되는 것을 감지하고 그에 따라 데이터를 지연시켜 출력함으로써, 상기 데이터에 대한 데이터 클럭 신호(DCLK)의 홀드 타임을 충분히 확보하도록 하였다. 따라서 데이터 스트로브 신호(DQS)의 발생 타이밍이 변하여도 안정적인 데이터 기록이 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 블록도,
도 2 내지 도 3은 종래의 기술에 따른 데이터 입력 회로의 동작 타이밍도,
도 3은 데이터 스트로브 신호(DQS)가 정상에 비해 빠르게 입력된 조건에서의 종래의 기술에 따른 데이터 입력 회로의 동작 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로의 블록도,
도 5는 도 4의 데이터 출력 제어부의 회로도,
도 6은 도 4의 제 1 지연부의 회로도,
도 7 내지 도 9는 본 발명에 따른 데이터 입력 회로의 동작 타이밍도이다
< 도면의 주요 부분에 대한 부호의 설명 >
100: 데이터 버퍼 200: 데이터 래치부
300: 클럭 버퍼 400: 데이터 출력 제어부
500: 데이터 지연부

Claims (14)

  1. 데이터 스트로브 신호를 이용하여 데이터를 래치하여 출력하는 데이터 래치부;
    상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하여 데이터 출력 제어신호를 활성화시키는 데이터 출력 제어부; 및
    상기 활성화된 데이터 출력 제어신호에 응답하여 상기 데이터 래치부에서 출력된 데이터를 정해진 시간만큼 지연시켜 출력하는 데이터 지연부를 구비하는 반도체 메모리 장치의 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 데이터 래치부는
    순차적으로 입력되는 데이터를 상기 데이터 스트로브 신호의 상승 엣지에 동기되는 신호와 하강 엣지에 동기되는 신호를 선택적으로 이용하여 래치하고 병렬 데이터로 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제 2 항에 있어서,
    상기 데이터 출력 제어부는
    상기 데이터 스트로브 신호의 하강 엣지에 동기되는 신호와 상승 엣지에 동 기되는 신호 중에서 데이터 래치부에서 상기 병렬 데이터를 출력하기 위해 사용되는 신호와 상기 클럭 신호를 이용하여 상기 데이터 스트로브 신호의 위상차를 판단하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  4. 제 3 항에 있어서,
    상기 데이터 출력 제어부는
    상기 데이터 스트로브 신호의 하강 엣지에 동기되는 신호의 상승 엣지에서 상기 클럭 신호를 래치하여 상기 데이터 출력 제어신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제 1 항에 있어서,
    상기 데이터 출력 제어부는
    상기 데이터 스트로브 신호의 위상이 상기 클럭 신호의 위상에 비해 앞서면 상기 데이터 출력 제어신호를 활성화시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제 4 항에 있어서,
    상기 데이터 출력 제어부는
    상기 데이터 스트로브 신호의 하강 엣지에 동기되는 신호에 따라 상기 클럭 신호를 통과시키는 제 1 전달 소자,
    상기 제 1 전달 소자의 출력 신호를 저장하는 제 1 저장 소자,
    상기 데이터 스트로브 신호의 하강 엣지에 동기되는 신호에 따라 상기 제 1 전달 소자와 반대 논리로 동작하여 상기 제 1 저장 소자의 출력 신호를 통과시키는 제 2 전달 소자, 및
    상기 제 2 전달 소자의 출력 신호를 저장하는 제 2 저장 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  7. 제 3 항에 있어서,
    상기 데이터 지연부는
    상기 데이터 래치부에서 출력되는 병렬 데이터 각각을 상기 활성화된 데이터 출력 제어신호에 응답하여 상기 정해진 시간만큼 지연시키기 위한 복수개의 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 제 5 항에 있어서,
    상기 복수개의 지연부는
    상기 병렬 데이터를 입력 받는 지연 소자,
    상기 데이터 출력 제어신호에 따라 상기 병렬 데이터를 통과시키는 제 1 전달 소자, 및
    상기 데이터 출력 제어신호에 따라 상기 제 1 전달 소자와 반대 논리로 동작하여 상기 지연 소자의 출력 신호를 통과시키는 제 2 전달 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  9. 순차적으로 입력되는 데이터를 데이터 스트로브 신호를 이용하여 병렬로 정렬시키는 단계;
    상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하는 단계; 및
    상기 판단 결과에 따라 상기 정렬된 병렬 데이터를 지연시켜 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
  10. 제 9 항에 있어서,
    상기 순차적으로 입력되는 데이터를 데이터 스트로브 신호를 이용하여 병렬로 정렬시키는 단계는
    상기 순차적으로 입력되는 데이터를 상기 데이터 스트로브 신호의 상승 엣지에 동기된 신호와 하강 엣지에 동기된 신호에 따라 복수회 래치하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
  11. 제 9 항에 있어서,
    상기 판단 결과에 따라 상기 정렬된 병렬 데이터를 지연시켜 출력하는 단계는
    상기 데이터 스트로브 신호의 위상이 상기 클럭 신호에 비해 앞서면 상기 정 렬된 병렬 데이터를 지연시켜 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
  12. 제 10 항에 있어서,
    상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하는 단계는
    상기 데이터 스트로브 신호의 상승 엣지에 동기된 신호와 하강 엣지에 동기된 신호 중에서 상기 병렬 데이터를 출력하는데 사용되는 신호와 상기 클럭 신호의 위상차를 판단하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
  13. 제 12 항에 있어서,
    상기 데이터 스트로브 신호와 클럭 신호의 위상차를 판단하는 단계는
    상기 데이터 스트로브 신호의 상승 엣지에 동기된 신호와 하강 엣지에 동기된 신호 중에서 상기 병렬 데이터를 출력하는데 사용되는 신호의 상승 엣지에서의 상기 클럭 신호의 레벨에 따라 이루어짐을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
  14. 제 13 항에 있어서,
    상기 클럭 신호는 외부 클럭 신호를 버퍼링하여 생성한 내부 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로의 제어 방법.
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