TWI493566B - 資料儲存裝置、儲存媒體控制器與控制方法 - Google Patents
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Description
本發明係有關於資料儲存裝置、儲存媒體控制器與控制方法。
高數據率的儲存媒體(例如,雙倍數據率同步動態隨機存取記憶體,DDR)之讀寫除了用到時脈信號(如DDR之CK信號)以及資料信號(如DDR之DQ信號)之外,通常更可參考一資料觸發信號(如DDR之DQS信號)。其中,上述CK信號可以是差動形式的CK、CK#信號;上述DQS信號可以是差動形式的DQS、DQS#信號。
第1圖圖解一儲存媒體的一寫入操作所應用到的信號之波形,包括:時脈信號CK、資料觸發信號DQS以及資料信號DQ。根據上述時脈信號CK以及資料觸發信號DQS之同步觸發點Ts,資料信號DQ上的資料被擷取且寫入該儲存媒體。
然而,隨著數據率提升,主機板上的時脈信號CK以及資料觸發信號DQS之引線間長度差距會嚴重影響兩信號之同步。特別是,當時脈信號CK以及資料觸發信號DQS間觀測到的同步觸發點非確實為同步觸發事件時,將會導致非同步地輸入一儲存媒體,進而造成一寫入操作發生錯誤。
本發明針對時脈信號(CK)以及資料觸發信號(DQS)之不同步問題提出解決方案,係在一儲存媒體的一寫入操作前更設計一寫入均衡(write leveling)操作,調整時脈信號(CK)以及資料觸發信號(DQS)於儲存媒體端的不同步狀況。
根據本發明一種實施方式所實現的一種資料儲存裝置包括一儲存媒體以及一儲存媒體控制器。該儲存媒體控制器包括對該儲存媒體進行一寫入均衡操作,係具有一相位移動模組、一計數器以及一運算單元。該相位移動模組使該儲存媒體於上述寫入均衡操作下分時接收到具有不同相位位移的資料觸發信號。於該寫入均衡操作下,該儲存媒體會將該資料觸發信號與一時脈信號作比對,回傳一資料信號給該儲存媒體控制器;上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況會使回傳的該資料信號對應發生一轉態事件。所揭露之計數器係用於計數上述轉態事件。該運算單元則用於控制上述相位移動模組以及計數器。若該計數器顯示該資料觸發信號各種相位位移的變換測試僅使得該資料信號發生一次上述轉態事件,該運算單元會判定此輪相位位移變換測試的測試結果可用,並控制該相位移動模組採用該單一次轉態事件所對應的相位位移形成上述資料觸發信號。如此一來,儲存媒體所接收到的資料觸發信號係與該時脈信號同步。
以上所述之儲存媒體控制器亦屬於本發明範圍。
此外,本發明更揭露有一種儲存媒體控制方法。根據所述方法,一儲存媒體於一寫入均衡操作下分時接收到具
有不同相位位移的資料觸發信號以與一時脈信號作比對並據以輸出一資料信號。在該寫入均衡操作下,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況會導致該資料信號發生一轉態事件。所述方法更包括計數上述轉態事件。若計數統計顯示該資料觸發信號各種相位位移的變換測試中僅有一次上述轉態事件發生,所述方法可判定測試結果為有效,採用該單一次轉態事件所對應的相位位移形成上述資料觸發信號由該儲存媒體接收。如此一來,儲存媒體所接收到的資料觸發信號係與該時脈信號同步。
為使本發明之上述目的、特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖示,詳細說明如下。
第2圖圖解根據本發明一種實施方式所實現的一資料儲存裝置,包括一儲存媒體202以及一儲存媒體控制器204。
如第2圖所示,儲存媒體控制器204包括一相位移動模組206、一計數器208以及一運算單元210。儲存媒體控制器204可對儲存媒體202作一寫入均衡(write leveling)操作。
相位移動模組206使儲存媒體202於所述寫入均衡操作下,分時接收具有不同相位位移的資料觸發信號。舉例來說,相位移動模組206可調整得出資料觸發信號關於一單位時間(例如:一週期T)的所有可能相位位移量,以發送至儲存媒體202作測試。另外,本實施例中,儲存媒體202
的腳位DQS接收具有不同相位位移的資料觸發信號。特別說明的是,在本說明書中,資料觸發信號的標號同樣為DQS。當儲存媒體202接收資料觸發信號DQS與一時脈信號CK後,儲存媒體202會將資料觸發信號DQS與一時脈信號CK作比對,以回傳儲存媒體控制器204一資料信號DQ。其中,時脈信號CK為儲存媒體202的腳位CK所接收,本說明書將時脈信號同樣標號為CK;資料信號DQ為儲存媒體202的腳位DQ輸出,本說明書將資料信號同樣標號為DQ。值得一提的是,上述資料觸發信號DQS以及時脈信號CK若是同步傳遞至儲存媒體202(例如,同步發生0→1轉態),資料信號DQ會對應有一轉態事件發生(例如,資料信號DQ發生0→1轉態)。此時,儲存媒體控制器204中之計數器208會負責計數資料信號DQ的上述轉態事件。儲存媒體控制器204中之運算單元210則用於控制上述相位移動模組206以及計數器208。若計數器208顯示,關於一單位時間(例如:一週期T),資料觸發信號DQS各種相位位移的變換測試使得資料信號DQ僅發生一次上述轉態事件(0→1轉態),運算單元210可認定此輪測試結果有效。當結果為有效時,控制相位移動模組206採用該單一次轉態事件所對應的相位位移形成上述資料觸發信號DQS,使得儲存媒體202接收到的資料觸發信號DQS與時脈信號CK同步。藉由以上轉態事件計數方式,資料信號DQ上不明原因所造成的轉態事件不會被誤用來形成資料觸發信號DQS。換言之,不會有時脈信號CK以及資料觸發信號DQS之同步觸發點”非確實”的同步觸發事件的問
題發生,故所揭露之寫入均衡操作可靠度相當高。
根據一種實施方式,第3A圖以波形圖圖解所揭露之寫入均衡操作所應用到的時脈信號CK與資料觸發信號DQS_d0、DQS_d1、DQS_d2、DQS_d3…DQS_d9、DQS_d10。簡明起見,資料觸發信號DQS_d0~DQS_d10事實上是在不同時段供應(例如,對應時脈信號CK不同週期)作測試;圖中主要是幫助了解資料觸發信號DQS_d0~DQS_d10各自相對時脈信號CK的狀況。
第3A圖中所示實施方式將時脈信號CK的一週期T劃分為10份,以T/10作為資料觸發信號的相位位移單位,以產生具有不同相位位移的資料觸發信號DQS_d0…DQS_d10。資料觸發信號DQS_d0…DQS_d10係於不同時段(例如,對應時脈信號CK不同週期)輸入儲存媒體202與時脈信號CK作比較。寫入均衡操作下的儲存媒體202會將上述資料觸發信號DQS_d0…DQS_d10與時脈信號CK的同步狀況以資料信號DQ反應。若時脈信號CK與資料觸發信號DQS_d0…DQS_d10同步由0轉態為1,資料信號DQ會隨之發生0→1轉態事件。進一步來說,以圖3A的波形圖而言,上述的”同步由0轉態為1”可視為時脈信號CK與資料觸發信號DQS的上升緣(Rising edge)對齊(align)。
參閱第3A圖可知,僅有資料觸發信號DQS_d2(位移兩單位之相位2T/10)與時脈信號CK同步觸發(同步由0轉態為1)。在理想狀況下,如第3B圖所示,在一輪測試中(例如:對資料觸發信號關於一單位時間(一週期T)的所有可能
相位移DQS_d0~DQS_d10皆作過測試),資料信號DQ僅會有一次0→1轉態事件302發生,其中0→1轉態事件可視為資料信號DQ產生上升緣。然而,實際操作上-如第3C圖所示-資料信號DQ可能因為電路過於複雜或數據率過高而有不理想的0→1轉態事件304發生,導致資料信號DQ之0→1轉態事件不只發生單一次。所幸,根據本發明所揭露之計數方式,第3C圖資料信號DQ(0→1轉態事件多於一次,包括302與304)將使得相關測試不被採納。僅第3B圖所述之資料信號DQ會被視為有效測試結果。第3B圖標號302所對應的兩單位量的相位位移(產生資料觸發信號DQS_d2)會被採用。如此一來,儲存媒體202接收到的資料觸發信號(DQS_d2)係與時脈信號CK同步。整理之,在一輪測試中(對DQS_d0~DQS_d10皆作過測試),若得到的測試結果為多個轉態事件時,此輪測試結果將不被採用,而再進行另一輪測試,直到測試結果僅包含一個轉態事件為止。
待裝置由寫入均衡操作切換至一寫入操作後,資料信號DQ改用來傳送資料給儲存媒體202。儲存媒體202將由同步之時脈信號CK與資料觸發信號DQS_d2獲得準確的資料擷取觸發,據以準確載入資料信號DQ上的資料。更進一步來說,為了確保儲存媒體202能正確地被寫入資料,在進行正式的寫入操作前,會先進行寫入均衡操作來做測試。一般來說,上述的寫入均衡操作會於系統開機初始化的過程中進行。
在一種實施方式中,儲存媒體202係為動態隨機存取
記憶體,例如,雙倍數據率同步動態隨機存取記憶體(DDR),特別是DDR3。
在一種實施方式中,儲存媒體202係為快閃記憶體,例如,非及閘快閃記憶體(NAND Flash)。
在一種實施方式中,上述的”由0轉態為1”亦可以”由1轉態為0”置換,即信號波形圖產生下降緣(falling edge)。
此外,參閱第2圖,儲存媒體控制器204可實現在一系統晶片(SOC)220中。或者,儲存媒體控制器204可實現在北橋晶片中。
此外,在一種實施方式中,運算單元210可以執行韌體方式控制相位移動模組206以及計數器208。或者,儲存媒體控制器204可設計有對應的硬體,用以控制該相位移動模組206以及計數器208。
根據本發明一種實施方式,第4圖更以流程圖圖解實行於儲存媒體202上的一種寫入均衡操作。步驟S402將計數器208歸零,且初始設定資料觸發信號DQS具有零相位位移,與時脈信號CK一併由儲存媒體202接收。步驟S404,接收儲存媒體202於所述寫入均衡操作下根據該時脈信號CK以及該資料觸發信號DQS之同步狀況所回傳的一資料信號DQ。步驟S406判斷資料信號DQ是否有0→1轉態事件發生;若有,流程進入步驟S408,計數器208上數1;反之,流程進行步驟S410,判斷是否已完成一輪的相位位移測試(即判斷該資料觸發信號DQS所有可能的相位位移是否都被測試過)。若尚未完成一輪的測試,流程進行步驟S412,相位位移增量,形成新的資料觸發信號DQS
與時脈信號CK一併由儲存媒體202接收-接著,流程再次進行步驟S404,驗證更新後的資料觸發信號DQS是否與時脈信號CK同步傳遞至儲存媒體202。若步驟S410判定已經對資料觸發信號DQS所有可能相位位移完成測試,則流程進行步驟S414,判斷計數器是否為1。若計數結果多於1,代表此輪的資料觸發信號DQS測試結果不可靠,流程重新回到步驟S402,開啟新一輪的測試。若計數結果為1,流程進行步驟S416,該輪測試中所觀察到的適當相位位移被拿來形成資料觸發信號DQS。經過以上步驟,資料觸發信號DQS與時脈信號CK係同步傳遞至儲存媒體202。
以上內容中關於該儲存媒體202的控制方法也屬於本發明範圍。整理之,根據所述方法,一儲存媒體202於一寫入均衡操作下分時接收到具有不同相位位移的資料觸發信號DQS,以與一時脈信號CK作比對並且輸出一資料信號DQ。在寫入均衡操作下,上述資料觸發信號DQS以及時脈信號CK同步傳遞至儲存媒體202的狀況會導致資料信號DQ發生一轉態事件(如0→1轉態)。所述方法更包括計數上述轉態事件。若計數統計顯示該資料觸發信號各種相位位移的變換測試僅使得資料信號DQ發生一次上述轉態事件,所述方法會採用該次轉態事件所對應的相位位移形成上述資料觸發信號DQS由該儲存媒體202接收。藉由以上方法,資料觸發信號DQS與時脈信號CK係同步傳遞至儲存媒體202。
所揭露之儲存媒體202控制方法更可對儲存媒體202
作一寫入操作,包括:提供儲存媒體202上述資料觸發信號DQS與時脈信號CK、且將資料載於資料信號DQ傳遞給儲存媒體202,使儲存媒體202隨著上述資料觸發信號DQS與時脈信號CK之同步觸發點載入資料信號DQ上的資料。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟悉此項技藝者,在不脫離本發明之精神和範圍內,當可做些許更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
202‧‧‧儲存媒體
204‧‧‧儲存媒體控制器
206‧‧‧相位移動模組
208‧‧‧計數器
210‧‧‧運算單元
220‧‧‧系統晶片(SOC)
302‧‧‧標示DQ上有效的0→1轉態事件
304‧‧‧標示DQ上無效的0→1轉態事件
CK‧‧‧時脈信號(腳位)
DQ‧‧‧資料信號(腳位)
DQS_d0、DQS_d1、DQS_d2、DQS_d3…DQS_d9、DQS_d10‧‧‧具有不同相位位移的資料觸發信號
DQS‧‧‧資料觸發信號(腳位)
T‧‧‧時脈信號CK的週期長度
Ts‧‧‧同步觸發點
S402…S416‧‧‧步驟
第1圖圖解一儲存媒體的一寫入操作所應用到的信號之波形,包括:時脈信號CK、資料觸發信號DQS以及資料信號DQ;第2圖圖解根據本發明一種實施方式所實現的一資料儲存裝置,包括一儲存媒體202以及一儲存媒體控制器204;第3A圖根據一種實施方式以波形圖圖解所揭露之寫入均衡操作使用的時脈信號CK,並圖解資料觸發信號DQS_d0、DQS_d1、DQS_d2、DQS_d3…DQS_d9、DQS_d10各自相對時脈信號CK的狀況,DQS_d0~DQS_d10係對應時脈信號CK不同週期而供應;第3B圖示意一理想狀況下的資料信號DQ;第3C圖示意一非理想狀態下的資料信號DQ;且第4圖以一流程圖圖解實行於儲存媒體202上的一種寫入均衡操作。
202‧‧‧儲存媒體
204‧‧‧儲存媒體控制器
206‧‧‧相位移動模組
208‧‧‧計數器
210‧‧‧運算單元
220‧‧‧系統晶片(SOC)
CK‧‧‧時脈信號(腳位)
DQ‧‧‧資料信號(腳位)
DQS‧‧‧資料觸發信號(腳位)
Claims (20)
- 一種資料儲存裝置,包括:一儲存媒體;以及一儲存媒體控制器,對該儲存媒體作一寫入均衡操作,該儲存媒體控制器包括:一相位移動模組,使該儲存媒體於該寫入均衡操作下分時接收到具有不同相位位移的資料觸發信號以與一時脈信號作比對、並且回傳給該儲存媒體控制器一資料信號,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況會導致該資料信號發生一轉態事件;一計數器,計數上述轉態事件;以及一運算單元,控制該相位移動模組以及該計數器,且於該計數器統計出僅有一次上述轉態事件發生時控制該相位移動模組採用符合上述資料觸發信號與時脈信號之同步傳遞狀況的相位位移形成上述資料觸發信號。
- 如申請專利範圍第1項所述之資料儲存裝置,其中,於一寫入操作下,該儲存媒體係隨著上述資料觸發信號與時脈信號之同步觸發點載入該資料信號上的資料。
- 如申請專利範圍第1項所述之資料儲存裝置,其中該儲存媒體為雙倍數據率同步動態隨機存取記憶體。
- 如申請專利範圍第1項所述之資料儲存裝置,其中該儲存媒體為快閃記憶體。
- 如申請專利範圍第1項所述之資料儲存裝置,其中該儲存媒體控制器設計於一北橋晶片。
- 如申請專利範圍第1項所述之資料儲存裝置,其中 該儲存媒體控制器設計於一系統晶片。
- 如申請專利範圍第1項所述之資料儲存裝置,其中,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況係滿足上升緣對齊。
- 一儲存媒體控制器,包括:一相位移動模組,使一儲存媒體於一寫入均衡操作下分時接收到具有不同相位位移的資料觸發信號以與一時脈信號作比對、並且回傳給該儲存媒體控制器一資料信號,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況會導致該資料信號發生一轉態事件;一計數器,計數上述轉態事件;以及一運算單元,控制該相位移動模組以及該計數器,且於該計數器統計出僅有一次上述轉態事件發生時控制該相位移動模組採用符合上述資料觸發信號與時脈信號之同步傳遞狀況的相位位移形成上述資料觸發信號。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中,於對該儲存媒體作一寫入操作時提供該儲存媒體上述資料觸發信號與時脈信號、且將資料載於該資料信號傳遞給該儲存媒體,使該儲存媒體隨著上述資料觸發信號與時脈信號之同步觸發點載入該資料信號上的資料。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中該儲存媒體控制器所控制的該儲存媒體為雙倍數據率同步動態隨機存取記憶體。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中該儲存媒體控制器所控制的該儲存媒體為快閃記憶 體。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中該儲存媒體控制器設計於一北橋晶片。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中該儲存媒體控制器設計於一系統晶片。
- 如申請專利範圍第8項所述之儲存媒體控制器,其中,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況係滿足上升緣對齊。
- 一種儲存媒體控制方法,包括:使一儲存媒體於一寫入均衡操作下分時接收到具有不同相位位移的資料觸發信號以與一時脈信號作比對、並且輸出一資料信號,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況會導致該資料信號發生一轉態事件;計數上述轉態事件;以及於計數統計顯示僅有一次上述轉態事件發生時,採用符合上述資料觸發信號與時脈信號之同步傳遞狀況的相位位移形成上述資料觸發信號由該儲存媒體接收。
- 如申請專利範圍第15項所述之儲存媒體控制方法,更包括於計數統計顯示多於一次上述轉態事件發生時,令計數歸零,並再次分時供應具有不同相位位移的資料觸發信號給該寫入均衡操作下的該儲存媒體,以重新計數該資料信號的上述轉態事件、並據以判斷出適於形成該資料觸發信號的相位位移。
- 如申請專利範圍第15項所述之儲存媒體控制方 法,更包括於對該儲存媒體作一寫入操作時提供該儲存媒體上述資料觸發信號與時脈信號、且將資料載於該資料信號傳遞給該儲存媒體,使該儲存媒體隨著上述資料觸發信號與時脈信號之同步觸發點載入該資料信號上的資料。
- 如申請專利範圍第15項所述之儲存媒體控制方法,其中該方法所控制的該儲存媒體為雙倍數據率同步動態隨機存取記憶體。
- 如申請專利範圍第15項所述之儲存媒體控制方法,其中該方法所控制的該儲存媒體為快閃記憶體。
- 如申請專利範圍第15項所述之儲存媒體控制方法,其中,上述資料觸發信號以及時脈信號同步傳遞至該儲存媒體的狀況係滿足上升緣對齊。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101137872A TWI493566B (zh) | 2012-10-15 | 2012-10-15 | 資料儲存裝置、儲存媒體控制器與控制方法 |
CN201210484431.0A CN102981781B (zh) | 2012-10-15 | 2012-11-23 | 数据储存装置、储存介质控制器与控制方法 |
US13/940,942 US9196327B2 (en) | 2012-10-15 | 2013-07-12 | Data storage device, storage media controller and storage media control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101137872A TWI493566B (zh) | 2012-10-15 | 2012-10-15 | 資料儲存裝置、儲存媒體控制器與控制方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201415480A TW201415480A (zh) | 2014-04-16 |
TWI493566B true TWI493566B (zh) | 2015-07-21 |
Family
ID=47855857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101137872A TWI493566B (zh) | 2012-10-15 | 2012-10-15 | 資料儲存裝置、儲存媒體控制器與控制方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9196327B2 (zh) |
CN (1) | CN102981781B (zh) |
TW (1) | TWI493566B (zh) |
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TW201415480A (zh) | 2014-04-16 |
CN102981781B (zh) | 2015-09-09 |
US20140108706A1 (en) | 2014-04-17 |
CN102981781A (zh) | 2013-03-20 |
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