KR20200077077A

KR20200077077A - 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 콘트롤러

Info

Publication number: KR20200077077A
Application number: KR1020180166244A
Authority: KR
Inventors: 김태평; 김재우; 노현진; 한표영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-12-20
Filing date: 2018-12-20
Publication date: 2020-06-30
Also published as: CN111354390A; CN111354390B; US20200201705A1; KR102691395B1; US11307926B2; US20220188183A1; US11550653B2

Abstract

메모리 시스템의 동작 방법은, 클럭과 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작을 수행하는 단계; 상기 데이터 스트로브 신호와 데이터 간의 정렬을 위한 제2트레이닝 동작을 수행하는 단계; 상기 제2트레이닝 동작의 에러를 확인하는 단계; 및 상기 에러의 확인에 응답해 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 조절하는 단계를 포함할 수 있다.

Description

메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 콘트롤러 {MEMORY SYSTEM, OPERATION METHOD OF THE SAME, AND MEMORY CONTROLLER}

본 특허문헌은 메모리 시스템에 관한 것이다.

메모리 장치에서는 클럭과 데이터 스트로브 신호가 사용되는데, 메모리 장치의 성능을 규정하는 스펙에는 데이터 스트로브 신호와 클럭 간의 도메인 크로싱 마진(tDQSS)이 정해져 있다. 이에 따라 메모리 장치에서는 라이트 동작시에 사용되는 데이터 스트로브 신호와 클럭 간의 스큐(skew)를 캘리브래이션하기 위한 라이트 레벨링(write leveling) 동작이 수행된다.

라이트 레벨링 동작은 메모리 장치가 데이터 스트로브 신호의 라이징 에지에서 클럭의 레벨을 샘플링하고, 그 결과를 메모리 콘트롤러로 피드백하는 방식으로 수행된다. 메모리 콘트롤러는 메모리 장치로부터 피드백된 결과를 이용해 데이터 스트로브 신호의 위상을 조절하고, 그 결과 도메인 크로싱 마진(tDQSS)이 충족될 수 있다.

라이트 레벨링 동작 이후에는 데이터 스트로브 신호와 데이터 간의 스큐를 캘리브래이션하기 위한 라이트 DQ 트레이닝(write DQ training) 동작이 수행되는데, 라이트 DQ 트레이닝 동작은 데이터 스트로브 신호의 라이징 에지가 데이터의 센터에 정렬될 수 있도록 데이터의 위상을 조절하는 동작이다. 메모리 시스템에서 라이트 레벨링 동작 및 라이트 DQ 동작이 모두 정상적으로 수행되어야 올바른 라이트 동작이 가능하므로, 이들 동작을 정확하게 수행하는 것은 메모리 시스템에서 매우 중요하다.

본 발명의 실시예들은, 라이트 동작과 관련된 트레이닝 동작들의 에러를 줄인 메모리 시스템을 제공할 수 있다.

본 발명의 일실시예에 따른 메모리 시스템의 동작 방법은, 클럭과 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작을 수행하는 단계; 상기 데이터 스트로브 신호와 데이터 간의 정렬을 위한 제2트레이닝 동작을 수행하는 단계; 상기 제2트레이닝 동작의 에러를 확인하는 단계; 및 상기 에러의 확인에 응답해 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 조절하는 단계를 포함할 수 있다.

본 발명의 일실시예에 따른 메모리 콘트롤러는, 클럭을 송신하는 클럭 송신 회로; 데이터 스트로브 신호를 송신하는 데이터 스트로브 신호 송신 회로; 예비 데이터 스트로브 신호를 지연시켜 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 지연 회로; 데이터 수신 회로; 데이터를 송신하는 데이터 송신 회로; 예비 데이터를 지연시켜 상기 데이터를 생성하는 데이터 지연 회로; 클럭과 상기 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 스트로브 신호 지연 회로의 지연값을 조절하는 제1트레이닝 제어 회로; 및 상기 데이터 스트로브 신호와 상기 데이터 간의 정렬을 위한 제2트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 지연 회로의 지연값을 조절하는 제2트레이닝 제어 회로를 포함하고, 상기 제2트레이닝 제어 회로가 상기 제2트레이닝 동작의 에러를 검출하면, 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절될 수 있다.

본 발명의 일실시예에 따른 메모리 콘트롤러와 메모리를 포함하는 메모리 시스템에 있어서, 상기 메모리 콘트롤러는 클럭을 송신하는 클럭 송신 회로; 데이터 스트로브 신호를 송신하는 데이터 스트로브 신호 송신 회로; 예비 데이터 스트로브 신호를 지연시켜 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 지연 회로; 제1데이터 수신 회로; 데이터를 송신하는 제1데이터 송신 회로; 예비 데이터를 지연시켜 상기 데이터를 생성하는 데이터 지연 회로; 클럭과 상기 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 스트로브 신호 지연 회로의 지연값을 조절하는 제1트레이닝 제어 회로; 및 상기 데이터 스트로브 신호와 상기 데이터 간의 정렬을 위한 제2트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 지연 회로의 지연값을 조절하는 제2트레이닝 제어 회로를 포함하고, 상기 메모리는 상기 클럭을 수신하는 클럭 수신 회로; 상기 데이터 스트로브 신호를 수신하는 데이터 스트로브 수신 회로; 상기 제1트레이닝 동작시에 상기 데이터 스트로브 신호에 동기해 클럭을 샘플링하는 클럭 샘플링 회로; 상기 데이터 스트로브 수신 회로로 수신된 데이터 스트로브 신호를 이용해 데이터를 수신하는 제2데이터 수신 회로; 상기 제1트레이닝 동작시에 상기 클럭 샘플링 회로의 샘플링 결과를 송신하고, 상기 제2트레이닝 동작시에 상기 제2데이터 수신 회로가 수신한 데이터를 피드백하는 제2데이터 송신 회로를 포함하고, 상기 제2트레이닝 제어 회로가 상기 제2트레이닝 동작의 에러를 검출하면, 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절될 수 있다.

본 발명의 다른 실시예에 따른 메모리 시스템은, 제1트레이닝 동작시에 클럭과 데이터 스트로브 신호의 정렬을 위해 샘플링 결과에 응답해 상기 데이터 스트로브 신호의 지연값을 조절하고, 상기 제1트레이닝 동작 이후에 수행되는 제2트레이닝 동작시에 상기 데이터 스트로브 신호와 데이터 간의 정렬을 위해 피드백 데이터에 응답해 상기 데이터의 지연값을 조절하며, 상기 제2트레이닝 동작의 에러가 발견되면 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 조절한 후에 다시 상기 제1트레이닝 동작과 상기 제2트레이닝 동작을 수행하는 메모리 콘트롤러; 및 상기 제1트레이닝 동작시에 상기 메모리 콘트롤러로부터 전달된 데이터 스트로브 신호를 이용하여 상기 메모리 콘트롤러로부터 전달된 클럭을 샘플링해 상기 샘플링 결과를 생성해 상기 메모리 콘트롤러로 전달하고, 상기 제2트레이닝 동작시에 상기 메모리 콘트롤러로부터 전달된 데이터를 상기 메모리 콘트로러로부터 전달된 데이터 스트로브 신호를 이용해 수신하고 수신된 데이터를 상기 피드백 데이터로서 상기 메모리 콘트롤러로 전달하는 메모리를 포함할 수 있다.

본 발명의 실시예들에 따르면, 메모리 시스템에서 라이트 동작과 관련된 트레이닝 동작들의 에러를 줄일 수 있다.

도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성도.
도 2A,B,C,D는 메모리 시스템(100)의 라이트 레벨링 동작을 설명하기 위한 도면.
도 3은 메모리 시스템(100)의 라이트 DQ 트레이닝 동작을 설명하기 위한 도면.
도 4는 메모리 시스템(100)의 트레이닝 동작을 도시한 순서도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 주의하여야 한다.

도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성도이다.

도 1을 참조하면, 메모리 시스템(100)은, 메모리 콘트롤러(110) 및 메모리(160)를 포함할 수 있다. 도 1에서는 메모리 콘트롤러(110) 및 메모리(160)에서 라이트 동작과 관련된 트레이닝 동작들에 관련된 부분만을 도시했다.

메모리 콘트롤러(110)는 메모리(160)의 리드 및 라이트 등의 동작을 제어할 수 있다. 한편, 메모리 콘트롤러(110)는 라이트 동작시의 원활한 데이터 전송을 위한 트레이닝 동작들인 라이트 레벨링(write leveling) 동작 및 라이트 DQ 트레이닝(write DQ training) 동작을 수행할 수 있다. 메모리 콘트롤러(110)는 클럭 송신 회로(111), 데이터 스트로브 신호 송신 회로(113), 데이터 스트로브 신호 지연 회로(115), 데이터 수신 회로(117), 데이터 송신 회로(119), 데이터 지연 회로(121), 제1트레이닝 제어 회로(123) 및 제2트레이닝 제어 회로(125)를 포함할 수 있다.

클럭 송신 회로(111)는 메모리 콘트롤러(110)에서 생성된 클럭(CLK)을 메모리(160)로 송신할 수 있으며, 데이터 스트로브 신호 송신 회로(113)는 메모리 콘트롤러(110)에서 생성된 데이터 스트로브 신호(DQS)를 메모리(160)로 송신할 수 있다. 데이터 수신 회로(117)는 메모리(160)로부터 전달되는 데이터(DQ)를 수신하고 데이터 송신 회로(119)는 메모리(160)로 데이터(DQ)를 송신할 수 있다. 데이터 스트로브 신호 지연 회로(115)는 예비 데이터 스트로브 신호(PRE_DQS)를 지연시켜 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 스트로브 신호 지연 회로(115)는 제1트레이닝 제어 회로(123)의 제어에 따라 지연값이 조절될 수 있다. 데이터 지연 회로(121)는 예비 데이터(PRE_DQ)를 지연시켜 데이터(DQ)를 생성할 수 있다. 데이터 지연 회로(121)는 제2트레이닝 제어 회로(125)의 제어에 따라 지연값이 조절될 수 있다.

제1트레이닝 제어 회로(123)는 클럭(CLK)과 데이터 스트로브 신호(DQS) 간의 정렬을 위한 라이트 레벨링 동작을 제어할 수 있다. 라이트 레벨링 동작시에 제1트레이닝 제어 회로(123)는 데이터 수신 회로(117)를 통해 수신된 신호, 즉 메모리(160)로부터 전달되는 샘플링 결과, 에 응답해 데이터 스트로브 신호 지연 회로(115)의 지연값을 조절할 수 있다. 한편, 제2트레이닝 제어 회로(125)가 에러 신호(ERR)를 활성화할 경우에, 제1트레이닝 제어 회로(123)는 데이터 스트로브 신호(DQS)의 지연값이 1클럭 늘어나거나 1클럭 줄어들도록 데이터 스트로브 신호 지연 회로(115)의 지연값을 조절한 이후에 다시 라이트 레벨링 동작이 수행되도록 할 수 있다.

제2트레이닝 제어 회로(125)는 데이터 스트로브 신호(DQS)와 데이터(DQ) 간의 정렬을 위한 라이트 DQ 트레이닝 동작을 제어할 수 있다. 라이트 DQ 트레이닝 동작시에 제2트레이닝 제어 회로(125)는 데이터 수신 회로(117)를 통해 메모리(160)로부터 피드백된 데이터에 응답해 데이터 지연 회로(121)의 지연값을 조절할 수 있다. 한편, 제2트레이닝 제어 회로(125)는 라이트 DQ 트레이닝 동작의 에러(error) 발생시에, 즉 라이트 DQ 트레이닝 동작의 페일(fail)시에, 에러 신호(ERR)를 활성화할 수 있다.

메모리(160)는 메모리 콘트롤러(110)의 제어를 받아 리드 및 라이트 등의 동작을 수행할 수 있다. 한편, 메모리(160)는 라이트 동작시의 원활한 데이터 전송을 위한 트레이닝 동작들인 라이트 레벨링 동작 및 라이트 DQ 트레이닝 동작을 메모리 콘트롤러(110)와 함께 수행할 수 있다. 메모리(160)는 클럭 수신 회로(161), 데이터 스트로브 수신 회로(163), 클럭 샘플링 회로(165), 데이터 수신 회로(167), 데이터 송신 회로(169) 및 레지스터 회로(171)를 포함할 수 있다.

클럭 수신 회로(161)는 메모리 콘트롤러(110)로부터 전달되는 클럭(CLK)을 수신할 수 있으며, 데이터 스트로브 수신 회로(163)는 메모리 콘트롤러(110)로부터 전달되는 데이터 스트로브 신호(DQS)를 수신할 수 있다.

클럭 샘플링 회로(165)는 데이터 스트로브 수신 회로(163)를 통해 수신된 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에서 클럭 수신 회로(161)가 수신한 클럭(CLK)을 샘플링할 수 있다. 클럭 샘플링 회로(165)는 D플립플롭일 수 있다. 라이트 레벨링 동작시에 클럭 샘플링 회로(165)의 샘플링 결과(SAMPLE)는 데이터 송신 회로(169)를 통해 메모리 콘트롤러(110)로 전달될 수 있다.

데이터 수신 회로(167)는 데이터 스트로브 수신 회로(163)를 통해 수신된 데이터 스트로브 신호(DQS)에 동기해 데이터(DQ)를 수신할 수 있다. 데이터 송신 회로(169)는 메모리(160)의 데이터를 메모리 콘트롤러(110)로 송신할 수 있다. 레지스터 회로(171)는 라이트 DQ 트레이닝 동작시에 데이터 수신 회로(167)가 수신한 데이터를 저장하고, 저장된 데이터를 피드백 데이터(FB_DQ)로서 데이터 송신 회로(169)로 전달할 수 있다. 레지스터 회로(171)는 FIFO (First-In First-Out) 타입의 레지스터일 수 있다. 멀티플렉서(172)는 라이트 레벨링 동작시에는 샘플링 결과(SAMPLE)를 데이터 송신 회로(169)로 전달하고, 라이트 DQ 트레이닝 동작시에는 레지스터 회로(171)에 저장된 피드백 데이터(FB_DQ)를 데이터 송신 회로(169)로 전달할 수 있다. 멀티플렉서(172)로 입력되는 모드 신호(M)는 라이트 레벨링 동작과 라이트 DQ 트레이닝 동작을 구별해주기 위한 신호일 수 있다.

트레이닝 동작이 아닌 노멀 라이트 및 노멀 리드 동작시에는 데이터 수신 회로(167)를 통해 수신된 데이터가 셀 어레이(미도시)에 저장되고, 셀 어레이에 저장된 데이터가 데이터 송신 회로(169)를 통해 메모리 콘트롤러(110)로 전달될 수 있다.

도 2A,B,C,D는 메모리 시스템(100)의 라이트 레벨링 동작을 설명하기 위한 도면이다. 클럭(CLK)과 데이터 스트로브 신호(DQS)는 동일한 주파수를 가지는 신호이지만, 라이트 레벨링 동작시에는 트레이닝 동작의 편의를 위해 데이터 스트로브 신호(DQS)가 클럭(CLK)의 1/2 주파수를 가질 수 있다.

도 2A의 (a)는 송신단, 즉 메모리 콘트롤러(110) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 도 2A의 (a)를 참조하면, 송신단 측에서는 클럭(CLK)과 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)가 정렬되어 있는 것을 확인할 수 있다.

도 2A의 (b)는 수신단, 즉 메모리(160) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 메모리 시스템(100)에서 클럭(CLK)이 전송되는 경로와 데이터 스트로브 신호(DQS)가 전송되는 경로가 상이하기에 메모리 콘트롤러(110)에서 클럭(CLK)의 라이징 에지와 데이터 스트로브 신호(DQS)의 라이징 에지를 정렬해 보내더라도 메모리(160)에서는 이들이 정렬되지 않을 수 있다. 메모리(160)의 클럭 샘플링 회로(165)는 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)을 샘플링할 수 있다. 여기서는 샘플링 결과(SAMPLE)가 '0'으로 생성될 수 있다. 메모리 콘트롤러(110)의 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)를 전달받고 샘플링 결과(SAMPLE)가 '0'이므로 데이터 스트로브 신호 지연 회로(115)의 지연값을 늘릴 수 있다. 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)가 '1'로 변경될 때까지 데이터 스트로브 신호 지연 회로(115)의 지연값을 계속 늘리며, 그 결과 도 2A의 '201'과 같이 데이터 스트로브 신호(DQS)의 지연값이 조절되어 메모리(110) 측에서 데이터 스트로브 신호(DQS)의 라이징 에지와 클럭(CLK)의 라이징 에지가 정렬될 수 있다.

도 2B의 (a)는 송신단, 즉 메모리 콘트롤러(110) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 도 2B의 (a)를 참조하면, 송신단 측에서는 클럭(CLK)과 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)가 정렬되어 있는 것을 확인할 수 있다.

도 2B의 (b)는 수신단, 즉 메모리(160) 측, 에서의 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 메모리(160)의 클럭 샘플링 회로(165)는 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)을 샘플링할 수 있다. 여기서는 샘플링 결과(SAMPLE)가 '1'로 생성될 수 있다. 메모리 콘트롤러(110)의 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)를 전달받고 샘플링 결과(SAMPLE)가 '1'이므로 데이터 스트로브 신호 지연 회로(115)의 지연값을 줄일 수 있다. 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)가 '0'로 변경될 때까지 데이터 스트로브 신호 지연 회로(115)의 지연값을 계속 줄이며, 그 결과 도 2B의 '202'와 같이 데이터 스트로브 신호(DQS)의 지연값이 조절되어 메모리(110) 측에서 데이터 스트로브 신호(DQS)의 라이징 에지와 클럭(CLK)의 라이징 에지가 정렬될 수 있다.

도 2C의 (a)는 송신단, 즉 메모리 콘트롤러(110) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 도 2C의 (a)를 참조하면, 송신단 측에서는 클럭(CLK)과 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)가 정렬되어 있는 것을 확인할 수 있다.

도 2C의 (b)는 수신단, 즉 메모리(160) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 메모리(160)의 클럭 샘플링 회로(165)는 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)을 샘플링할 수 있다. 도 2C의 (b)에서는 도 2A의 (b)의 경우보다 데이터 스트로브 신호(DQS)가 클럭(CLK)보다 더 앞서는 경우이지만, 샘플링 결과(SAMPLE)가 '1'로 생성될 수 있다. 메모리 콘트롤러(110)의 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)를 전달받고 샘플링 결과(SAMPLE)가 '1'이므로 데이터 스트로브 신호 지연 회로(115)의 지연값을 줄일 수 있다. 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)가 '0'로 변경될 때까지 데이터 스트로브 신호 지연 회로(115)의 지연값을 계속 줄이며, 그 결과 도 2C의 '203'와 같이 데이터 스트로브 신호(DQS)의 지연값이 조절될 수 있다. 본래 데이터 스트로브 신호(DQS)의 지연값은 '204'와 같이 조절되어야 하지만, 데이터 스트로브 신호(DQS)의 라이징 에지가 클럭(CLK)의 1클럭 더 앞선 라이징 에지에 정렬되는 오류가 발생하는 것이다.

도 2D의 (a)는 송신단, 즉 메모리 콘트롤러(110) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 도 2D의 (a)를 참조하면, 송신단 측에서는 클럭(CLK)과 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)가 정렬되어 있는 것을 확인할 수 있다.

도 2D의 (b)는 수신단, 즉 메모리(160) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)를 나타낸다. 메모리(160)의 클럭 샘플링 회로(165)는 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)을 샘플링할 수 있다. 도 2D의 (b)에서는 도 2B의 (b)의 경우보다 데이터 스트로브 신호(DQS)가 클럭(CLK)보다 더 늦는 경우이지만, 샘플링 결과(SAMPLE)가 '0'으로 생성될 수 있다. 메모리 콘트롤러(110)의 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)를 전달받고 샘플링 결과(SAMPLE)가 '0'이므로 데이터 스트로브 신호 지연 회로(115)의 지연값을 늘릴 수 있다. 제1트레이닝 제어 회로(123)는 샘플링 결과(SAMPLE)가 '1'로 변경될 때까지 데이터 스트로브 신호 지연 회로(115)의 지연값을 계속 늘리며, 그 결과 도 2D의 '205'와 같이 데이터 스트로브 신호(DQS)의 지연값이 조절될 수 있다. 본래 데이터 스트로브 신호(DQS)의 지연값은 '206'와 같이 조절되어야 하지만, 데이터 스트로브 신호(DQS)의 라이징 에지가 클럭(CLK)의 1클럭 더 뒤지는 라이징 에지에 정렬되는 오류가 발생하는 것이다.

메모리 시스템(100)의 라이트 레벨링 동작에 의해 도 2A의 (b) 또는 도 2B의 (b)와 같이 데이터 스트로브 신호(DQS)와 클럭(CLK)이 정렬될 수 있지만, 데이터 스트로브 신호(DQS)와 클럭(CLK)이 많이 틀어진 경우에는 도 2C의 (b) 및 도 2D의 (b)와 같이 데이터 스트로브 신호(DQS)와 클럭(CLK)이 1클럭의 오차를 가지고 정렬될 수도 있다.

도 3은 메모리 시스템(100)의 라이트 DQ 트레이닝 동작을 설명하기 위한 도면이다.

도 3의 (a)는 라이트 DQ 트레이닝 동작 이전의 수신단 측에서의 데이터(DQ)와 데이터 스트로브 신호(DQS)를 나타낸다. 도면에서 00은 데이터 이전에 '0'으로 전달되는 신호를 나타내고, R은 데이터 스트로브 신호(DQS)의 라이징 에지에 정렬되어야 하는 라이징 데이터, F는 데이터 스트로브 신호(DQS)의 폴링 에지에 정렬되어야 하는 폴링 데이터를 나타낼 수 있다. 도 3의 (a)를 참조하면, 라이징 데이터(R)의 센터에 데이터 스트로브 신호(DQS)의 라이징 에지가 정렬되지 못하고, 폴링 데이터(F)의 센터에 데이터 스트로브 신호(DQS)의 폴링 에지가 정렬되지 못한 것을 확인할 수 있다.

도 3의 (b)는 라이트 DQ 트레이닝 동작 이후의 수신단 측에서의 데이터(DQ)와 데이터 스트로브 신호(DQS)를 나타낸다. 도 3의 (b)를 확인하면, 라이징 데이터(R)의 센터에 데이터 스트로브 신호(DQS)의 라이징 에지가 정렬되고, 폴링 데이터(F)의 센터에 데이터 스트로브 신호(DQS)의 폴링 에지가 정렬된 것을 확인할 수 있다. 라이트 DQ 트레이닝 동작에서 메모리 콘트롤러(110)의 제2트레이닝 제어 회로(125)는 데이터 지연 회로(121)를 이용해 데이터(DQ)를 왼쪽으로 쉬프트시켜가며 메모리(160)로 전달하고, 메모리(160)로부터 피드백 데이터(FB_DQ)를 전달받아 데이터 스트로브 신호(DQS)의 왼쪽 에지를 확인하는 동작을 수행할 수 있다. 그리고 제2트레이닝 제어 회로(125)는 데이터 지연 회로(121)를 이용해 데이터(DQ)를 오른쪽으로 쉬프트시켜가며 메모리(160)로 전달하고, 메모리(160)로부터 피드백 데이터(FB_DQ)를 전달받아 데이터 스트로브 신호(DQS)의 오른쪽 에지를 확인하는 동작을 수행할 수 있다. 그리고 확인된 왼쪽 에지와 확인된 오른쪽 에지의 중간에 데이터(DQ)가 올 수 있도록 데이터 지연 회로(121)의 지연값을 조절할 수 있다.

라이트 DQ 트레이닝 동작이 정상적으로 수행되기 위해서는 정상적인 라이트 레벨링 동작이 선행되어야 한다. 라이트 레벨링 동작이 올바르게 수행된 경우(도 2A 및 도 2B와 같이 수행된 경우)에 메모리(160)는 시점 '301'부터 데이터(DQ)가 수신되는 것으로 인식해 8개의 데이터(4개의 라이징 데이터와 4개의 폴링 데이터)를 올바르게 수신할 수 있다. 그런데 라이트 레벨링 동작이 도 2C와 같이 잘못 수행된 경우에 메모리(160)는 시점 '301'이 아닌 시점 '302'부터 데이터(DQ)가 수신되는 것으로 인식해 8개의 데이터를 올바로 수신할 수 없다. 이는 메모리(160)는 클럭(CLK)을 기준으로 데이터(DQ)가 입력되는 시점을 판단하기 때문일 수 있다. 라이트 레벨링 동작이 도 2D와 같이 잘못 수행된 경우에 메모리(160)는 시점 '301'이 아닌 시점 '303'부터 데이터(DQ)가 수신된는 것으로 인식해 8개의 데이터를 올바로 수신할 수 없다.

예를 들어, 8개의 데이터가 (1,1,1,1,0,0,0,0)으로 입력된 경우에, 시점 '301'부터 데이터(DQ)가 입력되는 것으로 인식한 경우에는 메모리(160)는 (1,1,1,1,0,0,0,0)으로 데이터(DQ)를 수신하지만, 시점 '302'부터 데이터(DQ)가 입력되는 것으로 인식한 경우에는 메모리(160)는 (1,1,0,0,0,0,0,0)으로 데이터(DQ)를 수신할 수 있으며, 시점 '303'부터 데이터(DQ)가 입력되는 것으로 인식한 경우에는 메모리(160)는 (0,0,1,1,1,1,0,0)으로 데이터(DQ)를 수신할 수 있다.

즉, 라이트 레벨링 동작이 올바르게 수행되지 못한 경우에는, 메모리(160)가 데이터(DQ)가 입력되는 시점을 잘못 알게 되기에 라이트 DQ 트레이닝 동작이 올바르게 수행되는 것이 불가능하고 라이트 DQ 트레이닝 동작의 페일이 발생할 수 있다.

도 4는 메모리 시스템(100)의 트레이닝 동작을 도시한 순서도이다. 하기의 트레이닝 동작은 메모리 시스템(100)의 초기화시에 수행될 수 있다.

도 4를 참조하면, 먼저 라이트 레벨링 동작이 수행될 수 있다(410). 라이트 레벨링 동작은 메모리 콘트롤러(110)와 메모리(160)에 의해 도 2A,B,C,D에서 설명한 것과 같은 방식으로 수행되며, 라이트 레벨링 동작의 수행에 의해 수신단, 즉 메모리(160) 측, 에서의 클럭(CLK)과 데이터 스트로브 신호(DQS)의 라이징 에지가 정렬될 수 있다.

라이트 레벨링 동작의 수행 이후에 라이트 DQ 트레이닝 동작이 수행될 수 있다(420). 라이트 DQ 트레이닝 동작은 메모리 콘트롤러(110)와 메모리(160)에 의해 도 3과 같은 방식으로 수행될 수 있으며, 라이트 DQ 트레이닝 동작의 수행에 의해 수신단 측에서의 데이터(DQ)의 센터에 데이터 스트로브 신호의 라이징 에지와 폴링 에지가 정렬될 수 있다.

라이트 DQ 트레이닝 동작에서 에러 발생 여부가 확인될 수 있다(430). 라이트 레벨링 동작이 도 2A, B와 같이 수행된 경우에는 라이트 DQ 트레이닝 동작에서 에러가 발생하지 않을 수 있지만, 라이트 레벨링 동작이 도 2C, D와 같이 수행된 경우에는 라이트 DQ 트레이닝 동작에서 에러가 발생할 수 있다. 라이트 DQ 트레이닝 동작에서 에러가 발생하지 않은 경우(430에서 N), 트레이닝 동작이 종료될 수 있다.

라이트 DQ 트레이닝 동작에서 에러가 발생한 경우(430에서 Y), 데이터 스트로브 신호(DQS)의 지연값이 1클럭 만큼 조절될 수 있다(440). 이는 제2트레이닝 제어 회로(125)가 에러 신호(ERR)를 활성화하고, 에러 신호에 응답해 제1트레이닝 제어 회로(123)가 데이터 스트로브 신호 지연 회로(115)의 지연값을 1클럭 만큼 늘리거나 줄이는 것에 의해 수행될 수 있다. 여기서 데이터 스트로브 신호 지연 회로(115)의 지연값은 1클럭 만큼 늘어날 수도 있고 줄어들 수도 있다. 예를 들어, 우선 데이터 스트로브 신호 지연 회로(115)의 지연값을 1클럭 만큼 늘린 이후에, 다시 에러가 발생하는 경우에는 데이터 스트로브 신호 지연 회로(115)의 지연값을 1클럭 만큼 줄일 수 있다.

데이터 스트로브 신호(DQS)의 지연값이 조절된 이후에는 다시 단계들(410~430)이 수행될 수 있다.

도 4에는 도시되지 않았지만, 라이트 레벨링 동작과 라이트 DQ 트레이닝 동작 사이에는, 라이트 동작 이외에 다른 동작과 관련된 트레이닝 동작들, 예를 들어 리드 트레이닝 동작이 수행될 수도 있다.

도 4의 트레이닝 동작에 따르면, 라이트 DQ 트레이닝 동작의 에러 발생시에 데이터 스트로브 신호(DQS)의 지연값이 1클럭 만큼 조절된 이후에 다시 라이트 레벨링 동작과 라이트 DQ 트레이닝 동작이 수행되므로, 잘못된 라이트 레벨링 동작에 의해 라이트 DQ 트레이닝 동작에서 에러가 발생하는 현상을 방지할 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

100: 메모리 시스템
110: 메모리 콘트롤러
160: 메모리

Claims

클럭과 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작을 수행하는 단계;
상기 데이터 스트로브 신호와 데이터 간의 정렬을 위한 제2트레이닝 동작을 수행하는 단계;
상기 제2트레이닝 동작의 에러를 확인하는 단계; 및
상기 에러의 확인에 응답해 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 조절하는 단계
를 포함하는 메모리 시스템의 동작 방법.
제 1항에 있어서,
상기 조절하는 단계 이후에,
상기 제1트레이닝 동작과 상기 제2트레이닝 동작을 다시 수행하는 단계
를 더 포함하는 메모리 시스템의 동작 방법.
제 2항에 있어서,
상기 조절하는 단계에서는 상기 데이터 스트로브 신호의 지연값을 1클럭 만큼 늘리는
메모리 시스템의 동작 방법.
제 2항에 있어서,
상기 조절하는 단계에서는 상기 데이터 스트로브 신호의 지연값을 1클럭 만큼 줄이는
메모리 시스템의 동작 방법.
제 1항에 있어서,
제1트레이닝 동작을 수행하는 단계는
메모리 콘트롤러가 메모리로 상기 클럭과 상기 데이터 스트로브 신호를 전송하는 단계;
상기 메모리가 상기 데이터 스트로브 신호에 동기해 상기 클럭을 샘플링하고, 그 결과를 상기 메모리 콘트롤러로 전달하는 단계; 및
상기 메모리 콘트롤러가 상기 메모리로부터 전달받은 샘플링 결과를 이용해 상기 데이터 스트로브 신호의 지연값을 조절하는 단계를 포함하는
메모리 시스템의 동작 방법.
제 1항에 있어서,
상기 제2트레이닝 동작을 수행하는 단계는
메모리 콘트롤러가 메모리로 상기 데이터 스트로브 신호와 데이터를 전달하는 단계;
상기 메모리가 상기 데이터 스트로브 신호를 이용해 상기 데이터를 수신하는 단계;
상기 메모리가 상기 메모리 콘트롤러로 수신한 데이터를 피드백하는 단계;
상기 메모리 콘트롤러가 상기 피드백받은 데이터를 이용해 상기 데이터의 지연값을 조절하는 단계를 포함하는
메모리 시스템의 동작 방법.
클럭을 송신하는 클럭 송신 회로;
데이터 스트로브 신호를 송신하는 데이터 스트로브 신호 송신 회로;
예비 데이터 스트로브 신호를 지연시켜 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 지연 회로;
데이터 수신 회로;
데이터를 송신하는 데이터 송신 회로;
예비 데이터를 지연시켜 상기 데이터를 생성하는 데이터 지연 회로;
클럭과 상기 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 스트로브 신호 지연 회로의 지연값을 조절하는 제1트레이닝 제어 회로; 및
상기 데이터 스트로브 신호와 상기 데이터 간의 정렬을 위한 제2트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 지연 회로의 지연값을 조절하는 제2트레이닝 제어 회로를 포함하고,
상기 제2트레이닝 제어 회로가 상기 제2트레이닝 동작의 에러를 검출하면, 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절되는
메모리 콘트롤러.
제 7항에 있어서,
상기 제2트레이닝 제어 회로의 상기 제2트레이닝 동작은 상기 제1트레이닝 제어 회로의 상기 제1트레이닝 동작이 완료된 이후에 수행되고,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절된 이후에, 상기 제1트레이닝 동작과 상기 제2트레이닝 동작이 다시 수행되는
메모리 콘트롤러.
제 8항에 있어서,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값은 1클럭만큼 늘어나는
메모리 콘트롤러.
제 8항에 있어서,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값은 1클럭만큼 줄어드는
메모리 콘트롤러.
메모리 콘트롤러와 메모리를 포함하는 메모리 시스템에 있어서,
상기 메모리 콘트롤러는
클럭을 송신하는 클럭 송신 회로;
데이터 스트로브 신호를 송신하는 데이터 스트로브 신호 송신 회로;
예비 데이터 스트로브 신호를 지연시켜 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 지연 회로;
제1데이터 수신 회로;
데이터를 송신하는 제1데이터 송신 회로;
예비 데이터를 지연시켜 상기 데이터를 생성하는 데이터 지연 회로;
클럭과 상기 데이터 스트로브 신호의 정렬을 위한 제1트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 스트로브 신호 지연 회로의 지연값을 조절하는 제1트레이닝 제어 회로; 및
상기 데이터 스트로브 신호와 상기 데이터 간의 정렬을 위한 제2트레이닝 동작시에 상기 데이터 수신 회로로 수신된 신호에 응답해 상기 데이터 지연 회로의 지연값을 조절하는 제2트레이닝 제어 회로를 포함하고,
상기 메모리는
상기 클럭을 수신하는 클럭 수신 회로;
상기 데이터 스트로브 신호를 수신하는 데이터 스트로브 수신 회로;
상기 제1트레이닝 동작시에 상기 데이터 스트로브 신호에 동기해 클럭을 샘플링하는 클럭 샘플링 회로;
상기 데이터 스트로브 수신 회로로 수신된 데이터 스트로브 신호를 이용해 데이터를 수신하는 제2데이터 수신 회로;
상기 제1트레이닝 동작시에 상기 클럭 샘플링 회로의 샘플링 결과를 송신하고, 상기 제2트레이닝 동작시에 상기 제2데이터 수신 회로가 수신한 데이터를 피드백하는 제2데이터 송신 회로를 포함하고,
상기 제2트레이닝 제어 회로가 상기 제2트레이닝 동작의 에러를 검출하면, 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절되는
메모리 시스템.
제 11항에 있어서,
상기 제2트레이닝 제어 회로의 상기 제2트레이닝 동작은 상기 제1트레이닝 제어 회로의 상기 제1트레이닝 동작이 완료된 이후에 수행되고,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값이 1클럭만큼 조절된 이후에, 상기 제1트레이닝 동작과 상기 제2트레이닝 동작이 다시 수행되는
메모리 시스템.
제 12항에 있어서,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값은 1클럭만큼 늘어나는
메모리 시스템.
제 12항에 있어서,
상기 제2트레이닝 동작의 에러 검출시에 상기 데이터 스트로브 지연 회로의 지연값은 1클럭만큼 줄어드는
메모리 시스템.
제 11항에 있어서,
상기 메모리는
상기 제2트레이닝 동작시에 상기 제2데이터 수신 회로가 수신한 데이터를 임시 저장해 상기 제2데이터 송신 회로로 제공하는 레지스터 회로를 더 포함하는
메모리 시스템.
제1트레이닝 동작시에 클럭과 데이터 스트로브 신호의 정렬을 위해 샘플링 결과에 응답해 상기 데이터 스트로브 신호의 지연값을 조절하고, 상기 제1트레이닝 동작 이후에 수행되는 제2트레이닝 동작시에 상기 데이터 스트로브 신호와 데이터 간의 정렬을 위해 피드백 데이터에 응답해 상기 데이터의 지연값을 조절하며, 상기 제2트레이닝 동작의 에러가 발견되면 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 조절한 후에 다시 상기 제1트레이닝 동작과 상기 제2트레이닝 동작을 수행하는 메모리 콘트롤러; 및
상기 제1트레이닝 동작시에 상기 메모리 콘트롤러로부터 전달된 데이터 스트로브 신호를 이용하여 상기 메모리 콘트롤러로부터 전달된 클럭을 샘플링해 상기 샘플링 결과를 생성해 상기 메모리 콘트롤러로 전달하고, 상기 제2트레이닝 동작시에 상기 메모리 콘트롤러로부터 전달된 데이터를 상기 메모리 콘트로러로부터 전달된 데이터 스트로브 신호를 이용해 수신하고 수신된 데이터를 상기 피드백 데이터로서 상기 메모리 콘트롤러로 전달하는 메모리
를 포함하는 메모리 시스템.
제 16항에 있어서,
상기 메모리 콘트롤러는 상기 제2트레이닝 동작의 에러가 발견되면 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 늘리는
메모리 시스템.
제 16항에 있어서,
상기 메모리 콘트롤러는 상기 제2트레이닝 동작의 에러가 발견되면 상기 데이터 스트로브 신호의 지연값을 1클럭만큼 줄이는
메모리 시스템.