KR102455370B1 - 데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

전송 회로는 클럭 생성 회로 및 직렬화기를 포함할 수 있다. 상기 클럭 생성 회로는 복수의 데이터에 기초하여 복수의 클럭 신호에 대한 엠파시스 동작을 수행하여, 복수의 출력 클럭 신호를 생성할 수 있다. 상기 직렬화기는 상기 복수의 출력 클럭 신호에 동기하여 상기 복수의 데이터를 출력 데이터로서 각각 출력할 수 있다.

Description

데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 {TRANSMITTING CIRCUIT IMPROVING DATA EYE, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치, 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬로 입력되는 데이터를 수신하여 병렬 형태로 변환한다. 또한, 상기 반도체 장치들은 병렬 형태의 내부 데이터를 직렬 형태로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다. 즉, 상기 반도체 장치들은 데이터 버스를 통해 직렬 통신을 수행할 수 있도록 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하는 직렬화기를 포함할 수 있다.
상기 직렬화기는 클럭에 동기하여 복수의 데이터를 순차적으로 출력하는 구성을 갖는 것이 일반적이다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 데이터의 진폭이 감소하고 있다. 따라서, 최근 기술 경향에 맞춰 정확하게 데이터를 변환할 수 있는 직렬화기가 필요하다.
본 발명의 실시예는 데이터에 기초하여 클럭 신호에 대한 엠파시스 동작을 수행하여 데이터 아이를 개선할 수 있는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 전송 회로는 복수의 데이터 중 적어도 하나에 기초하여 복수의 클럭 신호 중 적어도 하나에 대한 엠파시스 동작을 수행하여, 복수의 출력 클럭 신호를 생성하는 클럭 생성 회로; 및 상기 복수의 출력 클럭 신호에 동기하여 상기 복수의 데이터를 출력 데이터로서 각각 출력하는 직렬화기를 포함할 수 있다.
본 발명의 실시예에 따른 전송 회로는 제 1 출력 클럭 신호에 동기하여 제 n 데이터를 출력하고, 제 2 출력 클럭 신호에 동기하여 제 n+1 데이터를 출력하며, 제 3 출력 클럭 신호에 동기하여 제 n+2 데이터를 출력하고, 제 4 출력 클럭 신호에 동기하여 제 n+3 데이터를 출력하며, n은 1이상의 정수인 직렬화기; 및 상기 제 n 데이터, 상기 제 n+1 데이터, 상기 제 n+2 데이터 및 상기 제 n+3 데이터에 기초하여 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호로부터 상기 제 1 출력 클럭 신호, 상기 제 2 출력 클럭 신호, 상기 제 3 출력 클럭 신호 및 상기 제 4 출력 클럭 신호를 생성하는 클럭 생성 회로를 포함할 수 있다.
본 발명의 실시예는 심볼간 간섭에 의한 데이터 아이 감소를 방지하고 신호 무결성을 향상시켜 반도체 장치 및 시스템의 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 전송 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 클럭 엠파시스 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 전송 회로의 동작을 보여주는 타이밍도,
도 5는 이상적인 경우, 종래 및 본 발명의 실시예에 따른 전송 회로로부터 출력되는 출력 데이터를 도시하는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 일 실시예에서, 상기 신호 전송 라인은 데이터 전송 라인일 수 있고, 상기 신호 전송 라인을 통해 전송되는 신호는 데이터일 수 있다. 상기 제 1 반도체 장치(110)는 전송 회로(TX, 112) 및 수신 회로(RX, 113)를 포함할 수 있다. 상기 전송 회로(112)는 상기 제 1 반도체 장치(110)의 내부 데이터 (DI1)에 기초하여 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 데이터(DQ)를 전송할 수 있다. 상기 수신 회로(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ)를 수신하여 상기 내부 데이터(DI1)를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 전송 회로(TX, 122) 및 수신 회로(RX, 123)를 포함할 수 있다. 상기 전송 회로(122)는 상기 제 2 반도체 장치(120)의 내부 데이터(DI2)에 기초하여 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 상기 데이터(DQ)를 전송할 수 있다. 상기 수신 회로(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 수신하여 상기 내부 데이터(DI2)를 생성할 수 있다.
상기 전송 회로(112, 122)는 클럭 신호에 동기하여 상기 신호 전송 라인(130)으로 데이터(DQ)를 전송할 수 있고, 상기 수신 회로(113, 123)는 클럭 신호에 동기하여 상기 신호 전송 라인(130)을 통해 전송된 데이터(DQ)를 수신할 수 있다. 상기 전송 회로(112, 122)는 전송 클럭 신호(TCK)를 수신할 수 있다. 상기 전송 회로(112)는 상기 전송 클럭 신호(TCK)에 동기하여 상기 내부 데이터(DI1)를 상기 데이터(DQ)로서 출력할 수 있다. 상기 전송 회로(122)는 상기 전송 클럭 신호(TCK)에 동기하여 상기 내부 데이터(DI2)를 상기 데이터(DQ)로서 출력할 수 있다. 상기 수신 회로(113, 123)는 수신 클럭 신호(RCK)를 수신할 수 있다. 상기 수신 회로(113)는 상기 수신 클럭 신호(RCK)에 동기하여 상기 신호 전송 라인(130)을 통해 전송된 데이터(DQ)를 수신 및/또는 샘플링하여 상기 내부 데이터(DI1)를 생성할 수 있다. 상기 수신 회로(123)는 상기 수신 클럭 신호(RCK)에 동기하여 상기 신호 전송 라인(130)을 통해 전송된 데이터(DQ)를 수신 및/또는 샘플링하여 상기 내부 데이터(DI2)를 생성할 수 있다. 상기 신호 전송 라인(130)을 통해 전송되는 데이터(DQ)는 직렬 형태의 데이터로서 복수의 데이터가 연속되는 데이터 스트림일 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)의 내부 데이터(DI1, DI2)는 병렬 형태의 데이터일 수 있다.
상기 전송 회로(112, 122)는 병렬 형태의 내부 데이터(DI1, DI2)를 직렬 형태의 데이터로 변환하기 위해 직렬화기를 각각 포함할 수 있다. 상기 수신 회로(113, 123)는 직렬 형태의 데이터를 병렬 형태의 내부 데이터(DI1, DI2)로 변환하기 위해 병렬화기를 각각 포함할 수 있다. 상기 전송 클럭 신호(TCK) 및 상기 수신 클럭 신호(RCK)는 서로 다른 위상을 갖는 복수의 클럭 신호를 포함할 수 있다. 상기 전송 회로(112, 122)는 서로 다른 위상을 갖는 복수의 클럭 신호에 동기하여 병렬 형태의 내부 데이터(DI1, DI2)를 상기 데이터(DQ)로 각각 변환할 수 있다. 상기 수신 회로(113, 123)는 서로 다른 위상을 갖는 복수의 클럭 신호에 동기하여 상기 데이터(DQ)를 병렬 형태의 내부 데이터(DI1, DI2)로 각각 변환할 수 있다. 도시되지는 않았지만, 상기 제 1 및 제 2 반도체 장치(110, 120)는 상기 전송 클럭 신호(TCK) 및 상기 수신 클럭 신호(RCK)를 생성하기 위한 클럭 생성 회로를 각각 더 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 전송 회로(200)의 구성을 보여주는 도면이다. 상기 전송 회로(200)는 도 1에 도시된 전송 회로(112, 122)로 각각 적용될 수 있다. 도 2에서, 상기 전송 회로(200)는 복수의 데이터 및 복수의 클럭 신호를 수신하여 출력 데이터(DOUT)를 생성할 수 있다. 상기 복수의 데이터는 도 1에 도시된 내부 데이터(DI1, DI2)에 각각 대응될 수 있고, 상기 복수의 클럭 신호는 도 1에 도시된 전송 클럭 신호(TCK)에 대응할 수 있으며, 상기 출력 데이터(DOUT)는 도 1에 도시된 신호 전송 라인(130)을 통해 전송되는 데이터(DQ)에 대응할 수 있다. 상기 전송 회로(200)는 상기 복수의 데이터 중 적어도 하나에 기초하여 상기 복수의 클럭 신호 중 적어도 하나에 대한 엠파시스 동작을 수행하여 복수의 출력 클럭 신호를 생성할 수 있다. 상기 전송 회로(200)는 상기 복수의 출력 클럭 신호에 동기하여 상기 복수의 데이터를 각각 상기 출력 데이터로서 출력할 수 있다. 상기 전송 회로(200)는 상기 출력 데이터의 아이(eye) 및/또는 유효 윈도우(valid window)를 개선 및/또는 확장시키기 위해 상기 엠파시스 동작을 수행할 수 있다. 상기 엠파시스 동작은 상기 복수의 클럭 신호의 펄스 폭을 확장시켜 상기 복수의 출력 클럭 신호를 생성하는 것일 수 있다. 상기 엠파시스 동작은 상기 복수의 클럭 신호의 라이징 에지의 위상을 앞당겨서 상기 복수의 출력 클럭 신호를 생성하는 것일 수 있다. 상기 전송 회로(200)는 이미 출력된 이전 데이터의 레벨과 앞으로 출력될 현재 데이터의 레벨을 모니터링 및/또는 감지하여 상기 엠파시스 동작을 선택적으로 수행할 수 있다. 상기 엠파시스 동작은 상기 복수의 클럭 신호 중 적어도 하나 클럭 신호에 대해 수행될 수 있다.
도 2에서, 상기 전송 회로(200)는 클럭 생성 회로(210) 및 직렬화기(220)를 포함할 수 있다. 상기 클럭 생성 회로(210)는 상기 복수의 데이터 및 복수의 클럭 신호를 수신하여 복수의 출력 클럭 신호를 생성할 수 있다. 상기 복수의 데이터는 제 n 데이터(Dn), 제 n+1 데이터(Dn+1), 제 n+2 데이터(Dn+2) 및 제 n+3 데이터(Dn+3)를 포함할 수 있다. n은 1이상의 정수일 수 있다. 상기 복수의 클럭 신호는 제 1 클럭 신호(ICK), 제 2 클럭 신호(QCK), 제 3 클럭 신호(ICKB) 및 제 4 클럭 신호(QCKB)를 포함할 수 있다. 상기 복수의 출력 클럭 신호는 제 1 출력 클럭 신호(ICKO), 제 2 출력 클럭 신호(QCKO), 제 3 출력 클럭 신호(ICKOB) 및 제 4 출력 클럭 신호(QCKOB)를 포함할 수 있다. 도 2에서, 상기 직렬화기(220)는 4:1 직렬화기인 것을 예시하였고, 따라서, 상기 전송 회로(200)가 수신하는 데이터 및 클럭 신호는 각각 4개인 것을 예시하였다. 하지만, 이에 한정하려는 것은 아니며, 직렬화기(220)의 구성에 따라 상기 데이터 및 클럭 신호의 개수는 다양하게 변화될 수 있다. 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)는 순차적으로 소정의 위상 차이를 갖는 클럭 신호일 수 있다. 예를 들어, 상기 소정의 위상 차이는 90도일 수 있다. 상기 제 1 클럭 신호(ICK)는 상기 제 2 클럭 신호(QCK)보다 90도 앞선 위상을 가질 수 있고, 상기 제 2 클럭 신호(QCK)는 상기 제 3 클럭 신호(ICKB)보다 90도 앞선 위상을 가질 수 있다. 상기 제 3 클럭 신호(ICKB)는 상기 제 4 클럭 신호(QCKB)보다 90도 앞선 위상을 가질 수 있다. 상기 제 4 클럭 신호(QCKB)는 상기 제 1 클럭 신호(ICK)보다 90도 앞선 위상을 가질 수 있다.
상기 클럭 생성 회로(210)는 상기 제 n 내제 제 n+3 데이터(Dn, Dn+1, Dn+2, Dn+3) 중 적어도 하나에 기초하여 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB) 중 적어도 하나에 대한 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)를 생성할 수 있다. 상기 직렬화기(220)는 상기 제 n 내지 제 n+3 데이터(Dn, Dn+1, Dn+2, Dn+3)와, 상기 클럭 생성 회로(210)로부터 생성된 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)를 수신할 수 있다. 상기 직렬화기(220)는 상기 제 1 출력 클럭 신호(ICKO)에 동기하여 상기 제 n 데이터(Dn)를 상기 출력 데이터(DOUT)로서 출력할 수 있다. 상기 직렬화기(220)는 상기 제 2 출력 클럭 신호(QCKO)에 동기하여 상기 제 n+1 데이터(Dn+1)를 상기 출력 데이터(DOUT)로서 출력할 수 있다. 상기 직렬화기(220)는 상기 제 3 출력 클럭 신호(ICKOB)에 동기하여 상기 제 n+2 데이터(Dn+2)를 상기 출력 데이터(DOUT)로서 출력할 수 있다. 상기 직렬화기(220)는 상기 제 4 출력 클럭 신호(QCKOB)에 동기하여 상기 제 n+3 데이터(Dn+3)를 상기 출력 데이터(DOUT)로서 출력할 수 있다. 예를 들어, 상기 출력 데이터(DOUT)가 총 8개의 데이터를 포함하는 경우, 상기 직렬화기(220)는 첫 번째 및 다섯 번째 데이터를 상기 제 1 출력 클럭 신호(ICKO)에 동기하여 출력하고, 두 번째 및 여섯 번째 데이터를 상기 제 2 출력 클럭 신호(QCKO)에 동기하여 출력하며, 세 번째 및 일곱 번째 데이터를 상기 제 3 출력 클럭 신호(ICKOB)에 동기하여 출력하고, 네 번째 및 여덟 번째 데이터를 상기 제 4 출력 클럭 신호(QCKOB)에 동기하여 출력할 수 있다.
상기 클럭 생성 회로(210)는 데이터 감지 회로(211) 및 클럭 엠파시스 회로(212)를 포함할 수 있다. 상기 데이터 감지 회로(211)는 상기 제 n 내지 제 n+3 데이터(Dn, Dn+1, Dn+2, Dn+3)를 수신하여 엠파시스 제어신호(EMP<1:4>)를 생성할 수 있다. 상기 데이터 감지 회로(211)는 이전에 출력된 데이터의 레벨과 현재 출력될 데이터의 레벨을 감지하여 상기 엠파시스 제어신호(EMP<1:4>)를 생성할 수 있다. 상기 엠파시스 제어신호(EMP<1:4>)는 복수 비트를 포함할 수 있다. 상기 엠파시스 제어신호(EMP<1:4>)는 각각 할당된 클럭 신호에 대한 엠파시스 동작을 수행할지 여부를 결정할 수 있다. 예를 들어, 상기 엠파시스 제어신호(EMP<1>)는 상기 제 n 데이터(Dn)와 관련된 제 1 클럭 신호(ICK)에 대한 엠파시스 동작을 수행할지 여부를 결정할 수 있고, 상기 엠파시스 제어신호(EMP<2>)는 상기 제 n+1 데이터(Dn+1)와 관련된 제 2 클럭 신호(QCK)에 대한 엠파시스 동작을 수행할지 여부를 결정할 수 있다. 상기 엠파시스 제어신호(EMP<3>)는 상기 제 n+2 데이터(Dn+2)와 관련된 제 3 클럭 신호(ICKB)에 대한 엠파시스 동작을 수행할지 여부를 결정하고, 상기 엠파시스 제어신호(EMP<4>)는 상기 제 n+3 데이터(Dn+3)와 관련된 제 4 클럭 신호(QCKB)에 대한 엠파시스 동작을 수행할지 여부를 결정할 수 있다.
상기 데이터 감지 회로(211)는 상기 제 n 내지 제 n+3 데이터(Dn, Dn+1, Dn+2, Dn+3)에 기초하여 심볼간 간섭(Inter-symbol Interference, ISI)이 심하게 발생할 수 있는 상황을 판단할 수 있다. 상기 심볼간 간섭이 심하게 발생될 수 있는 상황은 신호가 로우 레벨 및/또는 고저항 상태로 유지되다가 갑자기 신호가 하이 레벨로 천이할 때 발생될 수 있다. 또한, 신호가 일정 시간 동안 하이 또는 로우 레벨 중 하나의 레벨로 유지되다가 다른 레벨로 천이할 때 상기 심볼간 간섭이 심하게 발생될 수 있다. 상기 심볼간 간섭은 데이터의 천이 시점을 느리게 하여 데이터의 아이 및/또는 유효 윈도우를 감소시킬 수 있다. 상기 데이터 감지 회로(211)는 상기 심볼간 간섭에 의해 데이터의 아이가 감소되는 것을 방지하기 위해, 상기 전송 회로(200)가 하이 레벨을 갖는 첫 번째 데이터를 출력 데이터(DOUT)로서 출력할 때 상기 첫 번째 데이터가 동기되는 클럭 신호에 대한 상기 엠파시스 동작이 수행될 수 있도록 상기 엠파시스 제어신호(EMP<1:4>)를 생성할 수 있다. 예를 들어, 상기 데이터 감지 회로(211)는 첫 번째 데이터(즉, 제 n 데이터(Dn))가 하이 레벨을 갖고 첫 번째 데이터로부터 상기 출력 데이터(DOUT)를 생성할 때, 상기 제 1 클럭 신호(ICK)에 대한 엠파시스 동작이 수행되어 상기 제 1 출력 클럭 신호(ICKO)가 생성될 수 있도록 상기 엠파시스 제어신호를 인에이블시킬 수 있다. 상기 데이터 감지 회로(211)는 상기 전송 회로(200)가 하이 레벨 또는 로우 레벨 중 하나를 갖는 데이터가 연속해서 임계 횟수만큼 출력되다가 다른 레벨의 데이터가 출력될 때 상기 다른 레벨의 데이터가 동기되는 클럭 신호에 대한 엠파시스 동작이 수행될 수 있도록 상기 엠파시스 제어신호(EMP<1:n>)를 인에이블시킬 수 있다. 상기 임계 횟수는 예를 들어, 3회일 수 있다. 예를 들어, 상기 전송 회로(200)가 각각 로우 레벨을 갖는 제 n+2 데이터(Dn+2), 제 n+3 데이터(Dn+3) 및 제 n 데이터(Dn)를 연속해서 상기 출력 데이터(DOUT)로 출력하고, 다음으로 출력될 제 n+1 데이터(Dn+1)가 하이 레벨을 가질 때, 상기 데이터 감지 회로(211)는 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작을 수행할 수 있도록 상기 엠파시스 제어신호(EMP<2>)를 인에이블시킬 수 있다.
상기 클럭 엠파시스 회로(212)는 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB) 및 상기 엠파시스 제어신호(EMP<1:4>)를 수신하여 상기 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)를 생성할 수 있다. 상기 클럭 엠파시스 회로(212)는 상기 엠파시스 제어신호(EMP<1:4>)에 기초하여 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)에 대한 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)를 생성할 수 있다. 상기 엠파시스 동작은 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)에 비해 상기 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)의 펄스 폭을 확장시키거나, 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)의 라이징 에지에 비해 상기 제 1 내지 제 4 출력 클럭 신호(ICKO, QCKO, ICKOB, QCKOB)의 라이징 에지의 위상을 앞당기는 동작일 수 있다. 상기 클럭 엠파시스 회로(212)는 상기 엠파시스 동작을 수행하기 위해 엠파시스 동작의 대상이 되는 클럭 신호보다 앞선 위상을 갖는 클럭 신호를 사용할 수 있다. 예를 들어, 상기 제 1 클럭 신호(ICK)에 대한 엠파시스 동작은 상기 제 4 클럭 신호(QCKB)를 사용하여 수행될 수 있고, 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작은 상기 제 1 클럭 신호(ICK)를 사용하여 수행될 수 있다. 상기 제 3 클럭 신호(ICKB)에 대한 엠파시스 동작은 상기 제 2 클럭 신호(QCK)를 사용하여 수행될 수 있고, 상기 제 4 클럭 신호(QCKB)에 대한 엠파시스 동작은 상기 제 3 클럭 신호(ICKB)를 사용하여 수행될 수 있다. 상기 클럭 엠파시스 회로(212)는 상기 엠파시스 제어신호(EMP<1:4>)에 기초하여 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB) 중 엠파시스 동작이 필요한 클럭 신호에 대해 선택적으로 엠파시스 동작을 수행할 수 있다. 엠파시스 동작이 수행된 클럭 신호는 펄스 폭이 증가되거나 위상이 앞당겨져 상기 출력 클럭 신호로 출력되고, 엠파시스 동작이 수행되지 않은 클럭 신호는 상기 출력 클럭 신호로 그대로 제공될 수 있다.
도 3은 도 2에 도시된 클럭 엠파시스 회로(212)의 구성을 보여주는 도면이다. 도 3에서, 상기 클럭 엠파시스 회로(212)는 게이팅 신호 생성기(310) 및 클럭 드라이버(320)를 포함할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<1:4>)와 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)를 수신할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<1:4>)와 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)에 기초하여 제 1 내지 제 4 게이팅 클럭 신호(PICK, PQCK, PICKB, PQCKB)를 생성할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<1>)가 인에이블되면, 상기 제 1 클럭 신호(ICK)보다 앞선 위상을 갖는 상기 제 4 클럭 신호(QCKB)를 상기 제 1 게이팅 클럭 신호(PICK)로 출력할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<2>)가 인에이블되면, 상기 제 2 클럭 신호(QCK)보다 앞선 위상을 갖는 상기 제 1 클럭 신호(ICK)를 상기 제 2 게이팅 클럭 신호(PQCK)로 출력할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<3>)가 인에이블되면, 상기 제 3 클럭 신호(ICKB)보다 앞선 위상을 갖는 상기 제 2 클럭 신호(QCK)를 상기 제 3 게이팅 클럭 신호(PICKB)로 출력할 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<4>)가 인에이블되면, 상기 제 4 클럭 신호(QCKB)보다 앞선 위상을 갖는 상기 제 3 클럭 신호(ICKB)를 상기 제 4 게이팅 클럭 신호(PQCKB)로 출력할 수 있다.
상기 클럭 드라이버(320)는 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)와 상기 제 1 내지 제 4 게이팅 클럭 신호(PICK, PQCK, PICKB, PQCKB)를 수신하여 상기 제 1 내지 제 4 출력 신호(ICKO, QCKO, ICKOB, QCKOB)를 생성할 수 있다. 상기 클럭 드라이버(320)는 제 1 드라이버(321), 제 2 드라이버(322), 제 3 드라이버(323) 및 제 4 드라이버(324)를 포함할 수 있다. 상기 제 1 드라이버(321)는 상기 제 1 클럭 신호(ICK) 및 상기 제 1 게이팅 클럭 신호(PICK)를 수신하고, 상기 제 1 게이팅 클럭 신호(PICK)에 기초하여 상기 제 1 클럭 신호(ICK)에 대한 엠파시스 동작을 수행하여 상기 제 1 출력 클럭 신호(ICKO)를 생성할 수 있다. 상기 제 2 드라이버(322)는 상기 제 2 클럭 신호(QCK) 및 상기 제 2 게이팅 클럭 신호(PQCK)를 수신하고, 상기 제 2 게이팅 클럭 신호(PQCK)에 기초하여 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작을 수행하여 상기 제 2 출력 클럭 신호(QCKO)를 생성할 수 있다. 상기 제 3 드라이버(323)는 상기 제 3 클럭 신호(ICKB) 및 상기 제 3 게이팅 클럭 신호(PICKB)를 수신하고, 상기 제 3 게이팅 클럭 신호(PICKB)에 기초하여 상기 제 3 클럭 신호(ICKB)에 대한 엠파시스 동작을 수행하여 상기 제 3 출력 클럭 신호(ICKOB)를 생성할 수 있다. 상기 제 4 드라이버(324)는 상기 제 4 클럭 신호(QCKB) 및 상기 제 4 게이팅 클럭 신호(PQCKB)를 수신하고, 상기 제 4 게이팅 클럭 신호(PQCKB)에 기초하여 상기 제 4 클럭 신호(QCKB)에 대한 엠파시스 동작을 수행하여 상기 제 4 출력 클럭 신호(QCKOB)를 생성할 수 있다.
도 3에서, 상기 제 1 드라이버(321)는 제 1 버퍼부(331) 및 제 1 엠파시스부(341)를 포함할 수 있다. 상기 제 1 버퍼부(331)는 상기 제 1 클럭 신호(ICK)를 버퍼링하여 상기 제 1 출력 클럭 신호(ICKO)를 출력할 수 있다. 상기 제 1 버퍼부(331)는 직렬로 연결되는 짝수개의 인버터로 구성될 수 있고, 도 3에서, 상기 제 1 버퍼부(331)는 제 1 및 제 2 인버터(IV1, IV2)를 포함할 수 있다. 상기 제 1 엠파시스부(341)는 상기 제 1 게이팅 클럭 신호(PICK)를 수신하고, 상기 제 1 게이팅 클럭 신호(PICK)에 기초하여 상기 제 1 출력 클럭 신호(ICKO)를 상기 제 1 클럭 신호(ICK)로 피드백시킬 수 있다. 상기 제 1 엠파시스부(341)는 상기 제 1 출력 클럭 신호(ICKO)를 반전시켜 상기 제 1 클럭 신호(ICK)로 피드백되도록 하여 상기 제 1 클럭 신호(ICK)에 대한 엠파시스 동작 수행될 수 있도록 한다. 상기 제 1 엠파시스부(341)는 상기 제 1 게이팅 클럭 신호(PICK)에 기초하여 턴온되는 제 1 제어 인버터(CIV1)를 포함할 수 있다. 상기 제 1 제어 인버터(CIV1)는 상기 제 1 게이팅 클럭 신호(PICK)가 인에이블되었을 때, 상기 제 1 출력 클럭 신호(ICKO)를 반전시키고, 반전된 신호를 상기 제 1 클럭 신호(ICK)와 연결할 수 있다.
상기 제 2 드라이버(322)는 제 2 버퍼부(332) 및 제 2 엠파시스부(342)를 포함할 수 있다. 상기 제 2 버퍼부(332)는 상기 제 2 클럭 신호(QCK)를 버퍼링하여 상기 제 2 출력 클럭 신호(QCKO)를 출력할 수 있다. 상기 제 2 버퍼부(332)는 제 3 및 제 4 인버터(IV3, IV4)를 포함할 수 있다. 상기 제 2 엠파시스부(342)는 상기 제 2 게이팅 클럭 신호(PQCK)를 수신하고, 상기 제 2 게이팅 클럭 신호(PQCK)에 기초하여 상기 제 2 출력 클럭 신호(QCKO)를 상기 제 2 클럭 신호(QCK)로 피드백시킬 수 있다. 상기 제 2 엠파시스부(342)는 상기 제 2 출력 클럭 신호(QCKO)를 반전시켜 상기 제 2 클럭 신호(QCK)로 피드백되도록 하여 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작 수행될 수 있도록 한다. 상기 제 2 엠파시스부(342)는 상기 제 2 게이팅 클럭 신호(PQCK)에 기초하여 턴온되는 제 2 제어 인버터(CIV2)를 포함할 수 있다. 상기 제 2 제어 인버터(CIV2)는 상기 제 2 게이팅 클럭 신호(PQCK)가 인에이블되었을 때, 상기 제 2 출력 클럭 신호(QCKO)를 반전시키고, 반전된 신호를 상기 제 2 클럭 신호(QCK)와 연결할 수 있다.
상기 제 3 드라이버(323)는 제 3 버퍼부(333) 및 제 3 엠파시스부(343)를 포함할 수 있다. 상기 제 3 버퍼부(333)는 상기 제 3 클럭 신호(ICKB)를 버퍼링하여 상기 제 3 출력 클럭 신호(ICKOB)를 출력할 수 있다. 상기 제 3 버퍼부(333)는 제 5 및 제 6 인버터(IV5, IV6)를 포함할 수 있다. 상기 제 3 엠파시스부(343)는 상기 제 3 게이팅 클럭 신호(PICKB)를 수신하고, 상기 제 3 게이팅 클럭 신호(PICKB)에 기초하여 상기 제 3 출력 클럭 신호(ICKOB)를 상기 제 3 클럭 신호(ICKB)로 피드백시킬 수 있다. 상기 제 3 엠파시스부(343)는 상기 제 3 출력 클럭 신호(ICKOB)를 반전시켜 상기 제 3 클럭 신호(ICKB)로 피드백되도록 하여 상기 제 3 클럭 신호(ICKB)에 대한 엠파시스 동작 수행될 수 있도록 한다. 상기 제 3 엠파시스부(343)는 상기 제 3 게이팅 클럭 신호(PICKB)에 기초하여 턴온되는 제 3 제어 인버터(CIV3)를 포함할 수 있다. 상기 제 3 제어 인버터(CIV3)는 상기 제 3 게이팅 클럭 신호(PICKB)가 인에이블되었을 때, 상기 제 3 출력 클럭 신호(ICKOB)를 반전시키고, 반전된 신호를 상기 제 3 클럭 신호(ICKB)와 연결할 수 있다.
상기 제 4 드라이버(324)는 제 4 버퍼부(334) 및 제 4 엠파시스부(344)를 포함할 수 있다. 상기 제 4 버퍼부(334)는 상기 제 4 클럭 신호(QCKB)를 버퍼링하여 상기 제 4 출력 클럭 신호(QCKOB)를 출력할 수 있다. 상기 제 4 버퍼부(334)는 제 7 및 제 8 인버터(IV7, IV8)를 포함할 수 있다. 상기 제 4 엠파시스부(344)는 상기 제 4 게이팅 클럭 신호(PQCKB)를 수신하고, 상기 제 4 게이팅 클럭 신호(QCKB)에 기초하여 상기 제 4 출력 클럭 신호(QCKOB)를 상기 제 4 클럭 신호(QCKB)로 피드백시킬 수 있다. 상기 제 4 엠파시스부(344)는 상기 제 4 출력 클럭 신호(QCKOB)를 반전시켜 상기 제 4 클럭 신호(QCKB)로 피드백되도록 하여 상기 제 4 클럭 신호(QCKB)에 대한 엠파시스 동작 수행될 수 있도록 한다. 상기 제 4 엠파시스부(344)는 상기 제 4 게이팅 클럭 신호(PQCKB)에 기초하여 턴온되는 제 4 제어 인버터(CIV4)를 포함할 수 있다. 상기 제 4 제어 인버터(CIV4)는 상기 제 4 게이팅 클럭 신호(PQCKB)가 인에이블되었을 때, 상기 제 4 출력 클럭 신호(QCKOB)를 반전시키고, 반전된 신호를 상기 제 4 클럭 신호(QCKB)와 연결할 수 있다.
도 4는 본 발명의 실시예에 따른 전송 회로(200)의 동작을 보여주는 도면이다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 전송 회로(200) 및 반도체 시스템(1)의 동작을 설명하면 다음과 같다. 상기 제 1 반도체 장치(110)가 제 2 반도체 장치(120)로 8개 데이터를 전송하는 경우를 예시하기로 한다. 도 4에서, BL1은 첫 번째 데이터일 수 있고, BL2는 두 번째 데이터일 수 있으며, BL3은 세 번째 데이터일 수 있고, BL4는 네 번째 데이터일 수 있으며, BL5는 다섯 번째 데이터일 수 있고, BL6는 여섯 번째 데이터일 수 있으며, BL7은 일곱 번째 데이터일 수 있고, BL8은 여덟 번째 데이터일 수 있다. BL1 및 BL5는 제 n 데이터(Dn)일 수 있고, BL2 및 BL6는 제 n+1 데이터(Dn+1)일 수 있으며, BL3 및 BL7은 제 n+2 데이터(Dn+2)일 수 있고, BL4 및 BL8은 제 n+3 데이터(Dn+3)일 수 있다. BL1은 첫 번째 데이터이고, 하이 레벨("H")을 가질 수 있다. 예를 들어, 상기 제 1 클럭 신호(ICK)의 라이징 에지는 BL1 및 BL5와 센터 얼라인 될 수 있고, 상기 제 2 클럭 신호(QCK)의 라이징 에지는 BL2와 BL6와 센터 얼라인 될 수 있으며, 상기 제 3 클럭 신호(ICKB)의 라이징 에지는 BL3 및 BL7과 센터 얼라인 될 수 있고, 상기 제 4 클럭 신호(QCKB)의 라이징 에지는 BL4 및 BL8과 센터 얼라인 될 수 있다.
상기 BL1이 출력되기 이전에 어떠한 데이터가 출력되지 않았고 상기 BL1이 하이 레벨을 가지므로, 상기 데이터 감지 회로(211)는 상기 엠파시스 제어신호(EMP<1>)를 인에이블시킬 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<1>)에 기초하여 상기 제 4 클럭 신호(QCKB)에 기초하여 상기 제 1 게이팅 클럭 신호(PICK)를 생성할 수 있다. 상기 제 1 드라이버(321)의 제 1 엠파시스부(341)는 상기 제 1 게이팅 클럭 신호(PICK)에 기초하여 상기 제 1 출력 클럭 신호(ICKO)를 반전시키고, 반전된 신호를 상기 제 1 클럭 신호(ICK)와 연결할 수 있다. 상기 제 1 게이팅 클럭 신호(PICK)가 인에이블되었을 때 상기 제 1 출력 클럭 신호(ICKO)는 로우 레벨이므로, 하이 레벨의 신호가 상기 제 1 클럭 신호(ICK)로 제공되어 상기 제 1 클럭 신호(ICK)에 대한 엠파시스 동작이 수행될 수 있다. 따라서, 상기 제 1 출력 클럭 신호(ICKO)의 라이징 에지는 상기 제 1 클럭 신호(ICK)의 라이징 에지보다 먼저 생성될 수 있고, 상기 제 1 출력 클럭 신호(ICKO)는 상기 제 1 클럭 신호(ICK)보다 넓은 펄스 폭을 가질 수 있다. 도 4에서, 점선으로 표기된 시점보다 앞선 시점에서 상기 제 1 출력 클럭 신호(ICKO)가 인에이블될 수 있다. 상기 직렬화기(220)는 상기 제 1 클럭 신호(ICK)에 비해 위상이 앞당겨진 상기 제 1 출력 클럭 신호(ICKO)에 동기하여 상기 BL1을 상기 출력 데이터(DOUT)로서 출력할 수 있다. 따라서, 상기 첫 번째 출력 데이터(DQ1)의 아이 및/또는 유효 윈도우는 상기 제 1 출력 클럭 신호(ICKO)의 위상이 앞당겨진 만큼 증가될 수 있고, 하이 레벨을 갖는 첫 번째 출력 데이터(DQ1)가 정확하게 출력될 수 있다. 만약, BL1이 로우 레벨이고 BL2가 하이 레벨이라면, 첫 번째로 출력되는 하이 레벨 데이터는 BL2이므로 상기 데이터 감지 회로(211)는 상기 엠파시스 제어신호(EMP<2>)를 인에이블시키고, 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작이 수행될 수 있으며, 두 번째 출력 데이터(DQ2)의 아이 및 유효 윈도우가 증가될 수 있다.
BL2, BL3, BL4 및 BL5는 모두 로우 레벨("L")을 가지므로, 상기 데이터 감지 회로(211)는 상기 엠파시스 제어신호(EMP<1:4>)를 인에이블시키지 않을 수 있고, 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)에 대한 엠파시스 동작이 수행되지 않을 수 있다. 따라서, 상기 BL2는 상기 제 2 클럭 신호(QCK)와 동일한 위상을 갖는 제 2 출력 클럭 신호(QCKO)에 동기하여 두 번째 출력 데이터로(DQ2)서 출력될 수 있고, 상기 BL3은 상기 제 3 클럭 신호(ICKB)와 동일한 위상을 갖는 제 3 출력 클럭 신호(ICKOB)에 동기하여 세 번째 출력 데이터(DQ3)로서 출력될 수 있다. 상기 BL4는 상기 제 4 클럭 신호(QCKB)와 동일한 위상을 갖는 제 4 출력 클럭 신호(QCKOB)에 동기하여 네 번째 출력 데이터(DQ4)로서 출력될 수 있고, 상기 BL5는 상기 제 1 클럭 신호(ICK)와 동일한 위상을 갖는 제 1 출력 클럭 신호(ICKO)에 동기하여 다섯 번째 출력 데이터(DQ5)로서 출력될 수 있다.
BL6는 하이 레벨("H")을 가질 수 있고, 상기 데이터 감지 회로(211)는 BL6가 출력되기 이전에 로우 레벨을 갖는 데이터가 연속적으로 출력되었음을 감지할 수 있다. BL2 내지 BL5가 로우 레벨("L")이고 BL6가 하이 레벨("H")이므로, 상기 데이터 감지 회로(211)는 임계 횟수 이상으로 로우 레벨의 데이터가 출력되다가 하이 레벨의 데이터가 출력되는 것을 감지하고, BL6와 관련된 상기 엠파시스 제어신호(EMP<2>)를 인에이블시킬 수 있다. 상기 게이팅 신호 생성기(310)는 상기 엠파시스 제어신호(EMP<2>)에 기초하여 상기 제 1 클럭 신호(ICK)로부터 상기 제 2 게이팅 클럭 신호(PQCK)를 생성할 수 있다. 상기 제 2 드라이버(322)의 제 2 엠파시스부(342)는 상기 제 2 게이팅 클럭 신호(PQCK)에 기초하여 상기 제 2 출력 클럭 신호(QCKO)를 반전시키고, 반전된 신호를 상기 제 2 클럭 신호(QCK)와 연결할 수 있다. 상기 제 2 게이팅 클럭 신호(PQCK)가 인에이블되었을 때 상기 제 2 출력 클럭 신호(QCKO)는 로우 레벨이므로, 하이 레벨의 신호가 상기 제 2 클럭 신호(QCK)로 제공되어 상기 제 2 클럭 신호(QCK)에 대한 엠파시스 동작이 수행될 수 있다. 따라서, 상기 제 2 출력 클럭 신호(QCKO)의 라이징 에지는 상기 제 2 클럭 신호(QCK)의 라이징 에지보다 먼저 생성될 수 있고, 상기 제 2 출력 클럭 신호(QCKO)는 상기 제 2 클럭 신호(QCK)보다 넓은 펄스 폭을 가질 수 있다. 도 4에서, 점선으로 표기된 시점 보다 앞선 시점에서 상기 제 2 출력 클럭 신호(QCKO)가 인에이블될 수 있다. 상기 직렬화기(220)는 상기 제 2 클럭 신호(QCK)에 비해 위상이 앞당겨진 상기 제 2 출력 클럭 신호(QCK)에 동기하여 상기 BL6을 상기 출력 데이터(DOUT)로서 출력할 수 있다. 따라서, 상기 여섯 번째 출력 데이터(DQ6)의 아이 및/또는 유효 윈도우는 상기 제 2 출력 클럭 신호의 위상이 앞당겨진 만큼 증가될 수 있고, 하이 레벨을 갖는 여섯 번째 출력 데이터(DQ6)가 정확하게 출력될 수 있다.
BL7 및 BL8은 모두 로우 하이 레벨("H")을 가지므로, 상기 데이터 감지 회로(211)는 상기 엠파시스 제어신호(EMP<3:4>)를 인에이블시키지 않을 수 있고, 상기 제 3 및 제 4 클럭 신호(ICKB, QCKB)에 대한 엠파시스 동작이 수행되지 않을 수 있다. 따라서, 상기 BL7은 상기 제 3 클럭 신호(ICKB)와 동일한 위상을 갖는 제 3 출력 클럭 신호(ICKOB)에 동기하여 일곱 번째 출력 데이터(DQ7)로서 출력될 수 있고, 상기 BL8은 상기 제 4 클럭 신호(QCKB)와 동일한 위상을 갖는 제 4 출력 클럭 신호(OCKOB)에 동기하여 여덟 번째 출력 데이터(DQ8)로서 출력될 수 있다.
도 5는 이상적인 경우, 종래 및 본 발명의 실시예에 따른 전송 회로로부터출력되는 출력 데이터를 도시하는 도면이다. 이상적인 경우(Ideal), 첫 번째 내지 여덟 번째 출력 데이터(DQ1-DQ8)는 서로 동일하면서 넓은 아이를 갖도록 생성될 수 있다. 도 5에서, 빗금으로 표기된 부분이 데이터 아이에 해당할 수 있다. 첫 번째 출력 데이터(DQ1)가 하이 레벨일 때, 종래와 같이 첫 번째 출력 데이터(DQ1)의 아이가 감소되는 현상이 발생될 수 있다. 첫 번째 출력 데이터(DQ1)가 출력되기 이전에 상기 출력 데이터의 레벨은 로우 레벨 또는 고저항 상태로 유지되고, 상기 로우 레벨 또는 고저항 상태를 유지하다가 하이 레벨의 출력 데이터가 출력되는 경우 심볼간 간섭이 심하게 발생될 수 있다. 따라서, 상기 첫 번째 출력 데이터(DQ1)의 아이 또는 유효 윈도우가 감소될 수 있다. 본 발명의 실시예에 따른 전송 회로(200)는 도 4에 도시된 것과 같이 첫 번째 출력 데이터(DQ1)를 출력하는데 사용되는 제 1 클럭 신호(ICK)에 대한 엠파시스 동작을 수행하여, 상기 제 1 클럭 신호(ICK)보다 앞선 위상을 갖는 제 1 출력 클럭 신호(ICKO)를 생성할 수 있다. 상기 첫 번째 출력 데이터(DQ1)는 상기 제 1 클럭 신호(ICK)보다 앞선 위상을 갖는 제 1 출력 클럭 신호(ICKO)에 기초하여 출력되므로, 심볼간 간섭이 발생하는 상황에서도 종래보다 넓은 데이터 아이를 가질 수 있고, 이상적인 경우와 실질적으로 동일한 크기의 아이를 갖는 출력 데이터가 생성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 복수의 클럭 신호를 수신하여 복수의 출력 클럭 신호를 생성하고, 복수의 데이터의 로직 레벨을 감지하여 상기 복수의 클럭 신호 중에서 특정 출력 클럭 신호의 위상을 앞당기는 클럭 생성 회로; 및
    상기 복수의 출력 클럭 신호에 동기하여 상기 복수의 데이터를 출력 데이터로서 각각 출력하는 직렬화기를 포함하는 전송 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 생성 회로는 상기 복수의 클럭 신호의 펄스 폭을 확장시켜 상기 복수의 출력 클럭 신호를 생성하는 전송 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 생성 회로는 상기 복수의 클럭 신호의 라이징 에지의 위상을 앞당겨서 상기 복수의 출력 클럭 신호를 생성하는 전송 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 생성 회로는 상기 복수의 데이터 중 처음으로 하이 레벨을 갖는 데이터가 출력될 때, 상기 하이 레벨을 갖는 데이터가 동기되는 클럭 신호에 대해 엠파시스 동작을 수행하여 상기 출력 클럭 신호를 생성하는 전송 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 생성 회로는 로우 레벨 또는 하이 레벨 중 하나를 갖는 데이터가 연속으로 임계 횟수만큼 상기 출력 데이터로 출력된 후 다른 레벨을 갖는 데이터가 상기 출력 데이터로 출력될 때, 상기 다른 레벨을 갖는 데이터가 동기되는 클럭 신호에 대해 엠파시스 동작을 수행하여 상기 출력 클럭 신호를 생성하는 전송 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 클럭 생성 회로는 상기 복수의 데이터를 감지하여 엠파시스 제어신호를 생성하는 데이터 감지 회로; 및
    상기 복수의 클럭 신호 및 상기 엠파시스 제어신호에 기초하여 상기 복수의 클럭 신호에 대한 엠파시스 동작을 수행하여 상기 복수의 출력 클럭 신호를 생성하는 클럭 엠파시스 회로를 포함하는 전송 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 클럭 엠파시스 회로는 상기 엠파시스 제어신호에 기초하여 상기 복수의 클럭 신호로부터 복수의 게이팅 클럭 신호를 생성하는 게이팅 신호 생성기; 및
    상기 복수의 게이팅 클럭 신호에 기초하여 상기 복수의 클럭 신호로부터 상기 복수의 출력 클럭 신호를 생성하는 클럭 드라이버를 포함하는 전송 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 게이팅 신호 생성기는 특정 엠파시스 제어신호가 인에이블되었을 때, 상기 특정 엠파시스 제어신호와 관련된 클럭 신호보다 앞선 위상을 갖는 클럭 신호를 게이팅 클럭 신호로서 출력하는 전송 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 클럭 드라이버는 상기 복수의 게이팅 클럭 신호에 기초하여 상기 복수의 클럭 신호의 위상을 앞당겨 상기 복수의 출력 클럭 신호를 생성하는 전송 회로.
  10. 제 1 출력 클럭 신호에 동기하여 제 n 데이터를 출력 데이터로 출력하고, 제 2 출력 클럭 신호에 동기하여 제 n+1 데이터를 상기 출력 데이터로 출력하며, 제 3 출력 클럭 신호에 동기하여 제 n+2 데이터를 상기 출력 데이터로 출력하고, 제 4 출력 클럭 신호에 동기하여 제 n+3 데이터를 상기 출력 데이터로 출력하며, n은 1이상의 정수인 직렬화기; 및
    제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호로부터 상기 제 1 출력 클럭 신호, 상기 제 2 출력 클럭 신호, 상기 제 3 출력 클럭 신호 및 상기 제 4 출력 클럭 신호를 생성하고, 상기 제 n 데이터, 상기 제 n+1 데이터, 상기 제 n+2 데이터 및 상기 제 n+3 데이터의 로직 레벨을 감지하여 상기 제 1 내지 제 4 출력 클럭 신호 중 적어도 하나의 위상을 앞당기는 클럭 생성 회로를 포함하는 전송 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 클럭 생성 회로는 상기 제 n 데이터, 상기 제 n+1 데이터, 상기 n+2 데이터 및 상기 제 n+3 데이터 중 적어도 하나에 기초하여 상기 제 1 내지 제 4 클럭 신호 중 적어도 하나에 대해 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호를 생성하는 전송 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 엠파시스 동작이 수행되어 생성된 출력 클럭 신호는 대응하는 클럭 신호보다 앞선 위상을 갖거나 넓은 펄스 폭을 갖는 전송 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 클럭 생성 회로는 상기 제 n 내지 제 n+3 데이터 중 처음으로 하이 레벨을 갖는 데이터가 출력될 때, 상기 하이 레벨을 갖는 데이터가 동기되는 클럭 신호에 대해 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호를 생성하는 전송 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 클럭 생성 회로는 로우 레벨 또는 하이 레벨 중 하나를 갖는 데이터가 연속으로 임계 횟수만큼 상기 출력 데이터로 출력된 후 다른 레벨을 갖는 데이터가 상기 출력 데이터로 출력될 때, 상기 다른 레벨을 갖는 데이터가 동기되는 클럭 신호에 대해 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호를 생성하는 전송 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 클럭 생성 회로는 상기 제 n 내지 제 n+3 데이터를 감지하여 엠파시스 제어신호를 생성하는 데이터 감지 회로; 및
    상기 엠파시스 제어신호에 기초하여 상기 제 1 내지 제 4 클럭 신호에 대한 엠파시스 동작을 수행하여 상기 제 1 내지 제 4 출력 클럭 신호를 생성하는 클럭 엠파시스 회로를 포함하는 전송 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 클럭 엠파시스 회로는 상기 엠파시스 제어신호에 기초하여 상기 제 1 내지 제 4 클럭 신호로부터 제 1 내지 제 4 게이팅 클럭 신호를 생성하는 게이팅 신호 생성기; 및
    상기 제 1 내지 제 4 게이팅 클럭 신호에 기초하여 상기 제 1 내지 제 4 클럭 신호로부터 상기 제 1 내지 제 4 출력 클럭 신호를 생성하는 클럭 드라이버를 포함하는 전송 회로
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 게이팅 신호 생성기는 상기 엠파시스 제어신호에 기초하여 상기 제 4 클럭 신호를 사용하여 상기 제 1 게이팅 클럭 신호를 생성하고, 상기 제 1 클럭 신호를 사용하여 상기 제 2 게이팅 클럭 신호를 생성하며, 상기 제 2 클럭 신호를 사용하여 상기 제 3 게이팅 클럭 신호를 생성하고, 상기 제 3 클럭 신호를 사용하여 상기 제 4 게이팅 클럭 신호를 생성하는 전송 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 클럭 드라이버는 상기 제 1 클럭 신호를 버퍼링하여 상기 제 1 출력 클럭 신호를 생성하고, 상기 제 1 게이팅 클럭 신호에 기초하여 상기 제 1 출력 클럭 신호를 상기 제 1 클럭 신호로 피드백하는 제 1 드라이버;
    상기 제 2 클럭 신호를 버퍼링하여 상기 제 2 출력 클럭 신호를 생성하고, 상기 제 2 게이팅 클럭 신호에 기초하여 상기 제 2 출력 클럭 신호를 상기 제 2 클럭 신호로 피드백하는 제 2 드라이버;
    상기 제 3 클럭 신호를 버퍼링하여 상기 제 3 출력 클럭 신호를 생성하고, 상기 제 3 게이팅 클럭 신호에 기초하여 상기 제 3 출력 클럭 신호를 상기 제 3 클럭 신호로 피드백하는 제 3 드라이버; 및
    상기 제 4 클럭 신호를 버퍼링하여 상기 제 4 출력 클럭 신호를 생성하고, 상기 제 4 게이팅 클럭 신호에 기초하여 상기 제 4 출력 클럭 신호를 상기 제 4 클럭 신호로 피드백하는 제 4 드라이버를 포함하는 전송 회로.
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