CN111164693B - 多相位时钟分割 - Google Patents

多相位时钟分割 Download PDF

Info

Publication number
CN111164693B
CN111164693B CN201880064072.9A CN201880064072A CN111164693B CN 111164693 B CN111164693 B CN 111164693B CN 201880064072 A CN201880064072 A CN 201880064072A CN 111164693 B CN111164693 B CN 111164693B
Authority
CN
China
Prior art keywords
data strobe
semiconductor device
phase
circuitry
phases
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880064072.9A
Other languages
English (en)
Other versions
CN111164693A (zh
Inventor
D·B·彭妮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN202110164265.5A priority Critical patent/CN112908378B/zh
Publication of CN111164693A publication Critical patent/CN111164693A/zh
Application granted granted Critical
Publication of CN111164693B publication Critical patent/CN111164693B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

装置和方法包含在半导体装置(10)的命令接口(14)处接收用于将数据写入到存储器(12)的写入命令。在所述半导体装置(10)的数据选通(DQS)引脚处接收外部数据选通(51，52)。使用用于将接收到的数据选通(51，52)分成要在将所述数据写入到所述存储器(12)时使用的多个相位的相位分割电路系统(50)将所述外部数据选通(51，52)分成多个相位。

Description

多相位时钟分割
技术领域
本公开的实施例总体上涉及半导体装置领域。更具体地，本公开的实施例涉及在起始相位未知时使用多相位时钟。
背景技术
半导体装置(例如，存储器装置)经常利用时钟来执行功能。随着频率速度增加，将快速时钟分成多个相位可能有助于一部分(例如，动态随机存取存储器(DRAM))的内部使用。然而，通过将时钟分成多个相位，哪个起始相位首先接收第一进入时钟对于所述时钟来说是未知的。可变写入前导码长度在写入前导码长度从默认长度改变时也可以造成对多个相位中的相位的不正确位计数。
本公开的实施例可以涉及上文阐述的问题中的一或多个问题。
附图说明
图1是展示了根据本公开的实施例的存储器装置的某些特征的简化框图；
图2是根据本公开的实施例的用于接收针对写入命令的数据选通并将所述数据选通分割成多个相位的多相位生成电路系统的示意图；
图3是根据本公开的实施例的来自图2的多相位生成电路系统的外部数据选通和数据选通的多个相位的图；
图4是根据本公开的实施例的来自图2的具有两个突发而在突发之间无需复位的多相位生成电路系统的外部数据选通和数据选通的多个相位的图；
图5是根据本公开的实施例的可以将写入命令用作针对外部数据选通的参考点的写入命令参考电路系统的示意图；
图6是根据本公开的实施例的可以用于捕获写入命令并且对一或多个相位执行位计数的电路系统的示意图；
图7是根据本公开的实施例的可以用于检测图2的多个相位中的哪个相位首先已被接收的相位检测电路系统的示意图；
图8是根据本公开的实施例的产生于图7的相位检测电路系统的计数信号和引导信号的图；
图9是根据本公开的实施例的可以用于检测图2的多个相位中的哪个相位首先已被接收的双通道相位检测电路系统的示意图；
图10是根据本公开的实施例的产生于图7的相位检测电路系统的计数信号和引导信号的图；
图11是展示了根据本公开的实施例的针对图2的写入命令的不同写入前导码长度的不同位计数定时的定时图；
图12是根据本公开的实施例的用于对对应于图2的相位的通道的位计数的电路系统的示意图，所述电路系统还包含一起提供针对可变写入前导码长度的灵活性的延迟电路系统、选择电路系统和选择器；
图13是图12的根据本公开的实施例的延迟电路系统和选择器的示意图；并且
图14是图12的根据本公开的实施例的选择电路系统的示意图。
具体实施方式
下面将描述一或多个具体实施例。在致力于提供对这些实施例的简明描述时，说明书中未描述实际实施方案的所有特征。应了解的是，在任何这种实际实施方案的开发中，如在任何工程或设计方案中，必须作出大量实施方案特定的决定以实现开发者的特定目标，如符合系统相关的和商业相关的约束，所述目标可能因实施方案而变化。此外，应了解的是，这种开发努力可能复杂且耗时，但是这对受益于本公开的普通技术人员而言仍是设计、生产和制造上的例行工作。
外部时钟频率处于快速时钟频率(如用于DDR5的那些频率)时可以被分割，以供由DRAM内部使用。例如，可以针对单个外部时钟而内部地生成多个(例如，4个)相位。在针对数据选通引脚(DQS)分割时钟时，多相位发生器的启动状态在输入写入命令时可以不是已知的，因为DQS时钟可以仅在输入写入数据突发时启动或停止。这些突发可以发生得如此靠近，以至于没有足够的时间使DQS时钟电路系统在突发之间复位。然而，应该知道由发生器产生的哪个相位是引导的，以便正确捕获写入数据并对写入数据进行排序。
此外，如果写入前导码的长度是可编程的，则在没有用于延迟对位进行计数直到适当的时间段已经消逝的任选延迟的情况下，开始对DQS相位中的位计数的周期可能引起不正确的位计数。因此，可以包含在使用第一前导码长度(例如，2个或3个循环)时选择进行使用并且在使用第二前导码长度(例如，1个循环)时可以绕过的延迟电路系统。
现在转向附图，图1是展示了存储器装置10的某些特征的简化框图。具体地，图1的框图是展示了存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与先前几代DDR SDRAM相比，DDR5 SDRAM的各个特征允许降低的功率消耗、更多的带宽和更大的存储容量。
存储器装置10可以包含多个存储器库12。例如，存储器库12可以是DDR5 SDRAM存储器库。存储器库12可以设置在一或多个芯片(例如，SDRAM芯片)上，所述一或多个芯片布置在双列直插式存储器模块(DIMMS)上。如将了解的，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可以包含一或多个存储器库12。存储器装置10表示单个存储器芯片(例如，SDRAM芯片)的具有多个存储器库12的一部分。对于DDR5，存储器库12可以进一步被布置成形成库组。例如，对于8千兆字节(Gb)的DDR5 SDRAM，存储器芯片可以包含被布置到8个库组的16个存储器库12，每个库组包含2个存储器库。例如，对于16Gb的DDR5 SDRAM，存储器芯片可以包含被布置到8个库组的32个存储器库12，每个库组包含4个存储器库。存储器库12在存储器装置10上的各种其它配置、组织和大小可以根据整个系统的应用和设计而利用。
存储器装置10可以包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从如处理器或控制器等外部装置(未示出)提供多个信号(例如，信号15)。处理器或控制器可以向存储器装置10提供各种信号15，以促进要写入到存储器装置10或从存储器装置读取的数据的发射和接收。
如将了解的，命令接口14可以包含例如用于确保适当处理信号15的多个电路，如时钟输入电路18和命令地址输入电路20。命令接口14可以从外部装置接收一或多个时钟信号。通常，双数据速率(DDR)存储器利用一对差分系统时钟信号，在本文称为真(true)时钟信号(Clk_t/)和条(bar)时钟信号(Clk_b)。DDR的正时钟沿是指上升真时钟信号Clk_t/与下降条时钟信号Clk_b交叉的点，而负时钟沿指示下降真时钟信号Clk_t/的转变和条时钟信号Clk_b的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正沿上输入并且数据在正时钟沿和负时钟沿两者上发射或接收。
时钟输入电路18接收真时钟信号(Clk_t/)和条时钟信号(Clk_b)并生成内部时钟信号CLK。内部时钟信号CLK提供给内部时钟发生器，如延迟锁相环(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK而生成相位控制的内部时钟信号LCLK。相位控制的内部时钟信号LCLK例如提供给I/O接口16并用作用于确定读取数据的输出定时的定时信号。在一些实施例中，如下文所讨论的，时钟输入电路18可以包含将时钟信号分离成多个(例如，4个)相位的电路系统。时钟输入电路18还可以包含用于在脉冲组出现地过于频繁而不能使时钟输入电路18在脉冲组之间复位时检测哪个相位接收第一脉冲的相位检测电路系统。
一或多个内部时钟信号/相位CLK也可以提供给存储器装置10内的各个其它组件并且可以用于生成各种另外的内部时钟信号。例如，内部时钟信号CLK可以提供给命令解码器32。命令解码器32可以从命令总线34接收命令信号并且可以解码所述命令信号以提供各种内部命令。例如，命令解码器32可以通过总线36向DLL电路30提供命令信号以协调相位控制的内部时钟信号LCLK的生成。例如，相位控制的内部时钟信号LCLK可以用于通过IO接口16对数据计时。
进一步地，命令解码器32可以解码如读取命令、写入命令、模式寄存器设置命令、激活命令等等命令并且通过总线路径40提供对对应于命令的特定存储器库12的访问。如将了解的，存储器装置10可以包含如行解码器和列解码器等用于促进对存储器库12的访问的各种其它解码器。在一个实施例中，每个存储器库12包含库控制块22，所述库控制块提供必要的解码(例如，行解码器和列解码器)以及如定时控制和数据控制等用于促进到和来自存储器库12的命令的执行的其它特征。
存储器装置10基于从外部装置(如处理器)接收到的命令/地址信号来执行操作，如读取命令和写入命令。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。命令/地址信号是使用时钟信号(Clk_t/和Clk_b)计时到命令接口14的。例如，命令接口可以包含命令地址输入电路20，所述命令地址输入电路被配置成通过命令解码器32接收和发射用于提供对存储器库12的访问的命令。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够在进入CA<13:0>总线上处理命令。对存储器装置10内的特定存储器库12的访问是用命令在CA<13:0>总线上编码的。
另外，命令接口14可以被配置成接收多个其它命令信号。例如，可以提供命令/地址片上终结信号(CA_ODT)以促进在存储器装置10内进行适当的阻抗匹配。复位命令(RESET_n)可以用于例如在加电期间使命令接口14、状态寄存器、状态机等复位。命令接口14还可以接收可以被提供用于例如根据针对特定存储器装置10的命令/地址路由来使命令/地址总线上的命令/地址信号CA<13:0>的状态反相的命令/地址反相(CAI)信号。还可以提供镜像(MIR)信号来促进镜像功能。MIR信号可以用于基于特定应用中的多个存储器装置的配置对信号进行多路复用，使得所述信号可以被交换以实现信号到存储器装置10的某种路由。也可以提供用于促进对存储器装置10的测试的各种信号，如测试使能(TEN)信号。例如，TEN信号可以用于将存储器装置10放置到测试模式中，以便进行连接性测试。
命令接口14还可以用于向系统处理器或控制器提供针对可以检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，则可以从存储器装置10发射警报信号(ALERT_n)。还可以生成其它警报信号。进一步地，用于从存储器装置10发射警报信号(ALERT_n)的总线和引脚在某些操作(如上文描述的使用TEN信号执行的连接性测试模式)期间可以用作输入引脚。
可以利用上文讨论的命令和计时信号借助于通过IO接口16发射和接收数据信号44来向和从存储器装置10发送数据。更具体地，可以通过包含多个双向数据总线的数据路径46向存储器库12发送数据或从所述存储器库检索数据。数据IO信号(通常称为DQ信号)通常是在一或多个双向数据总线中发射和接收的。对于某些存储器装置，如DDR5SDRAM存储器装置，IO信号可以分成上字节和下字节。例如，对于x16存储器装置，IO信号可以分成例如对应于数据信号的上字节和下字节的上IO信号和下IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，某些存储器装置(如DDR存储器装置)可以利用通常称为DQS信号的数据选通信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号是具有预定模式的有效另外数据输出(DQ)信号。对于写入命令，DQS信号用作用于捕获对应的输入数据的时钟信号。至于时钟信号(Clk_t/和Clk_b)，DQS信号可以作为一对差分数据选通信号(DQS_t/和DQS_b)提供，以在读取和写入期间提供差分对信令。对于某些存储器装置，如DDR5 SDRAM存储器装置，DQS信号的差分对可以分成例如对应于向和从存储器装置10发送的数据的上字节和下字节的上数据选通信号和下数据选通信号(例如，UDQS_t/和UDQS_b；LDQS_t/和LDQS_b)。在一些实施例中，如下文讨论的，IO接口16可以包含将DQS信号分离成多个(例如，4个)相位的分相器电路系统48。IO接口16还可以包含用于在DQS引脚上的脉冲组出现地过于频繁而不能使时钟输入电路18在脉冲组之间复位时检测哪个相位接收第一脉冲的相位检测电路系统。
还可以通过IO接口16向存储器装置10提供阻抗(ZQ)校准信号。ZQ校准信号可以提供给参考引脚并且用于通过调整存储器装置10的上拉电阻器和下拉电阻器而在过程、电压和温度(PVT)值改变时调谐输出驱动器和ODT值。因为PVT特性可以影响ZQ电阻器值，所以可以向ZQ参考引脚提供用于调整电阻以将输入阻抗校准成已知值的ZQ校准信号。如将了解的，精密电阻器通常耦接在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，可以通过IO接口16向存储器装置10提供环回信号(LOOPBACK)。环回信号在测试或调试阶段期间可以用于将存储器装置10设置成其中将信号通过同一引脚通过存储器装置10环回的模式。例如，环回信号可以用于设置存储器装置10，以测试存储器装置10的数据输出(DQ)。环回可以包含数据和选通两者或者可能仅包含数据引脚。这通常旨在用于监测由存储器装置10在IO接口16处捕获的数据。
如将了解的，也可以将如供电电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件并入到存储器装置10中。因此，应当理解，仅提供图1的框图来突出存储器装置10的某些功能特征，以帮助后续的详细描述。
图2展示了可以在IO接口16中实施的多相位生成电路系统50。多相位生成电路系统50接收以与时钟相同的速度运行的外部DQS(XDQSt)信号51(例如，UDQS_t)并且可以打开或关闭。在一些实施例中，如先前讨论的，外部DQS信号51可以伴有与外部DQS信号51互补的外部条DQS(XDQSb)信号52。这些信号可以发射到放大器53以提供内部DS信号54和/或互补内部DS错误(DSF)信号56。放大器53将外部DQS信号51的功率从外部电平变为适合于在存储器装置10中使用的电平。
如所展示的，多相位生成电路系统50将内部DS信号54和/或内部DS错误信号用于使用切换触发器60分出信号，所述切换触发器在每次内部DS信号54上出现脉冲时就切换其输出。多相位生成电路系统50还包含锁存器62，所述锁存器锁存切换触发器60的输出以跟踪内部DS信号54的下降沿。换句话说，切换触发器60设置使上升沿触发器64和/或66的状态在内部DS信号54的上升沿上改变的上升模式。此外，切换触发器60和锁存器62一起工作以设置使下降沿触发器68和/或70的状态在内部DS信号54的下降沿期间改变的下降模式。
DS0 72对应于上升沿触发器64的输出。DS0 72随着外部DQS信号51的每隔一次上升而转变为高。DS360 74对应于上升沿触发器66的输出。DS360 74在外部DQS信号51的上升沿上在使DS0 72转变为高之间转变为高。换句话说，外部DQS信号51的上升沿在使DS0 72与DS360变为高之间交替。
DS180 76对应于下降沿触发器68的输出。由于内部DS错误(DSF)信号56的使用，DS180 76随着外部DQS信号51的每隔一个下降沿而转变为高。类似地，DS540 78对应于下降沿触发器70的输出并且随着外部DQS信号51的其它交替下降沿而转变为高。换句话说，DS072、DS360 74、DS180 76和DS540 78各自为在接收到外部DQS信号51的对应的上升沿或下降沿时转变为高的半频信号。
图3展示了示出波形102、104、106、108和110的图100。波形102展示了外部DQS信号51的实施例。波形104展示了产生于外部DQS信号51的DS0 72。波形106展示了产生于外部DQS信号51的DS180 76。波形108展示了产生于外部DQS信号51的DS360 74。波形110展示了产生于外部DQS信号51的DS540 78。如所展示的，波形102具有第一频率，并且波形104、106、108和110的频率为第一频率的一半频率。
波形102的下降沿112引起波形110的上升114。类似地，波形102的上升沿116引起波形104的上升118。同样，波形102的下降沿120引起波形106的上升122，并且波形102的上升沿124引起波形108的上升126。波形102的下降沿128引起波形110的另一个上升130。
图4展示了图150，所述图描绘了多相位生成电路系统50的可能检测问题。即，多相位生成电路系统50的相位输出的顺序可以取决于多相位生成电路系统50的启动状态。外部DQS信号51不是连续时钟。相反，外部DQS信号仅针对写入数据输入而启动和停止；启动状态可以在写入数据输入突发之间变化。这种变化可以取决于突发的长度和/或前导码/后导码沿是否包含在外部DQS信号51中。此外，使用循环冗余校验(CRC)可以将额外的上升沿和额外的下降沿添加到外部DQS信号51，用于写入数据输入突发。此额外的上升沿和额外的下降沿可以针对下一写入命令而改变多相位发生器的启动状态。外部DQS信号51在未用于节省功率时可以变为不确定。这种不确定性也可以针对写入突发而改变多相位生成电路系统50的启动状态。具体地，如所展示的，可能难以确定是外部DQS信号51上的进入突发DS0 72还是DS360 76锁存了写入数据的第一位。具体地，如所展示的，DQS脉冲154的与时钟156对准的第一脉冲152使脉冲按波形158(DS0)、波形160(DS180)、波形162(DS360)和波形164(DS540)的顺序。然而，第二脉冲166使脉冲按波形162(DS360)、波形164(DS540)、波形158(DS0)以及然后波形160(DS180)的顺序。
因为，在一些实施例中，写入命令始终伴随着外部DQS信号51的启动，因此写入命令可以用作对外部DQS信号51的参考。图5展示了可以将写入命令用作外部DQS信号51的参考点的写入命令参考电路系统170。在一些实施例中，写入命令参考电路系统170可以在命令接口14和/或IO接口16中实施。外部命令(XCA<9:0>)172在命令接口14处接收。命令参考电路系统170可以将外部命令(XCA<9:0>)172连同参考电压(VREF)174一起提交给放大器176，以便于放大到适合于在存储器装置10中使用的电平。为了捕获外部命令(XCA<9:0>)172，命令参考电路系统170接收外部时钟(XCLKt)178。在一些实施例中，命令参考电路系统170在差分接收器182处接收外部时钟(XCLKt)178连同外部时钟条(XCLKb)180。命令参考电路系统170利用延迟184来匹配差分接收器182中的时钟信号。然后，命令参考电路系统170使用延迟来延迟接收到的命令以将延迟与时钟对准。然后，命令参考电路系统170将触发器186用于使用时钟来捕获命令。然后，将捕获到的命令传递到将外部命令(XCA<9:0>)172解码为命令的命令解码器188。写入命令(WrCmd)190是命令解码器188可以将外部命令(XCA<9:0>)172解码为其的可能命令之一。当对写入命令(WrCmd)190解码时，命令参考电路系统170可以将写入命令(WrCmd)190路由到产生指示何时开始对数据位进行计数的输出193的触发器192。触发器192使用可以在差分接收器198处与外部DQS条信号(XDQSb)196一起接收的外部DQS信号(XDQSt)194(例如，外部DQS信号51)来放大/产生内部DS信号200。命令参考电路系统170也可以包含将延迟添加到DQS路径以通过写入命令路径将延迟与触发器192匹配的延迟电路系统202。
图6展示了可以用于捕获写入命令并且执行位计数的电路系统220的实施例。在一些实施例中，电路系统220可以在命令接口14和/或IO接口16中实施。可以包含电路系统220用于相位数据选通假的DS 222。具体地，电路系统220的单独实例可以应用于一对下降沿相位或一对上升沿相位。例如，DS 222可以是针对电路系统220的第一实例的用于确定任何数据是否已经针对DS180 76而通过DS 222的DS180 76。类似地，电路系统220的第二实例可以接收DS 222作为要用于确定任何数据是否已经针对DS540 78而通过DS 222的DS540 78。
DS 222上的数据可以通过延迟224来延迟和/或通过放大器226来放大。延迟224可以包含用于使DS 222与如WrStart 228等指示可以启动写入命令以开始对DS 222上的下一数据进行计数的其它信号协调的一串延迟。为了进行此计数，电路系统220使用接收WrStart 228的触发器192(图5的)并且使用DS 222来对WrStart 228计时。触发器192可以使用可以从反馈回路生成的来自触发器192和/或其它处理逻辑(例如，另外的触发器、AND门和/或NOR门)的输出的复位230来复位，以使触发器192在已跟踪DS 222后复位。触发器192的输出可以用作指示已用DS 222捕获到WrStart 228的WrCmdCapture 236。在一些实施例中，WrCmdCapture 236可以是逻辑高信号或逻辑低信号(例如，经历逆逻辑)。触发器192的输出还可以用作指示数据已经针对对应的相位(例如，DS180 76)而通过DS 222的FirstCnt 238。在一些实施例中，此FirstCnt 238可以分布在整个存储器装置10中。因此，FirstCnt 238可以使用一或多个放大反相器240来放大。如所展示的，这些放大反相器240可以是交错的，以增加潜在大电容性负载的驱动强度。
使用来自电路系统220的多个实例的FirstCnt 238，存储器装置10可以确定电路系统220的哪些实例已首先在DS 222上接收了数据。为了执行此确定，存储器装置10可以如图7所展示将相位检测器250包含在命令接口14和/或IO接口16中。相位检测器250接收指示已在DS 222上用第一实例(例如，对应于DS180 76的电路系统220)上启动的写入命令接收数据的FirstCnt180 252和指示已在DS 222上用第二实例(例如，对应于DS540 78的电路系统220)上启动的写入命令接收数据的FirstCnt540 254。如所展示的，可以使用反相器256使FirstCnt180 252反相，以生成反相的FirstCnt180 252。FirstCnt180可以用作用于触发器260的FirstCnt540的时钟258。反相的FirstCnt180 252可以提交到触发器260的互补时钟262。触发器260可以使用CntRstF 234复位。相位检测器250还可以使用用于延迟输出的延迟266来延迟触发器260的输出。相位检测器250可以包含放大输出以提供足够的强度来驱动到存储器装置10中的一或多个定位的输出的放大反相器268。输出对应于指示DS18076上的数据在DS540 78之前出现的DS180leads540 270。如所展示的，DS180leads540 270传递通过反相器272。反相器272可以提供类似于放大反相器268的另外的放大。由于反相器272的操作，DS180leads540F 274可以在反相器272之前生成，作为反相的DS180leads540270。换句话说，DS180leads540F 274指示DS540 78上的针对写入命令的数据在DS180 76上的数据之前出现。
图8展示了图300。图300展示了写入开始信号302、针对第一相位的第一DS信号304(例如，DS180 76)、针对第二相位的第二DS信号306(例如，DS540 78)、针对第一相位的第一计数信号308、针对第二相位的第二计数信号310和指示第一DS信号304是否在第二DS信号306之前出现的引导信号312。如所展示的，在第一时间314处，写入开始信号302转变为高，从而引起对哪个信号改变接下来出现的校验。在所展示实施例中，计数信号308和310对应于上升沿相位信号(例如，DS0 72和DS360 74)。然而，在其它实施例中，计数信号308和/或310可以对应于下降沿。在第一时间314之后，第一DS信号304首先转变为高，从而导致第一计数信号308在第二计数信号310之前变为高。计数信号308和310的这种改变顺序使得引导信号312保持为高。如果引导信号312先前已为低，则计数信号308和310的改变顺序会已使引导信号312变为高。
在写入开始信号302转变为高的下一时间316处，第二DS信号306在第一DS信号304之前转变为高。因此，第二计数信号310在第一计数信号308之前转变为高。然而，由于第一计数信号308可以对触发器260计时，因此引导信号312的改变在第一计数信号308在时间318处脉冲之前不会发生。因此，在进入DS 222的时钟循环不是偶数并且相位检测器252没有充分的时间在DS脉冲之间复位时，使用第一计数信号308作为触发器260的时钟可以引起由第二计数信号310转变为高而引起的延迟320(例如，1/2循环)以及到引导信号312的相位检测传播。
图9展示了可以在命令接口14和/或IO接口16中实施的相位检测器330的替代性实施例。相位检测器330接收对应于电路系统220的第一实例的输出的FirstCnt180 332和对应于电路系统220的第二实例的输出的FirstCnt540 334。在所展示实施例中，FirstCnt180332对应于针对DS180 76的第一计数信号，并且FirstCnt540 334对应于针对DS540 78的第一计数信号。在其它实施例中，FirstCnt180 332可以对应于DS0 72的第一计数信号，并且FirstCnt540 334可以对应于DS360 74的第一计数信号。相位检测器330使用FirstCnt180332以在触发器336处对FirstCnt540 336计时。类似地，相位检测器330使用FirstCnt540336以在触发器338处对FirstCnt180 332计时。在一些实施例中，使用FirstCnt540 334进行的计时可以使用利用反相器340的互补计时信号，并且使用FirstCnt180 332进行的计时可以使用利用反相器342的互补计时信号。相位检测器330的触发器336和338的模式可以使用复位信号344复位。
触发器336的输出a_FirstCnt180QF 346在FirstCnt540 334为高时并且在FirstCnt180 332为高时转变为高。类似地，触发器338的输出a_FirstCnt540QF 348在FirstCnt180 332为高时并且在FirstCnt540 334为高时转变为高。相位检测器330包含使用a_LookFor540lead 354使相位检测器330的输出352保持某一状态的保持器触发器350。保持器触发器350的时钟输入CLK可以被连接到外部稳态电压信号(VSS)，并且保持器触发器350的输入D和互补点击输入(CLKf)可以被连接到外围电压信号(VPERI)。a_LookFor540lead 354是在设置为高时允许a_FirstCnt540QF 348在a_FirstCnt540QF 348被断言时(例如，变为低)时立即传递到输出352的指针。直到a_FirstCnt540QF 348被断言，a_LookFor540lead 354才将使输出352保持在高状态，所述高状态指示DS180 76在当前突发中在DS540 78之前出现。
在a_FirstCnt540QF 348被断言并立即传递通过到输出352之后，保持器触发器350将继续使a_LookFor540lead 354保持为高，直到a_FirstCnt180QF 346通过FirstCnt180 332激发而解除断言。然后，将a_FirstCnt180QF 346的状态与a_FirstCnt540QF 348的低状态组合，以断言保持器触发器350上的设定引脚以将a_LookFor540lead 354设定为低。
由于a_LookFor540lead 354之后为低，此设置允许a_FirstCnt180QF 346在a_FirstCnt180QF 346被断言时(例如，变为低)时立即传递通过到输出352。直到a_FirstCnt180QF 346被断言，为低的a_LookFor540lead 354才将使输出352保持在低状态，所述低状态指示DS180 76在当前突发中在DS540 78之后出现。
在a_FirstCnt180QF 346被断言并立即传递通过到输出352之后，保持器触发器350将继续将a_LookFor540lead 354保持为低，直到a_FirstCnt540QF 348通过在首先在当前突发中激发的FirstCnt180 332之后的FirstCnt540 334激发解除断言(例如，转变为高)。将a_FirstCnt540QF 348的状态与a_FirstCnt180QF 346的低状态在门356中组合，以断言保持器触发器350的复位引脚以将a_LookFor540lead 354设定成返回到高。
尽管前述实施例包含为逻辑低或逻辑高的断言，但是所述断言在一些实施例中可以处于逻辑相反位置。例如，NAND门和/或反相器在一些实施例中可以被替换。
图10展示了图400。图400类似于图8的图300，其中引导信号312在时间402而非时间318处改变。引导信号312在图400中由于先前所讨论的相位检测器330的功能而被适当地断言。
前述讨论假设了写入前导码的设定长度(例如，1个循环)，但是一些存储器装置可以利用可编程写入前导码长度。图11展示了定时图420，所述定时图展示了外部时钟(XCLK)422和外部DQS(XDQS)424。如先前所讨论的，外部DQS(XDQS)424在已接收到写入命令之前的周期425期间可能是不确定的。写入位在写入时间426处接收。在位之前，前导码周期427出现。在一些实施例中，前导码周期427可以具有等于或大于最大可编程前导码长度的持续时间。在设定第一前导码长度(例如，1)时，写入时间426处的写入引起第一写入启动428和对应的DQS启动430。外部DQS(XDQS)424的第一活跃位(live bit)在外部DQS(XDQS)424的下降沿431处捕获。在此下降沿431处，写入被捕获并且计数开始。
类似地，当设定第二前导码长度(例如，2)时，写入时间426处的写入引起第二写入启动432和对应的DQS启动434。此外，当设定第三前导码长度(例如，3)时，写入时间426处的写入引起第三写入启动436和对应的第三DQS启动438。在具有第二前导码长度或第三前导码长度的情况下，在外部DQS(XDQS)424的下降沿440处，写入被捕获并且计数开始。
图12展示了由于可编程写入前导码长度而可以用于提供灵活性的电路系统450。类似于电路系统220，电路系统450可以在命令接口14和/或IO接口16中实施。电路系统450类似于具有可以用于基于如由WrPre 454所指示的前导码长度来调整定时的前导码调整电路系统452的电路系统220。前导码调整电路系统452利用延迟电路系统456来延迟触发器192的输出的拷贝。由于触发器192的输出可以在没有延迟的情况下传递通过延迟电路系统456或传递绕过延迟电路系统456，所以前导码调整电路系统452可以利用选择电路系统458在使用延迟电路系统456与绕过延迟电路系统456之间进行选择。如所展示的，选择电路系统458可以利用WrPre 454来选择使用哪个输出。选择电路系统458的一或多个输出可以选择触发器192的通过延时电路系统456或绕过延时电路系统456的输出之间的输出。在一些实施例中，可以包含具有前导码调整电路系统452的电路系统450，用于仅一个相位(例如，DS180 76)而非利用来自对应的其它相位(例如，DS540 78)的用于指示对应的其它相位是否已捕获写入命令的信号。在一些实施例中，前导码调整电路系统452可以独立地包含在每个相位中。
图13展示了包含延迟电路系统456和选择器460的电路系统470的实施例。在所展示实施例中，选择器460包含多路复用器。所展示延迟电路系统456接收触发器192的输出472。延迟电路系统456可以将此输出472的第一版本路由到反相器474。在一些实施例中，反相器474对输出472的断言极性进行反相(例如，从逻辑低断言到逻辑高断言)。然而，在一些实施例中，此逆可以通过省略反相器474而被省略。输出472(反相的或如接收到的)传递到确保来自选择电路系统458的控制信号在输出472传递通过选择器460之前传播到选择器460的延迟476。
延迟电路系统456还包含添加针对长写入前导码长度的延迟的延迟路线。例如，延迟电路系统456可以包含接收输出472并将输出延迟时钟的一个循环的触发器478。换句话说，输出472可以通过使用时钟的下一时钟循环而从用于使输出472传递通过触发器192的时钟沿延迟，以使用触发器478对输出472进行门控。此外，在一些实施例中，另外的触发器可以用于添加另外的延迟循环，以提供另外的可能前导码长度(例如，4)定时。这些另外的触发器可以与使用与触发器192相同的时钟的另外的触发器中的每个触发器一起布置在接收触发器的输出的链中(例如，在相同的多路复用器中或在多路复用器链中)，其中每个触发器的输出传递到选择器460。触发器478(和另外的触发器)可以使用来自选择电路系统458的复位信号480来复位。
选择器460接收指示是用延迟电路系统456延迟输出还是绕过延迟电路系统456的前导码级484。在一些实施例中，当前导码级484为高时，利用延迟电路系统456。否则，绕过延迟电路系统456。在具有另外的可能级的实施例中，前导码级484可以包含多于一个单个二进制位(如编码的位流或多个线)。在一些实施例中，前导码级错误486可以用作对前导码级484的补充，以确保适当地解释前导码级484。如图14所展示的，前导码级484和/或前导码级错误486产生于选择电路系统458。
选择电路系统458接收CntRstF 234和WrPre 454。CntRstF 234设定计数是否要复位。如果包含电路系统450的相位在对应的其它相位之前捕获了写入命令，则WrPre 454指示延迟电路系统是否要在延迟电路系统456中基于写入前导码长度而进行延迟(和/或多少个延迟电路系统)。例如，如所展示的，如果包含仅一个延迟(例如，触发器478)，则WrPre454可以指示延迟是应当使用还是绕过。如果使用了多于一个单个延迟，则WrPre 454可以指示对应于要使用哪些延迟的状态。
CntRstF 234可以在反相器490处反相并且在反相器492处再次反相，以产生复位信号480。产生于反相器490处的逆的CntRst 493指示计数是否要复位。如果计数不进行复位并且前导码是默认值，则将CntRst 493和WrPre 454提交到对触发器496进行复位的NOR门494。触发器496接收指示另一个相位尚未捕获到写入命令的WrCmdCaptureOtherPhF498。触发器496使用针对当前相位的WrCmdCapture 236和/或其互补WrCmdCaptureF 500来对WrCmdCaptureOtherPhF 498计时。然后，触发器496输出在要使用延迟电路系统456时断言的前导码级484。选择电路系统458还包含用于产生互补前导码级错误486以便传输到选择器460的反相器502。
尽管以上讨论了各种逻辑低和/或逻辑高断言极性，但是在一些实施例中，这些极性中的至少一些极性可以反相。此外，在一些实施例中，如本文所讨论的逻辑门可以用类似的逻辑功能替换，如用单个NAND门或其它类似改变替换的反相器。
虽然本公开可以采用各种修改和替代形式，但是在附图中已经通过举例示出了具体实施例并且已经在本文中对其进行详细描述。然而，应当理解，本公开并不旨在受限于所公开的特定形式。相反，本公开旨在覆盖落入本公开的如以下所附权利要求书限定的精神和范围内的所有修改、等效物和替代方案。
本文中所呈现和所要求保护的技术参考了并应用于明显改进本技术领域的实质对象和实际性质的具体实例并且因此不是抽象的、无形的或纯理论性的。进一步地，如果附于本说明书结尾的任何权利要求含有指定为“用于[执行][功能]的装置”或“用于[执行][功能]的步骤”的一或多个元件，则意图是在根据35 U.S.C.112(f)对此类要素进行解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，意图是不根据35 U.S.C.112(f)对此类要素进行解释。

Claims (22)

1.一种半导体装置，其包括：
存储器；
命令接口，所述命令接口被配置成接收用于将数据写入到所述存储器的写入命令；
数据选通引脚，所述数据选通引脚被配置成接收用于帮助将所述数据写入到所述存储器的数据选通；以及
相位分割电路系统，所述相位分割电路系统被配置成将所述数据选通分成要在将所述数据写入到所述存储器时使用的多个相位，其中所述相位分割电路系统包括：
计数检测电路系统，所述计数检测电路系统被配置成对针对所述多个相位中的相位接收到的位进行计数；以及
相位检测电路系统，所述相位检测电路系统被配置成标识所述多个相位中的哪个相位首先接收到所述数据选通的脉冲。
2.根据权利要求1所述的半导体装置，其中所述多个相位包括四个相位。
3.根据权利要求2所述的半导体装置，其中
所述多个相位中的第一相位对应于所述数据选通的第一组脉冲的上升沿；
所述多个相位中的第二相位对应于所述数据选通的所述第一组脉冲的下降沿；
所述多个相位中的第三相位对应于所述数据选通的第二组脉冲的上升沿，其中所述第二组脉冲中的每个脉冲在所述第一组脉冲中的两个脉冲之间出现；并且
所述多个相位中的第四相位对应于所述数据选通的所述第二组脉冲的下降沿。
4.根据权利要求1所述的半导体装置，其包括切换触发器，所述切换触发器被配置成：
接收所述数据选通；并且
用所述数据选通的每个脉冲在第一模式与第二模式之间切换，其中所述第一模式将所述切换触发器的输出引导到第一通道，并且所述第二模式将所述输出引导到第二通道。
5.根据权利要求4所述的半导体装置，其中所述第一通道包括：
第一上升沿触发器，所述第一上升沿触发器接收所述输出并且使用所述数据选通输出所述数据选通的每隔一个上升沿；以及
第二上升沿触发器，所述第二上升沿触发器接收所述输出并且使用所述数据选通在所述数据选通的所述每隔一个上升沿之间输出替代性上升沿。
6.根据权利要求5所述的半导体装置，其中所述第二通道包括：
第一下降沿触发器，所述第一下降沿触发器接收所述输出并且使用所述数据选通输出所述数据选通的每隔一个下降沿；以及
第二下降沿触发器，所述第二下降沿触发器接收所述输出并且使用所述数据选通在所述数据选通的所述每隔一个下降沿之间输出替代性下降沿。
7.根据权利要求6所述的半导体装置，其中使用所述数据选通输出每隔一个下降沿和替代性下降沿包括使用数据选通假，所述数据选通假是所述数据选通的反相。
8.根据权利要求6所述的半导体装置，其中所述第二通道包括用于跟踪所述数据选通的下降沿的锁存器。
9.根据权利要求1所述的半导体装置，其包括放大器，所述放大器将所述数据选通的功率从外部电平改变成内部电平。
10.一种半导体装置，其包括：
存储器；
命令接口，所述命令接口被配置成接收用于将数据写入到所述存储器的写入命令；
数据选通引脚，所述数据选通引脚被配置成接收用于帮助将所述数据写入到所述存储器的数据选通；以及
相位分割电路系统，所述相位分割电路系统被配置成将所述数据选通分成要在将所述数据写入到所述存储器时使用的多个相位，其中所述相位分割电路系统包括计数检测电路系统，所述计数检测电路系统被配置成对针对所述多个相位中的相位接收到的位进行计数。
11.根据权利要求10所述的半导体装置，其中所述计数检测电路系统对针对少于所有所述多个相位的位进行计数。
12.根据权利要求10所述的半导体装置，其中所述相位分割电路系统包括用于所述多个相位中的每个相位的通道，并且其中一半所述通道包含计数检测电路系统。
13.根据权利要求12所述的半导体装置，其中包含计数检测电路系统的所述一半所述通道对应于所述数据选通的上升沿。
14.根据权利要求12所述的半导体装置，其中包含计数检测电路系统的所述一半所述通道对应于所述数据选通的下降沿。
15.根据权利要求10所述的半导体装置，其中所述计数检测电路系统包括触发器，所述触发器被配置成：
接收写入开始，作为到所述触发器的输入；
接收所述数据选通，作为所述触发器的时钟；并且
输出指示写入命令已开始被所述数据选通捕获的第一计数信号。
16.根据权利要求15所述的半导体装置，其中所述触发器被配置成接收用于使所述触发器的状态复位到初始状态的复位信号。
17.一种半导体装置，其包括：
存储器；
命令接口，所述命令接口被配置成接收用于将数据写入到所述存储器的写入命令；
数据选通引脚，所述数据选通引脚被配置成从耦接到所述半导体装置的主机装置接收外部数据选通，其中所述外部数据选通被配置成帮助将所述数据写入到所述存储器；
相位分割电路系统，所述相位分割电路系统被配置成将所述数据选通分成要在将所述数据写入到所述存储器时使用的多个相位，其中所述相位分割电路系统包括：
计数检测电路系统，所述计数检测电路系统被配置成对针对所述多个相位中的相位接收到的位进行计数；以及
相位检测电路系统，所述相位检测电路系统被配置成标识所述多个相位中的哪个相位首先接收到所述数据选通的脉冲。
18.根据权利要求17所述的半导体装置，其中所述相位分割电路系统包括用于所述多个相位中的每个相位的通道，并且所述相位检测电路系统被配置成确定是第一通道还是第二通道首先已开始对位进行计数。
19.根据权利要求18所述的半导体装置，其中所述第一通道和所述第二通道对应于所述多个相位中具有沿类型的相位，并且所述沿类型包括所述数据选通的上升沿或下降沿。
20.根据权利要求18所述的半导体装置，其中所述计数检测电路系统包括：
延迟电路系统，所述延迟电路系统被配置成在延迟的位计数路线中延迟位计数；
旁路输出，所述旁路输出在绕过延迟的路线中绕过所述延迟电路系统；
选择电路系统，所述选择电路系统被配置成输出指示是否至少部分地基于所述写入命令的写入前导码是否长于阈值使用所述延迟电路系统的信号；以及
选择器，所述选择器基于所述信号在所述绕过延迟的路线与所述延迟的位计数路线之间进行选择。
21.根据权利要求20所述的半导体装置，其中所述选择器包括多路复用器，所述多路复用器使用所述信号在所述绕过延迟的路线与所述延迟的位计数路线之间进行选择。
22.根据权利要求20所述的半导体装置，其中所述选择电路系统被配置成至少部分地基于当所述选择电路系统处于所述第一通道中时所述第二通道当前是否正捕获写入命令来输出所述信号。
CN201880064072.9A 2017-12-18 2018-08-08 多相位时钟分割 Active CN111164693B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110164265.5A CN112908378B (zh) 2017-12-18 2018-08-08 多相位时钟分割

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/845,874 US10339997B1 (en) 2017-12-18 2017-12-18 Multi-phase clock division
US15/845,874 2017-12-18
PCT/US2018/045847 WO2019125524A1 (en) 2017-12-18 2018-08-08 Multi-phase clock division

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110164265.5A Division CN112908378B (zh) 2017-12-18 2018-08-08 多相位时钟分割

Publications (2)

Publication Number Publication Date
CN111164693A CN111164693A (zh) 2020-05-15
CN111164693B true CN111164693B (zh) 2021-02-26

Family

ID=66813929

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110164265.5A Active CN112908378B (zh) 2017-12-18 2018-08-08 多相位时钟分割
CN201880064072.9A Active CN111164693B (zh) 2017-12-18 2018-08-08 多相位时钟分割

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110164265.5A Active CN112908378B (zh) 2017-12-18 2018-08-08 多相位时钟分割

Country Status (3)

Country Link
US (4) US10339997B1 (zh)
CN (2) CN112908378B (zh)
WO (1) WO2019125524A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10339997B1 (en) * 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US10742201B2 (en) * 2018-09-27 2020-08-11 Apple Inc. Hybrid pulse/master-slave data latch
US11315622B2 (en) * 2020-03-30 2022-04-26 Micron Technology, Inc. DDR5 four-phase generator with improved metastability resistance
CN117253520B (zh) * 2023-01-18 2024-05-28 北京忆芯科技有限公司 区分操作nvm芯片的读时钟与编程时钟及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450442B2 (en) * 2005-06-30 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device with increased domain crossing margin
CN102257572A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 具有内核时钟同步的均步信号传输系统
CN105406843A (zh) * 2015-12-09 2016-03-16 中国计量学院 一种相位精确可调的四路正交信号发生器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728162B2 (en) * 2001-03-05 2004-04-27 Samsung Electronics Co. Ltd Data input circuit and method for synchronous semiconductor memory device
US7404116B2 (en) 2002-11-13 2008-07-22 Etron Technology, Inc. Semiconductor integrated circuit with full-speed data transition scheme for DDR SDRAM at internally doubled clock testing application
KR100522426B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
TWI303427B (en) * 2003-04-30 2008-11-21 Hynix Semiconductor Inc Synchronous memory device having advanced data align circuit
US7975162B2 (en) * 2006-11-28 2011-07-05 Samsung Electronics Co., Ltd. Apparatus for aligning input data in semiconductor memory device
EP2232493B1 (en) * 2007-12-21 2018-05-09 Rambus Inc. Method and apparatus for calibrating write timing in a memory system
KR100942950B1 (ko) 2008-09-02 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR101466850B1 (ko) 2008-12-29 2014-12-11 주식회사 동부하이텍 데이터 전송 장치
US8164975B2 (en) * 2009-09-23 2012-04-24 Micron Technology, Inc. Data capture system and method, and memory controllers and devices
KR101040245B1 (ko) 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
TW201503597A (zh) * 2013-01-29 2015-01-16 Ps4 Luxco Sarl Ｄｌｌ電路以及半導體裝置
US9183902B2 (en) * 2013-08-28 2015-11-10 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
KR102087235B1 (ko) * 2013-09-24 2020-03-11 에스케이하이닉스 주식회사 위상 감지 장치 및 위상 감지 방법
KR102167598B1 (ko) * 2014-01-28 2020-10-19 에스케이하이닉스 주식회사 반도체 장치
KR102403339B1 (ko) * 2016-02-22 2022-06-02 에스케이하이닉스 주식회사 데이터 정렬 장치
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법
US10692555B2 (en) * 2016-06-29 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor memory devices enabling read strobe mode and related methods of operating semiconductor memory devices
KR102624808B1 (ko) * 2016-07-13 2024-01-17 삼성전자주식회사 멀티 랭크로 구성된 메모리와 인터페이싱을 수행하는 인터페이스 회로
US10339997B1 (en) * 2017-12-18 2019-07-02 Micron Technology, Inc. Multi-phase clock division

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450442B2 (en) * 2005-06-30 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device with increased domain crossing margin
CN102257572A (zh) * 2009-01-12 2011-11-23 拉姆伯斯公司 具有内核时钟同步的均步信号传输系统
CN105406843A (zh) * 2015-12-09 2016-03-16 中国计量学院 一种相位精确可调的四路正交信号发生器

Also Published As

Publication number Publication date
WO2019125524A1 (en) 2019-06-27
CN112908378B (zh) 2024-03-15
US20190189183A1 (en) 2019-06-20
CN112908378A (zh) 2021-06-04
US11222689B2 (en) 2022-01-11
US20190325937A1 (en) 2019-10-24
US20190189184A1 (en) 2019-06-20
US10438651B2 (en) 2019-10-08
US10885968B2 (en) 2021-01-05
CN111164693A (zh) 2020-05-15
US20210118483A1 (en) 2021-04-22
US10339997B1 (en) 2019-07-02

Similar Documents

Publication Publication Date Title
US10643679B2 (en) Write level arbiter circuitry
CN111164693B (zh) 多相位时钟分割
US10482946B2 (en) Management of strobe/clock phase tolerances during extended write preambles
US10481676B2 (en) Systems and methods for frequency mode detection and implementation
US10803924B2 (en) Internal write leveling circuitry
US11823729B2 (en) Command clock gate implementation with chip select signal training indication
US11334426B2 (en) CRC error alert synchronization
US10256795B1 (en) Pipelined latches to prevent metastability
US11145353B1 (en) Centralized DFE reset generator for a memory device
US11605408B1 (en) Merged command decoder for half-frequency circuits of a memory device
US20240071436A1 (en) Synchronous Input Buffer Control Using a State Machine
US20240005980A1 (en) Synchronous Input Buffer Control Using a Write Shifter
CN117666942A (zh) 使用纹波计数器的同步输入缓冲器控制

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant