KR102403339B1 - 데이터 정렬 장치 - Google Patents

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Abstract

본 발명은 데이터 정렬 장치에 관한 것으로, 얼라인 데이터의 마진을 확보할 수 있도록 하기 위한 기술이다. 이러한 본 발명은 데이터 스트로브신호와 버퍼링하여 데이터 스트로브 펄스신호를 출력하고, 입력되는 데이터를 버퍼링하는 버퍼부, 데이터 스트로브 펄스신호에 대응하여 데이터를 래치하는 래치부, 데이터 스트로브 펄스신호를 지연하여 지연신호를 출력하는 제 1지연부, 분주 제어신호의 활성화시 지연신호를 분주하여 복수의 분주신호를 생성하는 분주기, 명령신호, 클록, 데이터 스트로브신호 및 복수의 분주신호를 입력받아 분주기의 인에이블 상태를 제어하기 위한 분주 제어신호를 제어하는 제어부 및 복수의 분주신호에 대응하여 래치부의 출력 데이터를 정렬하는 정렬부를 포함한다.

Description

데이터 정렬 장치{Data align device}
본 발명은 데이터 정렬 장치에 관한 것으로, 얼라인 데이터의 마진을 확보할 수 있도록 하기 위한 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장 되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다. 그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다.
특히, 중앙 처리 장치(CPU)의 데이터 처리 속도가 점차 증가하고, 멀티 미디어(multi-media)를 지원하는 시스템이 늘어나고 있다. 반도체 메모리 장치는 집적도의 증가와 더불어 동기식 메모리 장치의 대역폭(bandwith)을 증대시키기고, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 시도들이 계속되고 있다.
이에 따라, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR, double data rate) 동기식 메모리 장치가 제안되었다. 디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기 되어 연속적으로 두 개의 데이터가 입출력된다.
따라서, 디디알 동기식 메모리 장치는 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
DDR 동기식 메모리 장치의 데이터 쓰기 동작에 사용되는 데이터 스트로브 신호를 쓰기 데이터 스트로브 신호(WDQS)라 한다. 쓰기 데이터 스트로브 신호(WDQS)는 데이터가 입력되기 소정의 클럭 사이클(예컨대, 1클럭 사이클(1tCK)) 전에 미리 로우 레벨 상태를 유지한다. 쓰기 데이터 스트로브신호(WDQS)는 데이터가 입력되는 타이밍에 응답하여 클럭킹(clocking)되고, 데이터가 모두 입력된 후 소정의 클럭 사이클 동안 로우 레벨 상태를 유지하다가 하이 레벨 상태로 천이한다.
여기서 tCK는 클럭 사이클을 나타내는 단위이다. 외부로부터 입력되는 1개의 쓰기 데이터 스트로브 신호(WDQS)에 설정 시간(set- up time) 및 유지 시간(hold time)을 맞추어서 입력된 데이터가 DDR 동기식 메모리 장치에 저장된다.
본 발명은 데이터 스트로브 신호의 분주 타이밍을 조정하여 얼라인 된 내부 데이터의 마진을 확보할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 정렬 장치는, 데이터 스트로브신호와 버퍼링하여 데이터 스트로브 펄스신호를 출력하고, 입력되는 데이터를 버퍼링하는 버퍼부; 데이터 스트로브 펄스신호에 대응하여 데이터를 래치하는 래치부; 데이터 스트로브 펄스신호를 지연하여 지연신호를 출력하는 제 1지연부; 분주 제어신호의 활성화시 지연신호를 분주하여 복수의 분주신호를 생성하는 분주기; 명령신호, 클록, 데이터 스트로브신호 및 복수의 분주신호를 입력받아 분주기의 인에이블 상태를 제어하기 위한 분주 제어신호를 제어하는 제어부; 및 복수의 분주신호에 대응하여 래치부의 출력 데이터를 정렬하는 정렬부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 데이터 스트로브 신호를 분주하는 분주기를 제어하여 내부 데이터 마진을 확보할 수 있도록 한다.
둘째, 분주기에 노이즈가 입력되는 것을 방지할 수 있도록 한다.
셋째, 데이터 스트로브 버퍼의 출력을 분주 이전에 바로 래치하여 데이터와 데이터 스트로브 신호의 셋업/홀드 타이밍 마진을 확보할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 정렬 장치의 구성도.
도 2는 도 1의 분주 제어부에 관한 상세 회로도.
도 3은 도 1의 제어신호 생성부에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 데이터 정렬 장치의 구성도이다.
본 발명의 실시예는 버퍼부(100), 지연부(200, 400, 500, 800), 래치부(300), 분주기(600), 제어부(700) 및 정렬부(900)를 포함한다.
여기서, 버퍼부(100)는 데이터 스트로브신호 DQS, DQSB와, 데이터 DQ 및 기준전압 VREF을 버퍼링하여 데이터 스트로브 펄스신호 DQSRP2, DQSFP2 및 데이터 DQI를 출력한다. 이러한 버퍼부(100)는 데이터 스트로브 버퍼(110)와, 데이터 버퍼(120)를 포함한다.
데이터 스트로브 버퍼(110)는 데이터 스트로브신호 DQS, DQSB를 버퍼링하여 데이터 스트로브 펄스신호 DQSRP2, DQSFP2를 출력한다. 여기서, 데이터 스트로브신호 DQSB는 데이터 스트로브신호 DQS의 반전 신호이다. 그리고, 데이터 스트로브 펄스신호 DQSRP2는 클록의 라이징 에지에 동기된 신호이다. 또한, 데이터 스트로브 펄스신호 DQSFP2는 클록의 폴링 에지에 동기된 신호이다. 그리고, 데이터 버퍼(120)는 데이터 DQ를 기준전압 VREF과 비교하고 버퍼링하여 데이터 DQI를 출력한다.
DDR 동기식 메모리 장치는 데이터 입출력의 정확한 타이밍을 구현하기 위하여, 데이터를 입력받을 때 데이터 스트로브신호(data strobe signal) DQS가 함께 입력된다. 즉, 목적지(destination)에서의 데이터 설정 시간(set-up time)과 유지 시간(hold time)에 대한 요구 조건을 만족시키기 위하여 메모리 장치 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에서 데이터 DQ와 함께 데이터 스트로브 신호 DQS가 함께 입력된다.
그리고, 지연부(200)는 데이터 DQI를 일정시간 지연하여 지연 데이터 DQID를 래치부(300)에 출력한다. 지연부(200)는 데이터 DQI의 셋업/홀드 타임을 지연하여 래치부(300)에 출력한다. 여기서, 지연부(200)의 지연시간은 지연부(400) 및 지연부(800)의 지연시간보다 작게 설정될 수 있다.
또한, 래치부(300)는 데이터 스트로브 펄스신호 DQSRP2, DQSFP2에 대응하여 지연 데이터 DQID를 래치한다. 이러한 래치부(300)는 래치(310)와 래치(320)를 포함한다. 여기서, 래치(310)는 데이터 스트로브 펄스신호 DQSRP2에 동기하여 지연 데이터 DQID를 래치하고 라이징 데이터 DQR_PRE를 출력한다. 그리고, 래치(320)는 데이터 스트로브 펄스신호 DQSFP2에 동기하여 지연 데이터 DQID를 래치하고 폴링 데이터 DQF_PRE를 출력한다.
본 발명의 실시예에서 래치부(300)는 분주된 데이터 스트로브신호 DQS에 의해 스트로빙 되는 것이 아니라, 데이터 스트로브 버퍼(110)에서 차동 증폭된 데이터 스트로브 펄스신호 DQSRP2, DQSFP2에 의해 스트로빙 된다. 이에 따라, 본 발명의 실시예는 데이터 스트로브 신호 DQS와 데이터 DQ의 경로를 최소화하여 셋업/홀드 타임의 마진을 확보하고 데이터 전달 경로의 열화를 방지할 수 있도록 한다.
지연부(400)는 데이터 스트로브 펄스신호 DQSRP2, DQSFP2를 지연하여 지연신호 DQSD, DQSDB를 출력한다. 여기서, 지연신호 DQSDB는 지연신호 DQSD의 반전신호이다.
이러한 지연부(400)는 DQS 지연부(410)와, DQS 지연부(420)를 포함한다. 여기서, DQS 지연부(410)는 데이터 스트로브 펄스신호 DQSRP2를 지연하여 지연신호 DQSD를 출력한다. 그리고, DQS 지연부(420)는 데이터 스트로브 펄스신호 DQSFP2를 지연하여 지연신호 DQSDB를 출력한다.
그리고, 지연부(500)는 데이터 스트로브 펄스신호 DQSFP2에 대응하여 라이징 데이터 DQR_PRE를 지연하고 지연 데이터 DQR_D를 출력한다. 여기서, 지연부(500)는 데이터 스트로브 펄스신호 DQSFP2의 클록에 동기하여 라이징 데이터 DQR_PRE를 플립플롭시키는 D 플립플롭을 포함할 수 있다.
분주기(600)는 분주 제어신호 DIVON의 활성화시 지연신호 DQSD, DQSDB를 분주하여 분주신호 DQS2D, DQS4D를 출력한다. 데이터 스트로브신호 DQS에 얼라인 된 데이터 DQ의 내부 마진을 확보하기 위하여 데이터 스트로신호 DQS를 분주하여 사용한다.
예를 들어, 분주기(600)는 분주 제어신호 DIVON의 활성화시 지연신호 DQSD, DQSDB를 N(N은 자연수, 예컨대, N=4) 분주 된 분주신호를 출력할 수 있다. 즉, 분주기(600)는 지연신호 DQSD, DQSDB를 4 분주하고 그 중에서 2분주한 분주신호 DQS2D와, 4분주한 분주신호 DQS4D를 사용할 수 있다.
본 발명의 실시예에서는 분주기(600)가 4 분주된 신호를 출력하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 분주신호의 개수 및 분주신호의 위상은 한정되지 않는다.
그런데, 데이터 스트로브신호 DQS를 분주할 때 외부에서 인가되는 노이즈에 의해 분주기(600)가 오동작할 수 있다. 그러면, 분주기(600)에 의해 데이터 DQ와 데이터 스트로브신호 DQS 사이에 스큐(Skew)가 발생할 수 있다.
즉, 초기 동작시에 데이터 스트로브신호 DQS, DQSB는 모두 하이 레벨을 유지한다. 그 이후에, 라이트 명령이 인가되고 라이트 레이턴시 시간 - 프리앰블 시간(모드 레지스터 세팅 시간)이 지난 이후부터 데이터 스트로브신호 DQS, DQSB가 차동 레벨로 동작하게 된다. 데이터 스트로브신호 DQS, DQSB는 데이터 스트로브 버퍼(110)를 통해 레벨 차이를 증폭하여 외부에서 인가되는 데이터 DQ를 스트로브 하는 신호로 사용된다.
하지만, 데이터 스트로브신호 DQS, DQSB가 하이 레벨로 터미네이션 되어 있지 않는 경우에 노이즈가 유입되면 데이터 스트로브신호 DQS, DQSB가 약간의 레벨 차이를 발생하게 된다. 그러면, 데이터 스트로브 버퍼(11)를 통해 노이즈가 증폭되어 비정상적인 데이터 스트로브신호 DQS를 생성하게 된다.
반도체 장치가 점차 고속화되면서 속도 한계를 극복하기 위하여 데이터 스트로브신호 DQS를 분주기(600)를 통해 분주하는 구조를 사용하게 된다. 이에 따라, 터미네이션 상태에 있는 데이터 스트로브신호 DQS, DQSB에 노이즈가 유입된다. 그러면, 노이즈에 의해 스트로브신호 DQS에 비정상적인 글리치(Glitch)가 발생하게 되어 분주기(600)가 오동작할 수 있다.
이에 따라, 본 발명의 실시예는 제어부(700)에서 라이트 명령이 인가되기까지 분주기(600)가 턴 온 되지 않도록 제어한다. 그리고, 제어부(700)를 통해 분주 제어신호 DIVON가 활성화되는 경우에만 분주기(600)를 동작시켜 외부에서 분주기(600)로 노이즈가 인가되는 것을 방지할 수 있도록 한다.
그리고, 레이턴시 신호 CASWL_DIV가 디스에이블 되고, 마지막 데이터 스트로브신호인 분주신호 DQS4D가 인에이블 되면, 분주 제어신호 DIVON가 디스에이블 되어 분주기(600)가 동작하지 않는다.
또한, 제어부(700)는 명령신호 CMD, 기준전압 VREF, 클록 CK, CKB, 데이터 스트로브신호 DQS와, 분주신호 DQS4D 및 지연신호 DQSD, DQSDB를 입력받아 분주기(600)의 인에이블 상태를 제어하기 위한 분주 제어신호 DIVON를 제어한다. 이러한 제어부(700)는 제어신호 생성부(710)와, 분주 제어부(720)를 포함한다.
여기서, 제어신호 생성부(710)는 명령신호 CMD, 기준전압 VREF 및 클록 CK, CKB에 대응하여 카스 라이트 레이턴시 정보를 나타내는 레이턴시 신호 CASWL_DIV를 생성한다. 그리고, 분주 제어부(720)는 데이터 스트로브신호 DQS와, 분주신호 DQS4D와, 레이턴시 신호 CASWL_DIV 및 지연신호 DQSD, DQSDB에 대응하여 분주 제어신호 DIVON를 출력한다.
지연부(800)는 지연 데이터 DQR_D를 지연하여 라이징 데이터를 출력하고, 폴링 데이터 DQF_PRE를 지연한다. 이러한 지연부(800)는 DQ 지연부(810)와, DQ 지연부(820)를 포함한다. DQ 지연부(810)는 지연 데이터 DQR_D를 지연한다. 그리고, DQ 지연부(820)는 폴링 데이터 DQF_PRE를 지연한다. 여기서, 지연부(800)의 지연시간은 지연부(200)의 지연시간보다 크게 설정될 수 있다.
지연부(400)의 지연 시간은 제어신호 생성부(710)의 지연시간과 동일하게 설정될 수 있다. 이에 따라, 정렬부(900)는 제어부(700)에 의해 제어되는 분주기(600)의 출력에 의해 스트로브하게 된다. 그러므로, 데이터 스트로브신호 DQS와 데이터 DQ의 동작 타이밍을 동기시키기 위해 지연부(800)의 지연시간은 지연부(400)와 동일하게 설정될 수 있다.
정렬부(900)는 분주신호 DQS2D, DQS4D에 대응하여 지연부(800)의 출력 데이터를 정렬한다. 예를 들어, 정렬부(900)는 4 비트의 병렬데이터로 출력 데이터를 정렬시킬 수 있다.
여기서, 정렬부(900)는 2 분주신호 DQS2D와, 4 분주신호 DQS4D2에 의해 스트로브 되므로, 데이터의 유효 윈도우를 늘일 수 있게 된다. 예를 들어, 본 발명의 실시예에서는 2 클록 유효 윈도우(Valid window)를 갖도록 얼라인 될 수 있다.
이러한 정렬부(900)는 복수의 플립플롭(910~960)를 포함한다. 복수의 플립플롭(910~960) 각각은 분주신호 DQS2D, DQS4D에 동기하여 지연부(800)의 출력 데이터를 플립플롭시키는 D 플립플롭을 포함할 수 있다.
여기서, 플립플롭(910)는 분주신호 DQS2D에 동기하여 DQ 지연부(810)의 출력을 플립플롭시킨다. 그리고, 플립플롭(920)는 분주신호 DQS4D에 동기하여 DQ 지연부(810)의 출력을 플립플롭시킨다.
그리고, 플립플롭(930)는 분주신호 DQS2D에 동기하여 DQ 지연부(820)의 출력을 플립플롭시킨다. 그리고, 플립플롭(940)는 분주신호 DQS4D에 동기하여 DQ 지연부(820)의 출력을 플립플롭시킨다.
또한, 플립플롭(950)는 분주신호 DQS4D에 동기하여 플립플롭(910)의 출력을 플립플롭시킨다. 그리고, 플립플롭(960)는 분주신호 DQS4D에 동기하여 플립플롭(930)의 출력을 플립플롭시킨다.
본 발명의 실시예에 따른 정렬부(900)는 지연부(800)의 출력 데이터를 얼라인 하는 동작에서 분주기(600)의 분주신호 DQS2D, DQS4D를 사용하게 된다. 이에 따라, 본 발명의 실시예는 내부 데이터의 윈도우를 몇 배(예를 들어, 2배)로 넓혀 정렬하게 된다.
도 2는 도 1의 분주 제어부(720)에 관한 상세 회로도이다.
분주 제어부(720)는 데이터 스트로브신호 DQS와, 분주신호 DQS4D 및 레이턴시 신호 CASWL_DIV에 대응하여 분주 제어신호 DIVON의 상태를 제어한다. 여기서, 분주 제어부(720)는 지연신호 DQSD, DQSDB를 분주한 신호 중 4 분주신호 DQS4D를 이용하여 분주 제어신호 DIVON를 제어한다.
이러한 분주 제어부(720)는 구동부(721)와 래치 L1를 포함한다. 여기서, 구동부(721)는 데이터 스트로브신호 DQS와, 분주신호 DQS4D에 의해 레이턴시 신호 CASWL_DIV를 전원전압 레벨 또는 접지전압 레벨로 구동한다. 이러한 구동부(721)는 복수의 인버터 IV1, IV2와, 복수의 PMOS 트랜지스터 P1, P2와, 복수의 NMOS 트랜지스터 N1, N2를 포함한다.
여기서, 복수의 PMOS 트랜지스터 P1, P2와, 복수의 NMOS 트랜지스터 N1, N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS 트랜지스터 P1는 게이트 단자를 통해 인버터 IV1에 의해 반전된 분주신호 DQS4D가 인가된다. 그리고, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N1는 공통 게이트 단자를 통해 레이턴시 신호 CASWL_DIV가 인가된다. 또한, NMOS 트랜지스터 N2는 게이트 단자를 통해 인버터 IV2에 의해 반전된 데이터 스트로브신호 DQS가 인가된다.
그리고, 래치 L1는 래치 구조로 연결된 인버터 IV3, IV4를 포함한다. 이러한 래치 L1는 구동부(721)의 출력을 래치하여 분주 제어신호 DIVON를 출력한다.
라이트 명령이 인가된 이후에, 라이트 레이턴시 시간 - 프리앰블 시간(모드 레지스터 세팅 시간 1tCK/2tCK)이 되면, 데이터 스트로브신호 DQS, DQSB는 인에이블 된다. 이에, 라이트 명령신호가 인가된 이후에 라이트 레이턴시 - 프리앰블 시간 만큼 지연된 레이턴시 신호 CASWL_DIV를 생성하게 된다.
데이터 스트로브신호 DQS와 분주신호 DQS4D가 로우 레벨이고, 레이턴시 신호 CASWL_DIV가 하이 레벨인 경우 분주 제어신호 DIVON가 하이 레벨이 되어 분주기(600)가 동작하게 된다. 반면에, 데이터 스트로브신호 DQS와 분주신호 DQS4D가 하이 레벨이고, 레이턴시 신호 CASWL_DIV가 로우 레벨인 경우 분주 제어신호 DIVON가 로우 레벨이 되어 분주기(600)가 동작하지 않는다.
즉, 데이터 스트로브신호 DQS에 의해 분주 제어부(720)가 동작하게 되고, 마지막(예를 들어, 4번째) 데이터 스트로브신호인 분주신호 DQS4D에 의해 분주 제어신호 DIVON를 리셋시키도록 한다.
도 3은 도 1의 제어신호 생성부(710)에 관한 상세 회로도이다.
제어신호 생성부(710)는 명령신호 CMD와, 기준전압 VREF 및 클록 CK, CKB에 대응하여 카스 라이트 레이턴시 정보를 나타내는 레이턴시 신호 CASWL_DIV를 출력한다. 여기서, 클록 CKB은 클록 CK의 반전 클록이다.
이러한 제어신호 생성부(710)는 명령 버퍼(711), 명령 디코더(712), 플립플롭부(713), 클록 버퍼(714), 클록 구동부(715) 및 조합부(716)를 포함한다.
여기서, 명령 버퍼(711)는 기준전압 VREF에 대응하여 명령신호 CMD를 버퍼링하여 명령 디코더(712)에 출력한다. 명령 디코더(712)는 명령 버퍼(711)로부터 인가되는 신호를 디코딩하여 라이트신호 iWT를 출력한다.
그리고, 플립플롭부(713)는 클록 구동부(715)의 출력에 대응하여 라이트신호 iWT를 플립플롭시켜 복수의 라이트 레이턴시 신호 WL를 출력한다. 이러한 플립플롭부(713)는 라이트신호 iWT가 활성화된 이후에 라이트 레이턴시 시간에서 ±n(프리앰플 시간) 시간이 지나면 라이트 레이턴시 신호 WL를 출력하게 된다.
여기서, 플립플롭부(713)는 직렬 체인 구조로 연결된 복수의 D 플립플롭을 포함할 수 있다. 그리고, 위의 ±n 시간은 플립플롭부(713)에 포함된 플립플롭의 개수에 따라 변경될 수 있다.
이와 같이, 플립플롭부(713)가 라이트신호 iWT에 동기하여 라이트 레이턴시 신호 WL를 출력하게 된다. 그리고, 조합부(716)는 라이트 레이턴시 신호 WL에 의해 레이턴시 신호 CASWL_DIV를 제어하게 되므로 분주기(600)의 분주신호들이 라이트신호 iWT에 동기하여 순차적으로 출력될 수 있다.
또한, 클록 버퍼(714)는 클록 CK, CKB을 버퍼링하여 클록 구동부(715)에 출력한다. 그리고, 클록 구동부(715)는 클록 버퍼(714)로부터 인가되는 클록을 구동하여 플립플롭부(713)에 출력한다.
또한, 조합부(716)는 복수의 라이트 레이턴시 신호 WL를 조합하여 레이턴시 신호 CASWL_DIV를 출력한다. 즉, 조합부(716)는 플립플롭부(713)에 포함된 복수의 플립플롭 각각의 출력을 조합하여 레이턴시 신호 CASWL_DIV를 생성하게 된다.
명령 디코더(712)의 출력인 라이트신호 iWT가 활성화된 이후에, 플립플롭부(713)의 지연 시간 동안 라이트 레이턴시 신호 WL가 활성화된다. 그리고, 조합부(716)는 복수의 라이트 레이턴시 신호 WL의 조합시간 동안 지연된 이후에 레이턴시 신호 CASWL_DIV를 활성화시킨다.
즉, 명령 디코더(712)에서 라이트 명령을 인지하여 라이트신호 iWT를 활성화시키는 시간을 T1이라 한다. 그리고, 플립플롭부(713)의 회로 로직에서 라이트 레이턴시 신호 WL가 지연되는 시간을 T2라 한다, 그리고, 조합부(716)에서 라이트 레이턴시 신호 WL를 조합하여 레이턴시 신호 CASWL_DIV를 출력하는 시간을 T3라 한다.
그러면, 지연부(400)의 DQS 지연부(410, 420)에서 데이터 스트로브 펄스신호 DQSRP2, DQSFP2를 각각 지연하는 시간은 T1+T2+T3 시간이 된다. 즉, 제어신호 생성부(710)의 지연시간만큼 DQS 지연부(410, 420)도 지연시간을 갖도록 하여 데이터 스트로브신호 DQS와 명령신호 CMD와의 제어 타이밍을 동기시킬 수 있도록 한다. DQS 지연부(410, 420)는 명령신호 CMD 클록이 지연된 시간만큼 데이터 스트로브 펄스신호 DQSRP2, DQSFP2를 지연하게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 데이터 스트로브신호를 버퍼링하여 데이터 스트로브 펄스신호를 출력하고, 입력되는 데이터를 버퍼링하는 버퍼부;
    상기 데이터 스트로브 펄스신호에 대응하여 상기 데이터를 래치하는 래치부;
    상기 데이터 스트로브 펄스신호를 지연하여 지연신호를 출력하는 제 1지연부;
    분주 제어신호의 활성화시 상기 지연신호를 분주하여 복수의 분주신호를 생성하는 분주기;
    명령신호, 클록, 상기 데이터 스트로브신호 및 상기 복수의 분주신호를 입력받아 상기 분주기의 인에이블 상태를 제어하기 위한 상기 분주 제어신호를 제어하는 제어부; 및
    상기 복수의 분주신호에 대응하여 상기 래치부의 출력 데이터를 정렬하는 정렬부를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 버퍼부는
    상기 데이터 스트로브신호를 버퍼링하여 서로 반대 위상을 갖는 제 1데이터 스트로브 펄스신호와 제 2데이터 스트로브 펄스신호를 출력하는 데이터 스트로브 버퍼; 및
    상기 데이터를 기준전압과 비교하여 버퍼링하는 데이터 버퍼를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 버퍼부의 출력에서 셋업/홀드 타임을 지연하여 상기 래치부에 출력하는 제 2지연부를 더 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 제 2지연부는
    상기 제 1지연부보다 작은 지연 시간을 갖는 특징으로 하는 데이터 정렬 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 래치부는
    상기 데이터 스트로브 펄스신호 중 제 1데이터 스트로브 펄스신호에 동기하여 상기 데이터를 래치하고 라이징 데이터를 출력하는 제 1래치; 및
    상기 데이터 스트로브 펄스신호 중 제 2데이터 스트로브 펄스신호에 동기하여 상기 데이터를 래치하고 폴링 데이터를 출력하는 제 2래치를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 데이터 스트로브 펄스신호의 폴링 펄스에 대응하여 상기 래치부의 라이징 데이터를 지연하고 지연 데이터를 출력하는 제 3지연부를 더 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 3지연부는
    D 플립플롭을 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1지연부는
    제 1데이터 스트로브 펄스신호를 지연하는 제 1DQS 지연부; 및
    상기 제 1데이터 스트로브 펄스신호의 반전 신호인 제 2데이터 스트로브 펄스신호를 지연하는 제 2DQS 지연부를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 분주기는
    상기 명령신호, 상기 클록, 기준전압에 대응하여 카스 라이트 레이턴시 정보를 나타내는 레이턴시 신호를 출력하는 제어신호 생성부; 및
    상기 데이터 스트로브신호와 상기 레이턴시 신호 및 상기 복수의 분주신호 중 마지막 분주신호를 입력받아 상기 분주 제어신호를 출력하는 분주 제어부를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 분주 제어부는
    상기 레이턴시 신호가 디스에이블 되고, 마지막 데이터 스트로브신호인 분주신호가 인에이블 되면, 상기 분주 제어신호를 디스에이블시키는 것을 특징으로 하는 데이터 정렬 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 제어신호 생성부는
    상기 기준전압에 대응하여 명령신호를 버퍼링하는 명령 버퍼;
    상기 명령버퍼로부터 인가되는 신호를 디코딩하여 라이트신호를 출력하는 명령 디코더;
    상기 클록에 대응하여 상기 라이트신호를 플립플롭시켜 복수의 라이트 레이턴시 신호를 출력하는 플립플롭부;
    상기 복수의 라이트 레이턴시 신호를 조합하여 상기 레이턴시 신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 제어신호 생성부는
    상기 라이트신호가 활성화된 이후에 라이트 레이턴시 시간에서 프리앰플 시간이 지나면 상기 라이트 레이턴시 신호를 출력하는 것을 특징으로 하는 데이터 정렬 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제어신호 생성부의 지연시간은 상기 제 1지연부와 동일하게 설정되는 것을 특징으로 하는 데이터 정렬 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 분주 제어부는
    상기 데이터 스트로브신호와 상기 마지막 분주신호에 대응하여 상기 레이턴시 신호를 구동하는 구동부; 및
    상기 구동부의 출력을 래치하여 상기 분주 제어신호를 출력하는 래치를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 래치부의 출력 데이터를 지연하여 상기 정렬부에 출력하는 제 4지연부를 더 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 제 4지연부는
    상기 래치부로부터 인가되는 라이징 데이터를 일정시간 지연하는 제 1DQ 지연부; 및
    상기 래치부로부터 인가되는 폴링 데이터를 일정시간 지연하는 제 2DQ 지연부를 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제 4지연부의 지연시간은 상기 제 1지연부와 동일하게 설정되는 것을 특징으로 하는 데이터 정렬 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 정렬부는
    상기 복수의 분주신호 중 일부 분주신호에 의해 스트로브 되는 복수의 D 플립플롭을 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 정렬부는
    상기 복수의 분주신호 중 제 2분주신호에 의해 라이징 데이터를 플립플롭하는 제 1플립플롭;
    상기 복수의 분주신호 중 제 4분주신호에 의해 상기 제 1플립플롭의 출력을 플립플롭하는 제 2플립플롭; 및
    상기 제 2분주신호에 의해 상기 라이징 데이터를 플립플롭하는 제 3플립플롭을 포함하는 것을 특징으로 하는 데이터 정렬 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 정렬부는
    상기 복수의 분주신호 중 제 2분주신호에 의해 폴링 데이터를 플립플롭하는 제 4플립플롭;
    상기 복수의 분주신호 중 제 4분주신호에 의해 상기 제 4플립플롭의 출력을 플립플롭하는 제 5플립플롭; 및
    상기 제 2분주신호에 의해 상기 폴링 데이터를 플립플롭하는 제 6플립플롭을 포함하는 것을 특징으로 하는 데이터 정렬 장치.
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