KR102472123B1 - 반도체 시스템 및 그의 동작 방법 - Google Patents

반도체 시스템 및 그의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 시스템에 관한 것으로, 커맨드, 클럭신호, 데이터 스트로브 신호 및 데이터를 출력하는 제1 반도체 장치; 및 라이트 동작시 상기 클럭신호의 분주클럭에 응답하여 분주 인에이블 신호 및 데이터 입력 클럭을 생성하고, 상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 분주하여 내부 스트로브 신호를 생성하고, 상기 내부 스트로브 신호에 응답하여 상기 데이터를 정렬하기 위한 제2 반도체 장치를 포함하되, 상기 제1 반도체 장치는 상기 제2 반도체 장치로부터 상기 분주 인에이블 신호를 수신하여 상기 데이터 스트로브 신호가 예정된 구간에 출력되도록 트레이닝할 수 있다.

Description

반도체 시스템 및 그의 동작 방법{SEMICONDUCTOR SYSTEM AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 라이트 레벨링 동작을 수행하는 반도체 시스템 및 그의 동작 방법에 관한 것이다.
현재 DRAM 또는 반도체 회로의 신호 입력은 시스템의 클럭 신호를 이용하여 수행된다. 이러한 클럭 신호가 외부와 내부의 노이즈 성분에 의해 변동될 경우, 비정상적인 신호 입력이 될 수 있다. 또한, 구성 회로의 불완전성에 의해 입력 신호의 클럭 신호의 마진이 확보되지 않을 경우에 역시 비정상적인 신호 입력으로 인지하여 출력 신호에 영향을 줄 수 있다. 기존의 시스템 구성에서는 로직 회로의 비정상 출력 신호를 판정할 수 없기 때문에 이 비정상 출력 신호를 입력 신호로 하는 다른 로직 회로의 오동작의 원인이 될 수 있다. 비정상적인 출력은 ‘하이’ 레벨 혹은 ‘로우’ 레벨 상태로 판정할 수 없는 경우를 메타-스테이블(meta-stable) 상태라고 한다.
한편, 최근 반도체 시스템의 동작 속도가 증가함에 따라 반도체 시스템에 포함된 반도체 장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate) 및 저전력 동작이 요구되는 추세이다. 이와 같이 고속 및 저전력 동작을 위해서는 클럭 주파수를 늘리는 것이 일반적인 방법이다.
클럭 주파수가 늘어나면서 데이터 스트로브 신호(DQS) 또한 같은 주파수로 늘어나게 되는데 반도체 장치 내부에서 고주파수의 데이터 스트로브 신호(DQS)를 그대로 사용할 수 없는 경우, DQS 주파수 분주기(divider)를 통해 데이터 스트로브 신호(DQS)를 분주하여 내부에서 사용하게 된다. 이와 같은 DQS 주파수 분주기는 클럭 신호를 기초로 생성된 분주 제어 신호를 사용할 수 있는데, 분주 제어신호는 PVT(Process, Voltage, Temperature)에 따른 변화에 민감하여 라이트 프리앰블(preamble) 구간 -데이터가 출력되기 전 1클럭 동안 데이트 스트로브 신호(DQS)가 로우 레벨로 유지되는 구간 - 이전에 인에이블되도록 제어될 수 있는데, 이 때 문제가 발생할 수 있다. 이에 대해 도 1을 통해 자세히 설명하기로 한다.
도 1은 메타-스테이블을 설명하기 위한 도면이다.
도 1의 (A)는 외부에서 차동 입력되는 외부 데이터 스트로브 신호(DQS_t/DQS_c)를 버퍼링하기 위한 DQS 버퍼 회로이다.
도 1의 (A)는 버퍼 인에이블 신호(BUFF_EN)에 응답하여 차동 입력되는 외부 데이터 스트로브 신호(DQS_t/DQS_c)를 버퍼링하여 내부 데이터 스트로브 신호(DS/DSB)를 출력할 수 있다.
도 1의 (B)는 내부 데이터 스트로브 신호(DS/DSB)를 분주하여 서로 다른 위상을 갖는 제1 내지 제4 데이터 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)를 생성하기 위한 DQS 주파수 분주기 회로이다. 도 1의 (B)는 제1 및 제2 플립플롭(FF1, FF2)을 포함할 수 있다.
도 1의 (C)는 (A) 및 (B)에 나타난 DQS 버퍼 회로 및 DQS 주파수 분주기 회로의 동작을 나타낸 타이밍도이다.
도 1의 (C)를 참조하면, DQS 버퍼 회로(A) 및 DQS 주파수 분주기 회로(B)는 외부 데이터 스트로브 신호(DQS_t/DQS_c)의 입력 이전에 인에이블됨을 알 수 있다. 이때, DQS 채널, 즉, DQS 분주기의 내부 노드(DQS DVD_INT NODE)에 노이즈(noise)가 발생하는 경우, DQS 버퍼 회로(A)가 이를 증폭하고, 노이즈로 인해 DQS 주파수 분주기 회로(B)는 오동작될 수 있다. 즉, 다시 말하면, DQS 분주기의 내부 노드(DQS DVD_INT NODE)에 노이즈가 발생하게 되면 메타-스테이블 상태가 됨에 따라서 DQS 분주기 회로(B)는 정상적인 타이밍(normal case(Ideal position))이 아닌 비정상적인 타이밍(abnormal case)에 분주된 신호를 출력하게 된다. 이로 인해, 분주된 데이터 스트로브 신호를 이용하는 회로에서는 오동작하는 문제가 발생할 수 있다.
따라서, 이와 같은 문제를 해결하기 위해 분주 제어신호를 라이트 프리앰블 구간에 활성화되도록 제어하는 것이 가능하나, 이와 같은 경우 역시 DQS 주파수 분주기 회로는 메타-스테이블에 빠질 수 있는 가능성이 존재할 수 있다.
한편, 분주 제어신호를 라이트 프리앰블 구간 중 특정 시점에 활성화되도록 제어하기 위해서는 라이트 레벨링(Write leveling)과 같은 트레이닝 동작이 필요하다. 일반적으로 반도체 메모리 장치의 성능을 규정하는 스펙에는 데이터 스트로브 신호와 클럭 신호 간의 도메인 크로싱 마진(tDQSS)이 정해져 있다. 이에 따라, 반도체 메모리 장치는 라이트(Write) 동작시 데이터 스트로브 신호와 클럭 신호 간의 스큐(skew)를 캘리브레이션(calibration)하기 위한 라이트 레벨링 기술을 채택하고 있다. 이와 같은 라이트 레벨링 동작은 클럭 신호와 데이터 스트로브 신호에 기초한 스트로브 분주 신호들 중 적어도 하나 사이의 위상을 감지한 이후 외부 데이터 스트로브 신호의 생성 시점을 제어하여 클럭 신호와 외부 데이터 스트로브 신호 사이의 위상을 맞춰주는 동작이다.
본 발명의 실시예들이 해결하고자 하는 과제는, 라이트 레벨링 동작을 수행함으로써 메타-스테이블 방지를 할 수 있는 반도체 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 반도체 시스템은, 커맨드, 클럭신호, 데이터 스트로브 신호 및 데이터를 출력하는 제1 반도체 장치; 및 라이트 동작시 상기 클럭신호의 분주클럭에 응답하여 분주 인에이블 신호 및 데이터 입력 클럭을 생성하고, 상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 분주하여 내부 스트로브 신호를 생성하고, 상기 내부 스트로브 신호에 응답하여 상기 데이터를 정렬하기 위한 제2 반도체 장치를 포함하되, 상기 제1 반도체 장치는 상기 제2 반도체 장치로부터 상기 분주 인에이블 신호를 수신하여 상기 데이터 스트로브 신호가 예정된 구간에 출력되도록 트레이닝할 수 있다.
바람직하게, 상기 제2 반도체 장치는, 상기 클럭 신호를 분주하여 상기 내부 클럭 신호를 생성하고, 상기 라이트 동작시 상기 내부 클럭 신호에 응답하여 상기 분주 인에이블 신호 및 상기 데이터 입력 클럭 신호를 생성하기 위한 클럭 제어부; 상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 분주하여 상기 내부 스트로브 신호를 생성하고, 상기 내부 스트로브 신호의 일부에 응답하여 상기 데이터 입력 클럭의 위상을 감지하여 데이터 입력 스트로브 신호를 생성하기 위한 내부 스트로브 신호 생성부; 상기 내부 데이터 스트로브 신호에 응답하여 상기 데이터를 정렬하고, 상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호에 응답하여 상기 정렬된 데이터를 내부 데이터로써 생성하기 위한 데이터 출력 제어부; 및 상기 데이터 스트로브 신호에 응답하여 상기 분주 인에이블 신호를 저장하고, 외부로 출력하기 위한 래치부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 시스템의 동작 방법은, 클럭신호를 분주하여 내부 클럭 신호를 생성하는 단계; 라이트 동작시 상기 내부 클럭 신호에 응답하여 분주 인에이블 신호 및 데이터 입력 클럭 신호를 생성하는 단계; 상기 분주 인에이블 신호에 응답하여 데이터 스트로브 신호를 분주하여 내부 스트로브 신호를 생성하는 단계; 및 상기 분주 인에이블 신호의 활성화 시점이 예정된 구간의 포함될 수 있도록 상기 데이터 스트로브 신호를 트레이닝하는 단계를 포함할 수 있다.
바람직하게, 상기 반도체 장치의 동작 방법은, 상기 내부 스트로브 신호에 응답하여 상기 데이터 입력 클럭 신호의 위상을 감지하여 데이터 입력 스트로브 신호를 생성하는 단계; 및 상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호에 응답하여 내부 데이터를 생성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 시스템에 의하면, 매칭 딜레이 동작이 생략된 라이트 레벨링 동작을 통해 도메인 크로싱 마진(tDQSS)을 충분히 확보함으로써 메타-스테이블을 방지하는 것이 가능하다.
도 1은 메타-스테이블을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 시스템을 도시한 구성도이다.
도 3은 도 2에 도시된 제2 반도체 장치의 구성도이다.
도 4는 도 2에 도시된 반도체 시스템의 트레이닝 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 트레이닝부를 도시한 회로도이다.
도 6은 종래기술에 따른 도메인 크로싱 마진(tDQSS)과 본 발명의 실시예에 따른 도메인 크로싱 마진(tDQSS)을 비교 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 시스템을 도시한 구성도이다.
도 2를 참조하면, 반도체 시스템은 제1 반도체 장치(210) 및 제2 반도체 장치(220)를 포함할 수 있다. 여기서 제2 반도체 장치(220)는 메모리 장치일 수 있으며, 제1 반도체 장치(210)는 제2 반도체 장치(220)를 제어하기 위한 메모리 컨트롤러일 수 있다.
제1 반도체 장치(210)는 외부 커맨드 및 컬럼 어드레스(CMD/CA), 제1 및 제2 클럭(CLK/CLKB), 제1 및 제2 데이터 스트로브 신호(DQS_T/DQS_C) 및 데이터(DQ)를 제2 반도체 장치(220)에 인가할 수 있다. 제1 및 제2 데이터 스트로브 신호(DQS_T/DQS_C)는 라이트 동작이 개시되는 시점부터 기설정된 구간(예컨대, 라이트 레이턴시)이 경과된 시점 이후부터 라이트 동작이 종료되는 시점까지의 구간동안 토글링될 수 있다.
제1 반도체 장치(210)는 트레이닝부(211)를 포함할 수 있다.
트레이닝부(211)는 제2 반도체 장치(220)와 제1 반도체 장치(210) 간의 데이터 스트로브 신호(DQS_t/DQS_c) 트레이닝을 위해 데이터 스트로브 신호(DQS_t/DQS_c)를 일정 시간 딜레이하여 출력할 수 있다. 다시 말하면, 트레이닝부(211)는 프로그램 가능한 딜레이 회로로 구성될 수 있다. 이때, 딜레이 양은 제2 반도체 장치(220)에서 생성되는 분주 인에이블 신호(DVD_ON)의 활성화 시점에 맞추어 조절될 수 있다. 트레이닝부(211)는 실시예에 따라서 다양하게 구현될 수 있다.
제2 반도체 장치(220)는 커맨드 디코더(221), 메모리 코어부(222), 클럭 제어부(223), 내부 스트로브 신호 생성부(224) 및 데이터 출력 제어부(225) 및 래치부(226)를 포함할 수 있다.
커맨드 디코더(221)는 제1 패드(231)를 통해 외부로부터 커맨드 및 컬럼 어드레스(CMD/CA)를 수신하여 커맨드(CMD)를 디코딩할 수 있다.
메모리 코어부(222)는 커맨드 디코더(221)로부터 디코딩되어 출력된 커맨드(CMD)에 응답하여 내부 동작을 수행할 수 있다.
클럭 제어부(223)는 제2 패드(232)를 통해 외부로부터 클럭신호(CK_t/CK_c)를 수신하여 클럭 신호(CK_t/CK_c)를 분주하여 내부 클럭 신호(도면에 미도시)를 생성하고, 내부 클럭 신호와 커맨드 디코더(221)를 통해 디코딩되어 전달된 커맨드 및 컬럼 어드레스(CMD/CA)에 응답하여 분주 인에이블 신호(DVD_ON) 및 데이터 입력 클럭 신호(DIN_CLK<0:3>)를 생성할 수 있다. 여기서 분주 인에이블 신호(DVD_ON) 및 데이터 입력 출력 신호(DIN_CLK<0:3>)는 라이트 동작시 내부 모드 제어에 따라 내부 클럭 신호에 대응하여 생성될 수 있다.
내부 스트로브 신호 생성부(224) 분주 인에이블 신호(DVD_ON)에 응답하여 제3 패드(233)를 통해 외부로부터 데이터 스트로브 신호(DQS_t/DQS_c)를 분주하여 내부 스트로브 신호(IDQS<0:3>)를 생성할 수 있고, 내부 스트로브 신호(IDQS<0:3>)에 응답하여 데이터 입력 클럭 신호(DIN_CLK<0:3>)의 위상을 감지하여 데이터 입력 스트로브 신호(DIN_DQS<0:3>)를 생성할 수 있다.
래치부(226)는 외부에서 입력된 데이터 스트로브 신호(DQS_t/DQS_t)에 응답하여 분주 인에이블 신호(DVD_ON)를 래치하여 제4 패드(234)를 통해 트레이닝부(211)로 전달할 수 있다.
데이터 출력 제어부(225)는 내부 스트로브 신호(IDQS<0:3>)에 응답하여 제5 패드(235)를 통해 외부로부터 입력되는 데이터(DQ)를 수신하여 정렬할 수 있으며, 데이터 입력 스트로브 신호(DIN_DQS<0:3>)에 응답하여 정렬된 데이터를 내부 데이터로써 생성하여 출력하는 것이 가능하다.
도 3은 도 2에 도시된 제2 반도체 장치(220)의 구성도이다.
도 3을 참조하면, 반도체 장치는 클럭 제어부(223), 내부 스트로브 신호 생성부(224), 데이터 출력 제어부(225), 래치부(226) 및 선택부(227)를 포함할 수 있다.
클럭 제어부(223)는 외부로부터 클럭 신호(CK_t, CK_c)를 분배하여 내부 클럭신호(미도시)를 생성할 수 있으며, 동작 모드에 따라서 데이터 입력 클럭(DIN_CLK<0:3>) 및 분배 인에이블 신호(DVD_ON)를 생성할 수 있다.
클럭 제어부(223)는 클럭 버퍼(223_1), 클럭 분주부(223_2), 모드 제어부(223_3) 및 데이터 입력 클럭 생성부(223_4)를 포함할 수 있다.
클럭 버퍼(223_1)는 외부 클럭 신호(CK_t, CK_c)를 수신하여 버퍼링 동작을 수행할 수 있다.
클럭 분주부(223_2)는 버퍼링 된 클럭 신호(CK_t, CK_c)를 분주하여 서로 다른 위상을 갖는 다수의 내부 클럭 신호(ICLK<0:3>)를 생성할 수 있다. 예컨대, 다수의 내부 클럭 신호(ICLK<0:3>)는 제1 내부 클럭 신호(ICLK), 제2 내부 클럭 신호(QCLK), 제3 내부 클럭 신호(ICLKB) 및 제4 내부 클럭 신호(QCLKB)를 포함할 수 있다. 제1 내부 클럭 신호(ICLK), 제2 내부 클럭 신호(QCLK), 제3 내부 클럭 신호(ICLKB) 및 제4 내부 클럭 신호(QCLKB)는 외부 클럭 신호(CK_t, CK_c)의 주기보다 2배 크게 형성될 수 있다. 또한, 제1 내부 클럭 신호(ICLK), 제2 내부 클럭 신호(QCLK), 제3 내부 클럭 신호(ICLKB) 및 제4 내부 클럭 신호(QCLKB)는 각각 90˚의 위상 차를 갖도록 설정될 수 있다. 제1 내부 클럭 신호(ICLK) 및 제3 내부 클럭 신호(ICLKB)는 서로 반대의 위상을 갖고, 제2 내부 클럭 신호(QCLK) 및 제4 내부 클럭 신호(QCLKB)는 서로 반대의 위상을 갖도록 설정될 수 있다.
모드 제어부(223_3)는 다수의 내부 클럭 신호(ICLK<0:3>) 및 커맨드 및 컬럼 어드레스(CMD/CA)(도면에 미도시)에 응답하여 동작 모드에 따라 클럭 신호를 출력할 수 있다.
데이터 입력 클럭 생성부(223_4)는 모드 제어부(223_3)로부터 출력된 클럭 신호에 응답하여 다수의 데이터 입력 클럭 신호(DIN_CLK<0:3>) 및 분주 인에이블 신호(DVD_ON)를 생성할 수 있다. 여기서 다수의 데이터 입력 클럭 신호(DIN_CLK<0:3>)는 내부 데이터를 생성하기 위한 클럭 신호일 수 있으며, 분주 인에이블 신호(DVD_ON)는 데이터 스트로브 신호(DQS_t, DQS_c)를 분주하기 위한 인에이블 신호일 수 있다.
내부 스트로브 신호 생성부(224)는 분주 인에이블 신호(DVD_ON)에 응답하여 데이터 스트로브 신호(DQS_t) 및 반전 데이터 스트로브 신호(DQS_c)를 분주하여 다수의 내부 스트로브 신호(IDQS<0:3>)를 생성할 수 있으며, 분주된 내부 스트로브 신호(IDQS<0:3>)에 응답하여 내부 데이터를 생성하기 위한 데이터 입력 스트로브 신호(DIN_DQS<0:3>)를 생성할 수 있다.
내부 스트로브 신호 생성부(224)는 스트로브 신호 버퍼(224_1), 신호 전달부(224_2), 스트로브 신호 분주부(224_3) 및 데이터 입력 스트로브 신호 생성부(224_4)를 포함할 수 있다.
스트로브 신호 버퍼(224_1)는 외부로부터 데이터 스트로브 신호(DQS_t) 및 반전 데이터 스트로브 신호(DQS_c)를 버퍼링하여 출력할 수 있다.
신호 전달부(224_2)는 분주 인에이블 신호(DVD_ON)에 응답하여 스트로브 신호 버퍼(224_1)로부터 버퍼링되어 출력된 데이터 스트로브 신호(DQS_t) 및 반전 데이터 스트로브 신호(DQS_c)를 스트로브 신호 분주부(224_3)로 전달할 수 있다. 신호 전달부(224_2)는 앤드(AND) 게이트로 구성될 수 있다.
스트로브 신호 분주부(224_3)는 버퍼링된 데이터 스트로브 신호(DQS_t) 및 반전 스트로브 신호(DQS_t)를 분주하여 다수의 내부 스트로브 신호(IDQS<0:3>)를 생성할 수 있다. 다수의 내부 스트로브 신호(IDQS<0:3>)는 제1 내부 스트로브 신호(IDQS), 제2 내부 스트로브 신호(QDQS), 제3 내부 스트로브 신호(IDQSB) 및 제4 내부 스트로브 신호(QDQSB)를 포함할 수 있다. 제1 내부 스트로브 신호 신호(IDQS), 제2 내부 스트로브 신호(QDQS), 제3 내부 스트로브 신호(IDQSB) 및 제4 내부 스트로브 신호(QDQSB)는 각각 90˚의 위상 차를 갖도록 설정될 수 있다. 제1 내부 스트로브 신호(IDQS) 및 제3 내부 스트로브 신호(IDQSB)는 서로 반대의 위상을 갖고, 제2 내부 스트로브 신호(QDQS) 및 제4 내부 스트로브 신호(QDQSB)는 서로 반대의 위상을 갖도록 설정될 수 있다. 제1 내지 제4 내부 스트로브 신호(IDQS, QDQS, IDQSB, QDQSB)의 위상 및 주기는 실시예에 따라 다양하게 설정될 수 있다.
데이터 입력 스트로브 신호 생성부(224_4)는 제1 내지 제4 데이터 입력 클럭(DIN_CLK<0:3>) 및 제1 내지 제4 내부 스트로브 신호(ICLK<0:3>)에 응답하여 내부 데이터를 생성하기 위한 데이터 입력 스트로브 신호(DIN_DQS<0:3>)를 생성할 수 있다.
데이터 출력 제어부(225)는 데이터 리시버(225_1), 데이터 정렬부(225_2) 및 내부 데이터 생성부(225_3)를 포함할 수 있다.
데이터 리시버(225_1)는 다수의 내부 스트로브 신호(IDQS<0:3>)에 응답하여 패드(미도시)를 통해 외부로부터 데이터(DQ)를 입력받아 입력 데이터(DIN)로써 출력할 수 있다.
데이터 정렬부(225_2)는 다수의 내부 스트로브 신호(IDQS<0:3>)에 응답하여 입력 데이터(DIN)를 정렬하여 다수의 정렬 데이터(ALGN<0:15>)를 생성할 수 있다. 데이터 정렬부(225_2)가 내부 데이터(DIN)를 정렬하는 방식은 실시예에 따라서 다양하게 구현될 수 있다.
래치부(226)는 스트로브 신호 버퍼(224_1)로부터 버퍼링된 스트로브 신호(DQS_t, DQS_c)에 응답하여 분주 인에이블 신호(DVD_ON)를 래치할 수 있다. 또한, 래치부(226)는 래치된 분주 인에이블 신호(DVD_ON)를 외부 디바이스로 출력하는 것이 가능하다. 여기서 외부 디바이스는 반도체 컨트롤러(미도시)일 수 있다.
내부 데이터 생성부(225_3)는 데이터 입력 스트로브 신호(DIN_DQS<0:3>) 또는 데이터 입력 클럭 신호(DIN_CLK<0:3>)에 응답하여 정렬 데이터(ALGN<0:15>)를 다수의 내부 데이터(IDATA<0:15>)를 생성할 수 있다. 내부 데이터 생성부(225_3)를 통해 생성된 다수의 내부 데이터(IDATA<0:15>)는 글로벌 입출력 라인(GIO)으로 전달될 수 있다.
선택부(227)는 테스트 모드 신호(TM)에 응답하여 데이터 입력 스트로브 신호(DIN_DQS<0:3>) 또는 데이터 입력 클럭 신호(DIN_CLK<0:3>)를 선택적으로 출력할 수 있다. 데이터 입력 스트로브 신호(DIN_DQS<0:3>)와 데이터 입력 클럭 신호(DIN_CLK<0:3>)는 실질적으로 위상 차이가 거의 없으므로, 내부 데이터를 생성하기 위해 두 신호 중 어떤 신호를 사용하더라도 무방하다. 외부 사용자의 선택에 따라 내부 데이터를 생성하기 위한 신호로써 데이터 입력 스트로브 신호(DIN_DQS<0:3>) 또는 데이터 입력 클럭 신호(DIN_CLK<0:3>)를 선택적으로 사용하는 것이 가능하다.
이하, 도 2 및 도 3을 참조하여 반도체 시스템의 동작에 대해 설명하기로 한다.
반도체 시스템은 상기와 같은 구성을 통해 라이트 레벨링(Write Leveling) 동작을 수행할 수 있다. 라이트 레벨링 동작은 모드 제어부(223_3)를 통해 라이트 레벨링 모드가 설정될 수 있으며, 이는 클럭 신호와 데이터 스트로브 신호 사이의 적절한 위상을 맞춰주기 위한 동작일 수 있다.
데이터 입력 클럭 생성부(223_4)를 통해 생성된 분주 인에이블 신호(DVD_ON)는 클럭 신호(CK_t, CK_c)를 기초로 하여 생성된 신호로써, 분주 인에이블 신호(DVD_ON)에 따라 외부 데이터 스트로브 신호(DQS_t, DQS_c)의 입력 시점을 트레이닝하는 것이 가능하다.
초기에 입력된 데이터 스트로브 신호(DQS_t, DQS_c)에 따라 분주 인에이블 신호(DVD_ON)는 래치부(226)에 저장될 수 있으며, 저장된 분주 인에이블 신호(DVD_ON)는 외부 디바이스, 예컨대 반도체 컨트롤러(미도시)로 전달될 수 있다. 이후, 반도체 컨트롤러는 분주 인에이블 신호(DVD_ON)를 수신하여 데이터 스트로브 신호(DQS_t, DQS_c)의 입력 시점을 계속적으로 트레이닝하여 최적의 입력 시점을 설정하는 것이 가능하다.
한편, 일반적으로 스트로브 신호 분주부(224_3)로부터 생성된 내부 스트로브 신호들 중 제2 및 제4 내부 스트로브 신호(QDQS, QDQSB)는 도메인 크로싱 마진(tDQSS)을 확보하기 위해서 매칭 딜레이가 필요했다. 여기서 도메인 크로싱 마진(tDQSS)은
Figure 112016025311373-pat00001
로 정의될 수 있다. 따라서, 라이트 레벨링 동작을 위한 회로는 데이터 입력 스트로브 신호 생성부(224_4) 내에 구비될 수 있었다.
그러나, 본 발명의 실시예에 따른 반도체 장치는 매칭 딜레이 회로를 구비하지 않고 있으며, 그 대신 래치부(226)를 추가함으로써 직접 반도체 컨트롤러와의 트레이닝을 통해 분주 인에이블 신호(DVD_ON)에 맞춰 데이터 스트로브 신호(DQS_t, DQS_c)의 입력 시점을 조절함으로써 도메인 크로싱 마진(tDQSS)을 확보하는 것이 가능하다. 여기서 데이터 스트로브 신호(DQS_t, DQS_c)의 입력 시점의 라이트 프리앰블 구간(tWPRE)일 수 있다. 그로 인해, 입력 데이터 스트로브 신호 생성부(224) 또한 라이트 레벨링 동작을 위한 회로를 구비하지 않아도 되므로, 반도체 장치에서의 부담이 감소할 수 있다.
도 4는 도 2에 도시된 반도체 시스템의 트레이닝 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 제1 반도체 장치(210)로부터 제2 반도체 장치(220)로 클럭 신호(CK_t, CK_c)가 입력되고, 컬럼 어드레스(CA<0:5>)의 조합으로 라이트 커맨드(WT1) 및 컬럼 커맨드(CAS2)가 입력될 수 있다.
이후, 데이터 입력 클럭 생성부(223_4)를 통해 분주 인에이블 신호(DVD_ON)가 생성될 수 있으며, 트레이닝 동작을 통해 활성화 시점이 설정될 수 있다. 이와 같은 트레이닝 동작은 라이트 프리앰블 구간(tWPRE)동안 이루어질 수 있으며, 분주 인에이블 신호(DVD_ON)가 데이터 스트로브 신호(DQS_c, DQS_t)의 중간 지점에 활성화될 수 있도록 트레이닝하는 것이 가능하다. 한편, 도 4의 타이밍도만 봤을 때는 분주 인에이블 신호(DVD_ON)의 활성화 시점을 제어하는 것처럼 보일 수 있으나, 실질적으로 분주 인에이블 신호(DVD_ON)는 데이터 입력 클럭 생성부(223_4)를 통해 생성된 고정 신호일 수 있으며, 분주 인에이블 신호(DVD_ON)의 활성화 시점에 데이터 스트로브 신호(DQS_t, DQS_c)를 맞추도록 트레이닝하는 것이다.
이와 같은 트레이닝 동작을 통해 라이트 프리앰블 구간에 분주 인에이블 신호(DVD_ON)가 활성화될 수 있도록 설정함으로써 스트로브 신호 분주부(223)에서 발생할 수 있는 메타-스테이블을 방지하는 것이 가능하다.
도 5는 도 4에 도시된 트레이닝부(211)를 도시한 회로도이다.
도 5를 참조하면, 트레이닝부(211)는 프로그램 가능한 지연회로로 구성될 수 있다. 트레이닝부(211)는 지연 제어부(510) 및 가변 지연부(520)를 포함할 수 있다.
지연 제어부(510)는 컬럼 어드레스 신호(CA)에 응답하여 지연 제어신호(IND<0:5>)를 생성할 수 있다. 여기서 지연 제어신호(IND<0:5>)는 복수의 코드를 포함할 수 있고, 지연 제어부(510)는 컬럼 어드레스 신호(CA)에 응답하여 지연 제어신호(IND<0:5>)의 코드 값을 순차적으로 증가시키거나 감소시킬 수 있다. 지연 제어부(510)는 컬럼 어드레스 신호(CA)에 응답하여 지연 제어신호(IND<0:5>)의 코드 값을 순차적으로 증가시키거나 감소시킬 수 있는 서모미터 인코더(Thermometer encoder)를 사용할 수 있다.
가변 지연부(520)는 지연 제어신호(IND<0:5>)에 응답하여 데이터 스트로브 신호(DQS)의 지연 시간을 변화시키고, 지연 데이터 스트로브 신호(DQSD)를 생성할 수 있다. 가변 지연부(520)는 복수의 버퍼(521, 526) 및 복수의 모스 캐패시터(522, 523, 524, 527, 528, 529)를 포함할 수 있다. 제1 버퍼(521)는 입력단으로 데이터 스트로브 신호(DQS)를 수신할 수 있고, 제2 버퍼(526)의 입력단으로 제1 버퍼(521)의 출력 단과 연결될 수 있다. 제2 버퍼(526)는 출력 단으로 지연 데이터 스트로브 신호(DQSD)를 출력할 수 있다.
복수의 모스 캐패시터(522, 523, 524, 527, 528, 529)는 각각 할당된 지연 제어신호(IND<0:5>)를 수신할 수 있다. 제1 모스 캐패시터(522)는 지연 제어신호의 제1 코드(IND<0>)를 수신하고, 제2 내지 제6 모스 캐패시터(523, 524, 527, 528, 529)는 각각 지연 제어신호의 제2 내지 제6 코드(IND<1>-IND<5>)를 수신할 수 있다. 제1 내지 제3 모스 캐패시터(522, 523, 524)는 제1 버퍼(521)의 출력단과 연결되고, 제4 내지 제6 모스 캐패시터(527, 528, 529)는 제2 버퍼(526)의 출력단과 연결될 수 있다. 제1 내지 제6 모스 캐패시터(522, 523, 524, 527, 528, 529)는 턴-온 되었을 때 제1 및 제2 버퍼(521, 526)의 출력 단의 로딩을 증가시켜 가변 지연부(520)의 지연 시간을 증가시킬 수 있다.
한편, 본 발명의 실시예에서 가변 지연부(520)는 6개의 모스 캐패시터를 구비하는 것으로 예시하였으나, 상기 모스 캐패시터의 개수와 상기 지연 제어신호의 코드 개수는 자유롭게 변경될 수 있다.
도 6은 종래기술에 따른 도메인 크로싱 마진(tDQSS)과 본 발명의 실시예에 따른 도메인 크로싱 마진(tDQSS)을 비교 설명하기 위한 타이밍도이다.
도 6을 참조하면, 종래 기술에 따른 도메인 크로싱 마진(tDQSS)은 1tCK로 한정되어 있고, 라이트 프리앰블 구간 이전에 분주 인에이블 신호(DVD_ON)가 활성화되면서(도면에 미도시) 도 1에서 설명한 것과 같이 메타-스테이블이 발생하여 반도체 장치의 오작동을 일으킬 수 있다.
그러나, 본 발명의 실시예에 따른 도메인 크로싱 마진(tDQSS)은 트레이닝 동작을 통해 분주 인에이블 신호(DVD_ON)의 활성화 시점에 따라 데이터 스트로브 신호(DQS_t/DQS_c)의 입력 시점을 조절함으로써 최대 2ns까지의 도메인 크로싱 마진(tDQSS)을 확보할 수 있음을 확인할 수 있다.
정리하면, 본 발명의 실시예에 따른 반도체 시스템은, 제2 반도체 장치(220), 즉, 메모리 장치 내에서 도메인 크로싱 마진(tDQSS)을 확보하기 위한 매칭 딜레이 회로를 제거하여 라이트 레벨링 동작을 수행함으로써 메모리 장치의 딜레이가 줄어들어 그만큼의 부담을 감소시킬 수 있다. 또한, 트레이닝 동작을 통해 분주 인에이블 신호(DVD_ON)의 활성화 시점이 라이트 프리앰블 구간(tWPRE)에 위치할 수 있도록 설정하여 도메인 크로싱 마진(tDQSS)을 기존보다 안정적으로 확보하는 것이 가능하며, 그로 인해 메타-스테이블에서 안전한 메모리 장치를 설계하는 것이 가능하다.
한편, 메모리 장치 내의 매칭 딜레이 회로를 제거함으로써 메모리 장치의 줄어든 딜레이만큼 컨트롤러의 트레이닝부(211)의 지연동작을 통해 딜레이는 그대로 유지되어 전체 시스템의 전류량은 변화하지 않을 수 있다. 즉, 전체 시스템의 전류량을 변화하지 않도록 제어함과 동시에 메타-스테이블에서 안전한 메모리 장치를 설계하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210 : 제1 반도체 장치
211 : 트레이닝부
220 : 제2 반도체 장치
221 : 메모리 코어부
222 : 커맨드 디코더
223 : 클럭 제어부
224 : 내부 스트로브 신호 생성부
225 : 데이터 출력 제어부
226 : 래치부

Claims (15)

  1. 커맨드, 클럭신호, 데이터 스트로브 신호 및 데이터를 출력하는 제1 반도체 장치; 및
    라이트 동작시 상기 클럭신호의 분주클럭에 응답하여 분주 인에이블 신호 및 데이터 입력 클럭 신호를 생성하고, 상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 분주하여 내부 스트로브 신호를 생성하고, 상기 내부 스트로브 신호에 응답하여 상기 데이터를 정렬하기 위한 제2 반도체 장치
    를 포함하되,
    상기 제1 반도체 장치는 상기 제2 반도체 장치로부터 상기 분주 인에이블 신호를 수신하여 상기 데이터 스트로브 신호가 예정된 구간에 출력되도록 트레이닝하는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 반도체 장치는,
    상기 클럭 신호를 분주하여 내부 클럭 신호를 생성하고, 상기 라이트 동작시 상기 내부 클럭 신호에 응답하여 상기 분주 인에이블 신호 및 데이터 입력 클럭 신호를 생성하기 위한 클럭 제어부;
    상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 분주하여 상기 내부 스트로브 신호를 생성하고, 상기 내부 스트로브 신호의 일부에 응답하여 상기 데이터 입력 클럭의 위상을 감지하여 데이터 입력 스트로브 신호를 생성하기 위한 내부 스트로브 신호 생성부;
    상기 내부 스트로브 신호에 응답하여 상기 데이터를 정렬하고, 상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호에 응답하여 상기 정렬된 데이터를 내부 데이터로써 생성하기 위한 데이터 출력 제어부; 및
    상기 데이터 스트로브 신호에 응답하여 상기 분주 인에이블 신호를 저장하고, 외부로 출력하기 위한 래치부
    를 포함하는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 클럭 제어부는,
    상기 클럭 신호를 수신하여 버퍼링하기 위한 클럭 버퍼;
    상기 버퍼링 된 클럭 신호를 분주하여 상기 내부 클럭 신호를 생성하기 위한 클럭 분주부;
    상기 커맨드 및 상기 내부 클럭 신호에 응답하여 동작 모드를 제어하기 위한 모드 제어부; 및
    상기 라이트 동작시 상기 분주 인에이블 신호 및 데이터 입력 클럭 신호를 생성하기 위한 데이터 입력 클럭 생성부
    를 포함하는 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 내부 스트로브 신호 생성부는,
    상기 데이터 스트로브 신호를 수신하여 버퍼링하기 위한 스트로브 신호 버퍼;
    상기 분주 인에이블 신호에 응답하여 상기 버퍼링 된 데이터 스트로브 신호를 출력하기 위한 신호 전달부;
    상기 분주 인에이블 신호에 응답하여 상기 버퍼링 된 데이터 스트로브 신호를 분주하여 상기 내부 스트로브 신호를 생성하기 위한 스트로브 신호 분주부; 및
    상기 내부 스트로브 신호에 응답하여 상기 데이터 입력 클럭 신호의 위상을 감지하여 상기 내부 데이터를 생성하기 위한 데이터 입력 스트로브 신호 생성부
    를 포함하는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 데이터 출력 제어부는,
    상기 내부 스트로브 신호에 응답하여 상기 데이터를 수신하기 위한 데이터 리시버;
    상기 내부 스트로브 신호에 응답하여 수신된 상기 데이터를 정렬하여 정렬 데이터를 생성하기 위한 데이터 정렬부; 및
    상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호에 응답하여 상기 정렬 데이터를 래치하여 상기 내부 데이터를 생성하기 위한 내부 데이터 생성부
    를 포함하는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 반도체 장치는,
    테스트 모드 신호에 응답하여 상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호를 선택적으로 출력하기 위한 선택부
    를 더 포함하는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 반도체 장치는,
    상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호를 상기 예정된 구간에 입력되도록 트레이닝하기 위한 트레이닝부
    를 더 포함하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 트레이닝부는,
    상기 커맨드에 응답하여 지연 제어신호를 생성하기 위한 지연 제어부; 및
    상기 지연 제어신호에 응답하여 상기 데이터 스트로브 신호의 지연 시간을 변화시켜 지연 데이터 스트로브 신호를 생성하기 위한 가변 지연부
    를 포함하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 예정된 구간은 라이트 프리앰블 구간인 것을 특징으로 하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 반도체 장치는 메모리 장치이며, 상기 제1 반도체 장치는 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러인 반도체 시스템.
  11. 클럭신호를 분주하여 내부 클럭 신호를 생성하는 단계;
    라이트 동작시 상기 내부 클럭 신호에 응답하여 분주 인에이블 신호 및 데이터 입력 클럭 신호를 생성하는 단계;
    상기 분주 인에이블 신호에 응답하여 데이터 스트로브 신호를 분주하여 내부 스트로브 신호를 생성하는 단계; 및
    상기 분주 인에이블 신호의 활성화 시점이 예정된 구간의 포함될 수 있도록 상기 데이터 스트로브 신호를 트레이닝하는 단계
    를 포함하는 반도체 시스템의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 내부 스트로브 신호에 응답하여 상기 데이터 입력 클럭 신호의 위상을 감지하여 데이터 입력 스트로브 신호를 생성하는 단계; 및
    상기 데이터 입력 스트로브 신호 또는 상기 데이터 입력 클럭 신호에 응답하여 내부 데이터를 생성하는 단계
    를 더 포함하는 반도체 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 내부 데이터를 생성하는 단계는,
    상기 내부 스트로브 신호에 응답하여 외부 데이터를 수신 및 정렬하여 정렬 데이터를 생성하는 단계
    를 더 포함하는 반도체 시스템의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 데이터 스트로브 신호를 트레이닝하는 단계는,
    상기 데이터 스트로브 신호에 응답하여 상기 분주 인에이블 신호를 래치하는 단계; 및
    상기 분주 인에이블 신호에 응답하여 상기 데이터 스트로브 신호의 입력 시점을 조절하는 단계
    를 포함하는 반도체 시스템의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 예정된 구간은 라이트 프리앰블 구간인 것을 특징으로 하는 반도체 시스템의 동작 방법.
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