KR20120110877A - 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로 - Google Patents

반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로 Download PDF

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Abstract

반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로가 개시된다. 그러한 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 회로는, 본 발명의 실시 예에서 위상 차 검출부와, 검출 데이터 출력부를 포함한다. 위상차 검출부는 라이트 타이밍 측정을 위해 인가되는 제1 신호와 제2 신호 간의 위상 차를 검출한다. 검출 데이터 출력부는 검출된 위상 차에 대응되는 검출 데이터를 데이터 출력 라인을 통해 출력한다. 본 발명에서의 라이트 타이밍 측정 가속회로에 따르면, 라이트 타이밍 측정에 걸리는 시간이 감소 또는 최소화되어, 부트업 타임이 감소 또는 최소화되고 파워 세이빙 능력이 개선된다.

Description

반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로{WRITE TIMING CALIBRATION ACCELERATING METHOD AND THEREOF CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 라이트 타이밍 측정을 가속하는 방법 및 측정 가속 회로에 관한 것이다.
일반적으로 다이나믹 랜덤 억세스 메모리(이하 DRAM) 등과 같은 휘발성 반도체 메모리 장치는 시스템 내의 콘트롤러로부터 인가되는 라이트 데이터를 지정된 메모리 저장 영역에 라이트할 수 있다.
DRAM이 컴퓨터 등의 데이터 처리 장치에 사용될 경우에 인쇄회로기판에 복수의 DRAM들이 탑재되어 있는 메모리 모듈의 형태로서 대개 사용된다. 메모리 모듈의 코맨드 신호 연결의 구조가 플라이 바이 타입(fly-by type)으로 됨에 따라 메모리 모듈 내의 각DRAM 마다 코맨드 입력 시점이 다를 수 있고 유효한 라이트 데이터 입력 시점도 또한 다를 수 있다.
따라서, 최적의 데이터 라이트 타이밍을 찾기 위해 라이트 레벨링이라고 불려지는 타이밍 측정(calibration)과정이 콘트롤러와 DRAM 사이에서 수행될 수 있다. 그러한 타이밍 측정과정은 보다 빠른 시간 내에 수행되어야 부트 업 타임(boot-up time)이 최소화되고 파워 세이빙(power saving)에도 도움될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 메모리 장치에서의 라이트 타이밍 측정에 걸리는 시간을 감소 또는 최소화할 수 있는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 반도체 메모리 장치를 채용한 시스템에서의 부트업 타임을 최소화하고 파워 세이빙에 도움을 줄 수 있는 방법 및 회로를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 타이밍 측정 과정에서 데이터 스트로브 신호를 순차적으로 지연시킴이 없이도, 라이트 타이밍 측정을 수행할 수 있는 개선된 방법 및 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상(an aspect)에 따라, 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법은,
라이트 타이밍 측정을 위해 인가되는 제1 신호와 제2 신호 간의 위상 차를 검출하고;
상기 검출된 위상 차에 대응되는 검출 데이터를 데이터 출력 라인을 통해 출력한다.
본 발명의 실시 예에서, 상기 제1 신호가 데이터 스트로브 신호인 경우에 상기 제2 신호는 클럭 신호일 수 있다.
본 발명의 실시 예에서, 상기 제1 신호가 클럭 신호인 경우에 상기 제2 신호는 데이터 스트로브 신호일 수 있다.
본 발명의 실시 예에서, 상기 데이터 스트로브 신호는 차동 신호의 형태로 인가될 수 있다.
본 발명의 실시 예에서, 상기 클럭 신호는 차동 신호의 형태로 인가될 수 있다.
본 발명의 실시 예에서, 상기 위상 차 검출은 비례 위상 검출 방식을 이용함에 의해 수행될 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 카운팅함에 의해 얻어질 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 디바이딩함에 의해 얻어질 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 아나로그 디지털 변환함에 의해 얻어질 수 있다.
본 발명의 실시 예에서, 상기 데이터 출력 라인을 통해 출력되는 검출 데이터는 바이너리 데이터일 수 있다.
본 발명의 실시 예의 다른 양상(another aspect)에 따라, 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 회로는,
라이트 타이밍 측정을 위해 인가되는 제1 신호와 제2 신호 간의 위상 차를 검출하는 위상 차 검출부; 및
상기 검출된 위상 차에 대응되는 검출 데이터를 데이터 출력 라인을 통해 출력하는 검출 데이터 출력부를 포함한다.
본 발명의 실시 예에서, 상기 위상 차 검출부는 비례 위상 검출기일 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터 출력부는, 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 카운팅하는 카운터와; 상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기를 구비할 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터 출력부는, 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 디바이딩하는 디바이딩 블록과; 상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기를 구비할 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터 출력부는, 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 아나로그 디지털 변환하는 아나로그 디지털 변환 블록과; 상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기를 구비할 수 있다.
본 발명의 실시 예에서, 상기 검출 데이터는 바이너리 데이터일 수 있다.
본 발명의 실시 예에서, 상기 바이너리 데이터의 비트 수는 4비트, 8비트, 및 16비트 중의 하나일 수 있다.
본 발명의 실시 예에서, 상기 제1 신호가 데이터 스트로브 신호인 경우에 상기 제2 신호는 클럭 신호일 수 있다.
본 발명의 실시 예에서, 상기 데이터 스트로브 신호와 상기 클럭 신호는 콘트롤러에서 인가될 수 있다.
본 발명의 실시 예에서, 상기 반도체 메모리 장치는 다이나믹 랜덤 억세스 메모리일 수 있다.
본 발명의 실시 예적 구성에 따르면, 반도체 메모리 장치에서의 라이트 타이밍 측정에 걸리는 시간이 감소 또는 최소화된다.
따라서, 그러한 반도체 메모리 장치를 채용한 시스템에서는 부트업 타임이 최소화되고 파워 세이빙이 보다 높게 이루어질 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치와 콘트롤러 간의 연결 구성을 보여주는 블록도,
도 2는 도 1중 라이트 타이밍 측정 가속회로의 일 구현 예시도,
도 3은 도 1중 라이트 타이밍 측정 가속회로의 다른 구현 예시도,
도 4는 도 1중 라이트 타이밍 측정 가속회로의 또 다른 구현 예시도,
도 5a-5c는 본 발명의 실시 예에서의 위상 차 검출에 따른 바이너리 데이터의 생성 예시도,
도 6a는 도 2의 세부적 회로 구현 예시도,
도 6b는 도 6a에 따른 동작 타이밍 예시도,
도 7은 본 발명의 실시 예에 따른 동작제어 흐름도,
도 8은 메모리 콘트롤러와 연결된 본 발명의 응용 예를 도시한 블록도,
도 9는 전자 시스템에 채용된 본 발명의 응용 예를 도시한 블록도, 및
도 10은 컴퓨팅 시스템에 채용된 본 발명의 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 기능블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 다이나믹 랜덤 억세스 메모리의 리드나 라이트에 대한 기본적인 동작 및 기능은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치와 콘트롤러 간의 연결 구성을 보여주는 블록도이다.
도면을 참조하면, 콘트롤러(100)와 DRAM 등과 같은 반도체 메모리 장치(200)간의 연결 구성이 보여진다.
반도체 메모리 장치(200)는 제어부(240), 메모리 셀 어레이(250), 선택부(230), 및 DQ 출력부(235)를 구비한다. 또한, 반도체 메모리 장치(200)는 본 발명의 목적들을 달성하기 위한 라이트 타이밍 측정 가속 회로로서, 위상 차 검출부(210)와 검출 데이터 출력부(220)를 포함한다.
상기 위상 차 검출부(210)는 라이트 타이밍 측정을 위해 인가되는 제1 신호(DQS)와 제2 신호(CK)간의 위상 차를 검출하여 라인(L1)으로 출력한다. 상기 라인(L1)에 연결된 상기 검출 데이터 출력부(220)는 상기 검출된 위상 차에 대응되는 검출 데이터(DO)를 생성하여 라인(L2)으로 출력한다. 상기 라인(L2)에 나타나는 상기 검출 데이터(DO)는 선택부(230) 및 DQ 출력부(235)를 통해 데이터 출력(DQ) 라인에 출력된다.
상기 제1 신호로서 명명된 데이터 스트로브 신호는 상기 콘트롤러(100)에서 데이터 스트로브 신호(DQS)와 상보(complimentary)데이터 스트로브 신호(DQSB)로서 출력될 수 있다. 즉, 필요한 경우에 차동 신호의 형태로서 상기 데이터 스트로브 신호가 제공될 수 있다.
유사하게, 상기 제2 신호로서 명명된 클럭 신호는 상기 콘트롤러(100)에서 클럭 신호(CK)와 상보 클럭 신호(CKB)로서 출력될 수 있다. 즉, 필요한 경우에 차동 신호의 형태로서 상기 클럭 신호가 제공될 수 있다.
라이트 타이밍 측정 시에 상기 제어부(240)는 선택부(230)가 라인(L2)을 통해 인가되는 검출 데이터(DO)를 선택하도록 하는 선택 제어신호(CON)를 상기 선택부(230)에 인가한다. 상기 검출 데이터(DO)는 상기 검출된 위상 차의 정도에 따라 비례적으로 나타나는 바이너리 데이터일 수 있다. 상기 검출 데이터(DO)는 DQ 출력부(235)를 통해 DQ 버스로 출력된다. 상기 콘트롤러(100)는 상기 검출 데이터(DO)를 수신하는 즉시 상기 제1 신호(DQS)와 제2 신호(CK)간의 위상 차를 확인할 수 있으므로, 라이트 타이밍 측정에 걸리는 시간을 감소 또는 최소화할 수 있다. 그리고, 라이트 타이밍 측정의 검증을 위해 상기 검출 데이터(DO)의 값 만큼 상기 제1 신호(DQS)를 한꺼번에 지연시킨 후 상기 위상차 검출부(210)에 인가할 수 있다. 이 경우에 DQ 버스로 수신되는 상기 검출 데이터(DO)는 두 신호들 간의 위상 차가 없다는 것을 나타내는 데이터가 될 것이다.
이와 같이, 라이트 타이밍 측정 과정에서 데이터 스트로브 신호를 일정 단위 딜레이 만큼 순차적으로 지연시킴이 없이, 라이트 타이밍 측정을 1회의 신호인가로써 수행할 수 있다.
최적의 데이터 라이트 타이밍을 찾기 위해 라이트 레벨링이라고 불려지는 타이밍 측정(calibration)과정이 한번에 수행되므로, 유효한 라이트 데이터 입력 시점이 신속하게 검출되어진다.
한편, 메모리 셀 어레이(250)의 메모리 셀에 저장된 데이터가 상기 DQ 버스를 통해 출력되는 리드 동작에서, 상기 콘트롤러(100)는 어드레스(ADDR)버스를 통해 메모리 셀의 어드레스를 가리키는 어드레스 신호를 인가한다. 이 경우에 선택부(230)는 선택 제어신호(CON)에 응답하여 메모리 셀 어레이(250)와 연결된 리드 패쓰(RP)를 선택한다.
도 2는 도 1중 라이트 타이밍 측정 가속회로의 일 구현 예시도이다.
도면을 참조하면, 라이트 타이밍 측정 가속회로는 비례 위상 검출기(211), 카운터(221), 및 레이트 검출기(224)를 포함한다. 상기 비례 위상 검출기(211)는 도 1의 위상 차 검출부(210)의 구현 예시이고, 상기 카운터(221)와 레이트 검출기(224)는 도 1의 검출 데이터 출력부(220)의 구현 예시이다. 도 2에서 참조부호들(2,4)은 각기 수신 버퍼를 나타낸다.
예시적으로, 제1 신호 예컨대 데이터 스트로브 신호(DQS)는 차동 신호의 형태로서 상기 수신 버퍼(2)에 인가되어 버퍼링된다. 상기 수신 버퍼(2)로부터 출력되는 데이터 스트로브 신호(DQS)는 비례 위상 검출기(211)의 제1 입력단(I1)에 인가된다.
예시적으로, 제2 신호 예컨대 클럭 신호(CK)는 차동 신호의 형태로서 상기 수신 버퍼(4)에 인가되어 버퍼링된다. 상기 수신 버퍼(4)로부터 출력되는 클럭 신호(CK)는 비례 위상 검출기(211)의 제2 입력단(I2)에 인가된다.
예시적으로, 레이트 검출기(224)는 상기 수신 버퍼(4)의 출력 라인(L3)과 연결되어 상기 클럭 신호(CK)를 1/2n만큼 분주된 분주 클럭 신호(1/2n CK)를 생성할 수 있다. 여기서, n은 2이상의 자연수이다.
상기 비례 위상 검출기(211)는 라이트 타이밍 측정을 위해 인가되는 상기 데이터 스트로브 신호(DQS)와 상기 클럭 신호(CK)사이의 위상 차를 비례적으로 검출한다. 즉, 위상 차의 정도가 크고 작음에 따라 라인(L1)에 나타나는 검출 위상 차(PD)의 값은 비례적으로 생성될 수 있다.
상기 카운터(221)는 상기 검출된 위상 차(PD) 입력을 상기 클럭 신호의 분주 클럭 신호(1/2n CK)로써 카운팅한다. 이에 따라, 상기 카운터(221)의 출력 라인(L2)에 생성되는 검출 데이터(DO)는 n(여기서, n은 2이상의 자연수)비트의 바이너리 데이터일 수 있다. 이 경우에 상기 바이너리 데이터의 비트 수는 4비트, 8비트, 및 16비트 중의 하나로서 주어질 수 있다.
도 3은 도 1중 라이트 타이밍 측정 가속회로의 다른 구현 예시도이다.
도 3에서는 도 1의 검출 데이터 출력부(220)가, 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 디바이딩하는 디바이딩 블록(222)과, 상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기(224)로써 구현된 예가 보여진다. 상기 디바이딩 블록(222)은 디바이더 회로와, 상기 디바이더 회로의 디바이딩된 결과를 바이너리 데이터로서 출력하는 출력부를 포함할 수 있다.
도 4는 도 1중 라이트 타이밍 측정 가속회로의 또 다른 구현 예시도이다.
도 4에서는, 도 1의 검출 데이터 출력부(220)가, 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 아나로그 디지털 변환하는 아나로그 디지털 변환 블록(223)과, 상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기(224)로써 구현된 예가 보여진다. 상기 아나로그 디지털 변환 블록(223)은 아나로그 디지털 변환기(Analog-Digital Converter; ADC)와, 상기 아나로그 디지털 변환기의 변환출력을 바이너리 데이터로서 출력하는 출력부를 포함할 수 있다.
도 5a-5c는 본 발명의 실시 예에서의 위상 차 검출에 따른 바이너리 데이터의 생성 예시도이다.
도 5a를 참조하면, 데이터 스트로브 신호와 클럭 신호 간의 위상이 서로 일치하는 경우를 보여준다. 이 경우에 검출 데이터는 8비트인 경우에 "00000000"으로 주어지는 바이너리 데이터로서 생성될 수 있다. 결국, 두 신호들 간의 위상 차는 0 도이다.
도 5b를 참조하면, 데이터 스트로브 신호와 클럭 신호 간의 위상이 서로 반주기 만큼 차를 갖는 경우를 보여준다. 이 경우에 검출 데이터는 8비트인 경우에 "10000000"으로 주어지는 바이너리 데이터로서 생성될 수 있다. 여기서, 두 신호들 간의 위상 차는 180도이다.
도 5c를 참조하면, 데이터 스트로브 신호와 클럭 신호 간의 위상이 서로 1주기 만큼 차를 갖는 경우를 보여준다. 이 경우에 검출 데이터는 8비트인 경우에 "11111111"으로 주어지는 바이너리 데이터로서 생성될 수 있다. 이 경우에 두 신호들 간의 위상 차는 360도이다.
도 6a는 도 2의 세부적 회로 구현 예시도이다. 도 6a에서, 앤드 게이트(211)는 도 2에서의 비례 위상 검출기(211)에 대응되고, 분주기(224)는 도 2에서의 레이트 검출기(224)에 대응된다. 또한, 카운터(221a), 레지스터(221b), 에지 검출기(221c), 및 네거티브 에지 검출기(221d)는 도 2에서의 카운팅 블록(221)에 대응된다.
상기 카운터(221a)는 클럭 입력단(CLK), 인에이블 신호 입력단(EN), 및 리셋 신호 입력단(Reset)을 구비할 수 있다. 상기 인에이블 신호 입력단(EN)에는 상기 앤드 게이트(211)의 게이팅 출력(PD)이 인가된다. 상기 클럭 입력단(CLK)에는 상기 분주기(224)의 분주 클럭(DCK)이 인가되고 상기 리셋 신호 입력단(Reset)에는 상기 에지 검출기(221c)의 에지 검출 출력이 인가된다.
도 6a에서는 도 2에서 보여지는 수신 버퍼들(2,4)이 생략되어 있다.
도 6a에서 앤드 게이트(211)의 일측 입력단에 인가되는 제1 신호 예컨대 데이터 스트로브 신호(DQS)와, 상기 앤드 게이트(211)의 타측 입력단에 인가되는 제2 신호 예컨대 클럭 신호(CK)의 인가 예는 도 6b에서 보여진다.
도 6b는 도 6a에 따른 동작 타이밍 예시도이다. 도 6b에서와 같은 타이밍으로, 상기 데이터 스트로브 신호(DQS)와 클럭 신호(CK)가 인가되는 경우에 상기 앤드 게이트(211)는 구간(T1)만큼의 하이 상태를 갖는 게이팅 출력(PD)을 생성한다. 상기 게이팅 출력(PD)은 상기 데이터 스트로브 신호(DQS)와 클럭 신호(CK)가 모두 하이 상태로 되어 있는 구간에서 하이 펄스로서 생성된다. 결국, 상기 하이 펄스는 위상차 검출 신호를 가르킨다.
상기 카운터(221a)는 상기 구간(T1)의 길이를 상기 분주 클럭(DCK)으로써 카운팅한다. 도 6b의 경우에는 상기 구간(T1)의 길이가 상기 분주 클럭(DCK)의 4주기 만큼에 대응됨을 알 수 있다. 결국, 도 5b의 경우와 유사하게, 4비트의 경우 "1000"의 값을 갖는 바이너리 데이터가 얻어질 수 있다.
도 6b의 경우에 검출 데이터(DO)는 n비트의 직렬 데이터로서 나타나 있으나, 이에 한정됨이 없이 레지스터(221b)의 출력단들로부터 한꺼번에 출력되는 병렬 데이터일 수 있다.
도 7은 본 발명의 실시 예에 따른 동작제어 흐름도이다.
도면을 참조하면, S70 단계에서 클럭신호(CLK) 및 데이터 스트로브 신호(DQS)가 콘트롤러(100)로부터 수신된다. S71 단계에서 수신완료인지의 유무가 체크되어 패스되면, S72 단계에서 라이트 타이밍 측정을 위해 인가되는 CLK와 DQS간의 위상 차 검출이 수행된다. 상기 위상 차 검출이 수행되면, S73 단계에서 상기 검출된 위상 차에 대응되는 검출 데이터가 바이너리 데이터로서 생성된다. 상기 바이너리 데이터는 S74 단계의 실행에 의해 데이터 출력(DQ) 라인을 통해 콘트롤러(100)로 전송된다. 도 7과 같은 라이트 타이밍 측정 가속 방법에 따르면, 콘트롤러(100)는 바이너리 데이터로서 인가되는 상기 검출 데이터를 수신하는 즉시 상기 클럭신호와 데이터 스트로브 신호 간의 위상 차를 인식할 수 있다. 따라서, 타이밍 측정 과정에서 데이터 스트로브 신호를 순차적으로 지연시키는 동작이 필요 없기 때문에, 타이밍 측정에 걸리는 시간이 감소 또는 최소화될 수 있다.
도 8은 메모리 콘트롤러와 연결된 본 발명의 응용 예를 도시한 블록도이다. 도면을 참조하면, 라이트 타이밍 측정 가속 회로(201)를 구비한 반도체 메모리 장치(200)가 버스들(BUS1,BUS2)을 통해 메모리 콘트롤러(100)에 연결된 것이 보여진다. 여기서, 상기 버스(BUS1)는 데이터 스트로브 신호(DQS), 클럭신호(CK), 어드레스(ADD), 및 코멘드(CMD)를 전송하는 버스이고, 상기 버스(BUS2)는 데이터 출력(DQ)버스이다. 상기 반도체 메모리 장치(200)로부터 출력되는 데이터와 본 발명의 실시 예에 따라 검출된 위상 차에 대응되는 검출 데이터는 상기 버스(BUS2))를 통해 전송된다. 상기 메모리 콘트롤러(100)는 부트 업 동작 시, 상기 데이터 스트로브 신호(DQS)와 클럭신호(CK)의 인가 후에 상기 버스(BUS2)를 통해 상기 검출 데이터를 수신하는 즉시 라이트 타이밍을 측정할 수 있다.
도 8의 경우에, 반도체 메모리 장치(200)의 내부에 라이트 타이밍 측정 가속 회로(201)를 채용하면, 메모리 콘트롤러(100)에서의 라이트 타이밍 측정 소요 시간이 감소 또는 최소화된다. 따라서, 메모리 콘트롤러(100)를 포함하는 전체 시스템의 부트업 타임이 최소화되고 파워 세이빙이 보다 높게 이루어질 수 있다.
도 9는 전자 시스템에 채용된 본 발명의 응용 예를 도시한 블록도이다. 도 면을 참조하면, 전자 시스템(1500)은 입력 장치(1100), 출력 장치(1200), 프로세서 장치(1300) 그리고 메모리 장치(1400)를 포함한다.
메모리 장치(1400)는 본 발명의 실시 예에 따른 라이트 타이밍 측정 가속 회로를 구비할 수 있다. 여기서, 상기 메모리 장치(1400)는 통상의 메모리나 3차원 적층 구조의 메모리(1450)를 포함할 수 있다. 메모리 장치(1400)는 도 8과 유사하게 메모리 컨트롤러와 메모리(1450)를 포함할 수 있다. 상기 라이트 타이밍 측정 가속회로는 상기 메모리(1450)에 내장될 수 있다. 프로세서 장치(1300)는 각각 해당하는 인터페이스를 통해서 입력 장치(1100), 출력 장치(1200) 그리고 메모리 장치(1400)를 제어한다. 도 9의 경우에도, 메모리의 내부에 라이트 타이밍 측정 가속 회로를 채용하면, 메모리 장치(1400)에서의 라이트 타이밍 측정 소요 시간이 감소 또는 최소화되어, 메모리 장치(1400)에서의 부트업 타임이 최소화되고 파워 세이빙이 보다 높게 달성된다. 이에 따라, 전자 시스템의 동작 성능이 개선된다.
도 10은 컴퓨팅 시스템에 채용된 본 발명의 응용 예를 도시한 블록도이다. 도면을 참조하면, 컴퓨팅 시스템(4000)은 시스템 버스(4600)에 전기적으로 연결된 CPU(4200), 램(4300), 사용자 인터페이스(4400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(4500) 및 불휘발성 메모리(NVM:4100)을 포함한다.
상기 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리(4100)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)로 구현될 수 있다. 또는, 불휘발성 메모리(4100)는, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로서 제공될 수 있다. 도 10의 경우에도, 상기 램(4300)내에 라이트 타이밍 측정 가속 회로를 채용하면, 시스템에서의 라이트 타이밍 측정 소요 시간이 감소 또는 최소화되어, 컴퓨팅 시스템의 부트업 타임이 최소화되고 파워 세이빙 능력이 개선될 수 있다. 따라서, 배터리 오퍼레이티드 시스템일 경우에, 컴퓨팅 시스템의 퍼포먼스가 우수해진다.
본 발명에 따른 반도체 메모리 장치 그리고/또는 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치 그리고/또는 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 위상차 검출부나 검출 데이터 출력부의 세부적 회로 구성을 다양하게 변경 또는 변형할 수 있을 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 위상차 검출부
220 : 검출 데이터 출력부
240 : 제어부
250 : 메모리 셀 어레이

Claims (10)

  1. 라이트 타이밍 측정을 위해 인가되는 제1 신호와 제2 신호 간의 위상 차를 검출하고;
    상기 검출된 위상 차에 대응되는 검출 데이터를 데이터 출력 라인을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  2. 제1항에 있어서, 상기 제1 신호가 데이터 스트로브 신호인 경우에 상기 제2 신호는 클럭 신호임을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  3. 제1항에 있어서, 상기 제1 신호가 클럭 신호인 경우에 상기 제2 신호는 데이터 스트로브 신호임을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  4. 제3항에 있어서, 상기 위상 차 검출은 비례 위상 검출 방식을 이용함에 의해 수행됨을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  5. 제4항에 있어서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 카운팅함에 의해 얻어짐을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  6. 제5항에 있어서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 디바이딩함에 의해 얻어짐을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  7. 제6항에 있어서, 상기 검출 데이터는 상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로 아나로그 디지털 변환함에 의해 얻어짐을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법.
  8. 라이트 타이밍 측정을 위해 인가되는 제1 신호와 제2 신호 간의 위상 차를 검출하는 위상 차 검출부; 및
    상기 검출된 위상 차에 대응되는 검출 데이터를 데이터 출력 라인을 통해 출력하는 검출 데이터 출력부를 포함함을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 회로.
  9. 제8항에 있어서, 상기 검출 데이터 출력부는,
    상기 검출된 위상 차를 클럭 신호의 분주 클럭 신호로써 카운팅하는 카운터와;
    상기 클럭 신호를 분주하여 상기 분주 클럭 신호를 생성하는 레이트 검출기를 구비함을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 회로.
  10. 제9항에 있어서, 상기 바이너리 데이터의 비트 수는 4비트, 8비트, 및 16비트 중의 하나임을 특징으로 하는 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 회로.
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