KR102639707B1 - 메모리 장치 - Google Patents

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Abstract

메모리 장치는, 클럭을 수신하는 클럭 버퍼; 제1데이터 스트로브 신호를 수신하는 제1스트로브 버퍼; 상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 지연된 제1데이터 스트로브 신호를 생성하는 제1스트로브 지연 회로; 상기 지연된 제1데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제1지연값만큼 지연된 제1지연 클럭을 샘플링하는 제1라이트 레벨링 회로; 제2데이터 스트로브 신호를 수신하는 제2스트로브 버퍼; 상기 제2스트로브 버퍼에 의해 수신된 제2데이터 스트로브 신호를 지연시켜 지연된 제2데이터 스트로브 신호를 생성하는 제2스트로브 지연 회로; 상기 제2스트로브 지연 회로를 모사한 지연값을 가지고, 상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 레플리카 지연된 제2데이터 스트로브 신호를 생성하는 레플리카 제2스트로브 지연 회로; 및 제1모드에서는 상기 지연된 제2데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제2지연값만큼 지연된 제2지연 클럭을 샘플링하고, 제2모드에서는 상기 레플리카 지연된 제2데이터 스트로브 신호에 동기해 상기 제2지연 클럭을 샘플링하는 제2라이트 레벨링 회로를 포함할 수 있다.

Description

메모리 장치 {MEMORY DEVICE}
본 특허문헌은 메모리 장치에 관한 것이다.
메모리 장치에서는 클럭과 데이터 스트로브 신호가 사용되는데, 메모리 장치의 성능을 규정하는 스펙에는 데이터 스트로브 신호와 클럭 간의 도메인 크로싱 마진(tDQSS)이 정해져 있다. 이에 따라 메모리 장치에서는 라이트 동작시에 사용되는 데이터 스트로브 신호와 클럭 간의 스큐(skew)를 캘리브래이션하기 위한 라이트 레벨링(write leveling) 동작이 수행된다.
라이트 레벨링 동작은 메모리 장치가 데이터 스트로브 신호의 라이징 에지에서 클럭의 레벨을 샘플링하고, 그 결과를 메모리 콘트롤러로 피드백하는 방식으로 수행된다. 메모리 콘트롤러는 메모리 장치로부터 피드백된 결과를 이용해 데이터 스트로브 신호의 위상을 조절하고, 그 결과 도메인 크로싱 마진(tDQSS)이 충족될 수 있다.
본 발명의 실시예들은, 라이트 레벨링 동작에 의한 검증 범위를 늘린 메모리 장치를 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 클럭을 수신하는 클럭 버퍼; 제1데이터 스트로브 신호를 수신하는 제1스트로브 버퍼; 상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 지연된 제1데이터 스트로브 신호를 생성하는 제1스트로브 지연 회로; 상기 지연된 제1데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제1지연값만큼 지연된 제1지연 클럭을 샘플링하는 제1라이트 레벨링 회로; 제2데이터 스트로브 신호를 수신하는 제2스트로브 버퍼; 상기 제2스트로브 버퍼에 의해 수신된 제2데이터 스트로브 신호를 지연시켜 지연된 제2데이터 스트로브 신호를 생성하는 제2스트로브 지연 회로; 상기 제2스트로브 지연 회로를 모사한 지연값을 가지고, 상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 레플리카 지연된 제2데이터 스트로브 신호를 생성하는 레플리카 제2스트로브 지연 회로; 및 제1모드에서는 상기 지연된 제2데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제2지연값만큼 지연된 제2지연 클럭을 샘플링하고, 제2모드에서는 상기 레플리카 지연된 제2데이터 스트로브 신호에 동기해 상기 제2지연 클럭을 샘플링하는 제2라이트 레벨링 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 라이트 레벨링 동작에 의한 검증 가능한 범위를 늘릴 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)의 구성도.
도 2는 본 발명의 다른 실시예에 따른 메모리 장치(200)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 주의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치(100)의 구성도이다.
도 1을 참조하면, 메모리 장치(100)는, 클럭 버퍼(101), 제1스트로브 버퍼(103), 제2스트로브 버퍼(105), 제1클럭 지연 회로(107), 제2클럭 지연 회로(109), 제1스트로브 지연 회로(111), 제2스트로브 지연 회로(113), 제1라이트 레벨링 회로(115), 제2라이트 레벨링 회로(117), 제1출력 드라이버 회로(119) 및 제2출력 드라이버 회로(121)를 포함할 수 있다.
클럭 버퍼(101)는 클럭 패드(CLK_PAD)로부터 클럭(CKK)을 수신하고, 제1스트로브 버퍼(103)는 제1데이터 스트로브 패드(LDQS_PAD)로부터 제1데이터 스트로브 신호(LDQS)를 수신하고, 제2스트로브 버퍼(105)는 제2데이터 스트로브 패드(UDQS_PAD)를 수신할 수 있다. 여기서 제1데이터 스트로브 신호(LDQS)는 0~7번 데이터 패드들(미도시)로 입력되는 데이터를 스트로브하기 위한 신호일 수 있으며, 제2데이터 스트로브 신호(UDQS)는 8~15번 데이터 패드(미도시)로 입력되는 데이터를 스트로브하기 위한 신호일 수 있다.
제1클럭 지연 회로(107)는 클럭(CLK)을 지연시켜 제1지연 클럭(CLK_D1)을 생성할 수 있으며, 제2클럭 지연 회로(109)는 제1지연 클럭(CLK_D1)을 지연시켜 제2지연 클럭(CLK_D2)을 생성할 수 있다.
제1스트로브 지연 회로(111)는 제1데이터 스트로브 신호(LDQS)를 지연시켜 지연된 제1데이터 스트로브 신호(LDQS_D)를 생성하고, 제2스트로브 지연 회로(113)는 제2데이터 스트로브 신호(UDQS)를 지연시켜 지연된 제2데이터 스트로브 신호(UDQS_D)를 생성할 수 있다.
메모리 장치(100)에서 0~7번 데이터 패드들로 입력된 데이터는 제1데이터 스트로브 신호에 의해 동기되어 전달되다가 도메인 크로싱되어 클럭에 동기되어 전달된다. 그리고 메모리 장치(100)에서 8번~15번 데이터 패드들로 입력된 데이터는 제2데이터 스트로브 신호에 의해 동기되어 전달되다가 도메인 크로싱되어 클럭에 동기되어 전달된다. 라이트 레벨링 동작의 목표는 데이터 스트로브 신호들(LDQS, UDQS)와 클럭(CLK) 간의 도메인 크로싱 마진(domain crossing margin, tDQSS)를 맞추기 위함이다. 따라서 지연된 제1데이터 스트로브 신호(LDQS_D)와 제1지연 클럭(CLK_D1)은 0~7번 데이터 패드들로 입력된 데이터가 제1데이터 스트로브 신호의 도메인으로부터 클럭의 도메인으로 도메인 크로싱되는 제1지점에서의 타이밍 정보를 가지고 있어야 한다. 즉, 제1스트로브 지연 회로(111)는 제1데이터 스트로브 신호(LDQS)가 제1지점까지 전달되는 메모리 장치(100)의 내부 경로를 모델링한 지연값을 가지고, 제1클럭 지연 회로(107)는 클럭(CLK)이 제1지점까지 전달되는 메모리 장치(100) 내부 경로를 모델링한 지연값을 가질 수 있다. 또한, 지연된 제2데이터 스트로브 신호(UDQS_D)와 제2지연 클럭(CLK_D2)은 8~15번 데이터 패드들로 입력된 데이터가 제2데이터 스트로브 신호의 도메인으로부터 클럭의 도메인으로 도메인 크로싱되는 제2지점에서의 타이밍 정보를 가지고 있어야 한다. 즉, 제2스트로브 지연 회로(113)는 제2데이터 스트로브 신호(UDQS)가 제2지점까지 전달되는 메모리 장치(100)의 내부 경로를 모델링한 지연값을 가지고, 제2클럭 지연 회로(109)는 클럭(CLK)이 제2지점까지 전달되는 메모리 장치(100) 내부 경로를 모델링한 지연값에서 제1클럭 지연 회로(107)의 지연값을 뺀 지연값을 가질 수 있다.
제1라이트 레벨링 회로(115)는 지연된 제1데이터 스트로브 신호(LDQS_D)에 동기해 제1지연 클럭(CLK_D1)을 샘플링할 수 있다. 상세하게, 제1라이트 레벨링 회로(115)는 지연된 제1데이터 스트로브 신호(LDQS_D)의 라이징 에지(rising edge)에서 제1지연 클럭(CLK_D1)을 샘플링할 수 있다. 그리고 제1출력 드라이버 회로(119)는 제1라이트 레벨링 회로(115)의 샘플링 결과(SAMPLE_L)를 메모리 콘트롤러로 전달할 수 있다. 제1출력 드라이버 회로(119)가 샘플링 결과(SAMPLE_L)를 출력하는 패드(LDQ_PAD)는 0~7번 데이터 패드들 중 하나의 패드일 수 있다.
제2라이트 레벨링 회로(117)는 지연된 제2데이터 스트로브 신호(UDQS_D)에 동기해 제2지연 클럭(CLK_D2)을 샘플링할 수 있다. 상세하게, 제2라이트 레벨링 회로(117)는 지연된 제2데이터 스트로브 신호(UDQS_D)의 라이징 에지(rising edge)에서 제2지연 클럭(CLK_D2)을 샘플링할 수 있다. 그리고 제2출력 드라이버 회로(121)는 제2라이트 레벨링 회로(117)의 샘플링 결과(SAMPLE_U)를 메모리 콘트롤러로 전달할 수 있다. 제2출력 드라이버 회로(121)가 샘플링 결과(SAMPLE_U)를 출력하는 패드(UDQ_PAD)는 8~15번 데이터 패드들 중 하나의 패드일 수 있다.
메모리 장치(100)는 8개의 데이터 패드(0~7번 데이터 패드)를 사용하는 X8 모드로 동작할 수도 있으며, 16개의 데이터 패드(0~15번 데이터 패드)를 사용하는 X16 모드로 동작할 수도 있다. 도면의 X16 신호는 X16 모드에서는 활성화되고 X8 모드에서는 비활성화되는 신호인데, X16신호가 비활성화되는 X8 모드에서 사용되지 않는 구성들(105, 109, 113, 117, 121)은 X8 모드에서 비활성화될 수 있다.
일반적으로 메모리 장치(100)가 X8로 동작하도록 패키지되는 경우와 X16으로 동작하도록 패키지되는 경우에는 패키지(package)의 형태 자체가 다르기에, 메모리 장치(100)가 X8 모드로 동작하도록 패키지된 경우에는 X8 모드에서 사용되지 않는 패드들(예, UDQS_PAD, UDQ_PAD)은 메모리 장치 외부의 메모리 콘트롤러와 연결조차 되지 않으므로, 제2데이터 스트로브 신호(UDQS)와 관련된 라이트 레벨링 동작을 진행하는 것은 원천적으로 불가능하다.
도 2는 본 발명의 다른 실시예에 따른 메모리 장치(200)의 구성도이다.
도 2를 참조하면, 메모리 장치(200)는 클럭 버퍼(201), 제1스트로브 버퍼(203), 제2스트로브 버퍼(205), 제1클럭 지연 회로(207), 제2클럭 지연 회로(209), 제1스트로브 지연 회로(211), 제2스트로브 지연 회로(213), 제1라이트 레벨링 회로(215), 제2라이트 레벨링 회로(217), 제1출력 드라이버 회로(219), 제2출력 드라이버 회로(221), 레플리카 제2스트로브 지연 회로(223) 및 멀티 플렉서(225)를 포함할 수 있다.
클럭 버퍼(201)는 클럭 패드(CLK_PAD)로부터 클럭(CLK)을 수신하고, 제1스트로브 버퍼(203)는 제1데이터 스트로브 패드(LDQS_PAD)로부터 제1데이터 스트로브 신호(LDQS)를 수신하고, 제2스트로브 버퍼(205)는 제2데이터 스트로브 패드(UDQS_PAD)를 수신할 수 있다. 제2스트로브 버퍼(205)는 X8모드에서는 비활성화될 수 있다. 여기서 제1데이터 스트로브 신호(LDQS)는 0~7번 데이터 패드들(미도시)로 입력되는 데이터를 스트로브하기 위한 신호일 수 있으며, 제2데이터 스트로브 신호(UDQS)는 8~15번 데이터 패드(미도시)로 입력되는 데이터를 스트로브하기 위한 신호일 수 있다.
제1클럭 지연 회로(207)는 클럭(CLK)을 지연시켜 제1지연 클럭(CLK_D1)을 생성할 수 있으며, 제2클럭 지연 회로(209)는 제1지연 클럭(CLK_D1)을 지연시켜 제2지연 클럭(CLK_D2)을 생성할 수 있다.
제1스트로브 지연 회로(211)는 제1데이터 스트로브 신호(LDQS)를 지연시켜 지연된 제1데이터 스트로브 신호(LDQS_D)를 생성하고, 제2스트로브 지연 회로(213)는 제2데이터 스트로브 신호(UDQS)를 지연시켜 지연된 제2데이터 스트로브 신호(UDQS_D)를 생성할 수 있다. 제2스트로브 지연 회로(213)는 X16 모드에서 활성화되고 X8 모드에서는 비활성화될 수 있다.
레플리카 제2스트로브 지연 회로(223)는 제2스트로브 지연 회로(213)를 모사한 지연값을 가지며, 제1데이터 스트로브 신호(LDQS)를 지연시켜 레플리카 지연된 제2데이터 스트로브 신호(UDQS_D_REP)를 생성할 수 있다. 레플리카 지연된 제2데이터 스트로브 신호(UDQS_D_REP)는 지연된 제2데이터 스트로브 신호(UDQS_D)를 모사한 신호일 수 있다. 레플리카 제2스트로브 지연 회로(223)는 X16 모드에서는 비활성화될 수 있다.
메모리 장치(200)에서 0~7번 데이터 패드들로 입력된 데이터는 제1데이터 스트로브 신호에 의해 동기되어 전달되다가 도메인 크로싱되어 클럭에 동기되어 전달된다. 그리고 메모리 장치(200)에서 8번~15번 데이터 패드들로 입력된 데이터는 제2데이터 스트로브 신호에 의해 동기되어 전달되다가 도메인 크로싱되어 클럭에 동기되어 전달된다. 라이트 레벨링 동작의 목표는 데이터 스트로브 신호들(LDQS, UDQS)와 클럭(CLK) 간의 도메인 크로싱 마진(domain crossing margin, tDQSS)를 맞추기 위함이다. 따라서 지연된 제1데이터 스트로브 신호(LDQS_D)와 제1지연 클럭(CLK_D1)은 0~7번 데이터 패드들로 입력된 데이터가 제1데이터 스트로브 신호의 도메인으로부터 클럭의 도메인으로 도메인 크로싱되는 제1지점에서의 타이밍 정보를 가지고 있어야 한다. 즉, 제1스트로브 지연 회로(211)는 제1데이터 스트로브 신호(LDQS)가 제1지점까지 전달되는 메모리 장치(200)의 내부 경로를 모델링한 지연값을 가지고, 제1클럭 지연 회로(207)는 클럭(CLK)이 제1지점까지 전달되는 메모리 장치(200) 내부 경로를 모델링한 지연값을 가질 수 있다. 또한, 지연된 제2데이터 스트로브 신호(UDQS_D)와 제2지연 클럭(CLK_D1)은 8~15번 데이터 패드들로 입력된 데이터가 제2데이터 스트로브 신호의 도메인으로부터 클럭의 도메인으로 도메인 크로싱되는 제2지점에서의 타이밍 정보를 가지고 있어야 한다. 즉, 제2스트로브 지연 회로(213)는 제2데이터 스트로브 신호(UDQS)가 제2지점까지 전달되는 메모리 장치(200)의 내부 경로를 모델링한 지연값을 가지고, 제2클럭 지연 회로(209)는 클럭(CLK)이 제2지점까지 전달되는 메모리 장치(200) 내부 경로를 모델링한 지연값에서 제1클럭 지연 회로(207)의 지연값을 뺀 지연값을 가질 수 있다.
제1라이트 레벨링 회로(215)는 지연된 제1데이터 스트로브 신호(LDQS_D)에 동기해 제1지연 클럭(CLK_D1)을 샘플링할 수 있다. 상세하게, 제1라이트 레벨링 회로(215)는 지연된 제1데이터 스트로브 신호(LDQS_D)의 라이징 에지(rising edge)에서 제1지연 클럭(CLK_D1)을 샘플링할 수 있다. 그리고 제1라이트 레벨링 회로(215)의 샘플링 결과는 멀티플렉서(225)로 전달될 수 있다.
제2라이트 레벨링 회로(217)는 X16 모드에서는 지연된 제2데이터 스트로브 신호(UDQS_D)에 동기해 제2지연 클럭(CLK_D2)을 샘플링할 수 있다. 상세하게, 제2라이트 레벨링 회로(217)는 지연된 제2데이터 스트로브 신호(UDQS_D)의 라이징 에지(rising edge)에서 제2지연 클럭(CLK_D2)을 샘플링할 수 있다. 그리고 제2라이트 레벨링 회로(217)는 X8 모드에서는 레플리카 지연된 제2데이터 스트로브 신호(UDQS_D_REP)에 동기해 제2지연 클럭을 샘플링할 수 있다. 제2라이트 레벨링 회로(217)의 샘플링 결과(SAMPLE_U)는 제2출력 드라이버 회로(221)와 멀티 플렉서(225)로 전달될 수 있다.
제2출력 드라이버 회로(221)는 X16모드에서 활성화되어 제2라이트 레벨링 회로(217)의 샘플링 결과(SAMPLE_U)를 패드(UDQ_PAD)를 통해 메모리 콘트롤러로 전달할 수 있다. 패드(UDQ_PAD)는 8~15번 데이터 패드들 중 하나의 패드일 수 있다.
멀티플렉서(225)는 X16모드에서는 제1라이트 레벨링 회로(215)의 샘플링 결과(SAMPLE_L)를 제1출력 드라이버 회로(219)로 전달할 수 있다. 그러나 X8 모드에서는 선택 신호(SEL)의 레벨에 응답해 제1라이트 레벨링 회로(215)의 샘플링 결과(SAMPLE_L)와 제2라이트 레벨링 회로(217)의 샘플링 결과(SAMPLE_U)를 선택적으로 제1출력 드라이버 회로(219)로 전달할 수 있다. 즉, X8 모드에서 선택 신호(SEL)가 활성화된 경우에 멀티플렉서(225)는 샘플링 결과(SAMPLE_L)를 제1출력 드라이버 회로(219)로 전달하고, X8 모드에서 선택 신호(SEL)가 비활성화된 경우에 멀티플렉서(225)는 샘플링 결과(SAMPLE_U)를 제1출력 드라이버 회로(219)로 전달할 수 있다.
제1출력 드라이버 회로(219)는 멀티플렉서(225)로부터 전달된 샘플링 결과를 패드(LDQ_PAD)를 통해 메모리 콘트롤러로 전달할 수 있다. 패드(LDQ_PAD)는 0~7번 데이터 패드들 중 하나의 패드일 수 있다.
이제 X16 모드와 X8 모드에서의 메모리 장치(200)의 라이트 레벨링 동작에 대해 알아보기로 한다.
X16 모드에서의 매모리 장치(200)의 라이트 레벨링 동작
X16 모드에서는 레플리카 제2스트로브 지연 회로(223)가 비활성화되고, 멀티 플렉서(225)는 제1라이트 레벨링 회로(215)의 샘플링 결과(SAMPLE_L)를 선택해 제1출력 드라이버 회로(219)로 전달할 수 있다.
X16 모드에서 제1라이트 레벨링 회로(215)는 지연된 제1데이터 스트로브 신호(LDQS_D)에 동기해 제1지연 클럭(CLK_D1)을 샘플링하고, 제1라이트 레벨링 회로(215)의 샘플링 결과(SAMPLE_L)가 제1출력 드라이버 회로(219)를 통해 메모리 콘트롤러로 전달될 수 있다. 또한, 제2라이트 레벨링 회로(217)는 지연된 제2데이터 스트로브 신호(UDQS_D)에 동기해 제2지연 클럭(CLK_D2)을 샘플링하고, 제2라이트 레벨링 회로(217)의 샘플링 결과(SAMPLE_U)가 제2출력 드라이버 회로(221)를 통해 메모리 콘트롤러로 전달될 수 있다.
X8 모드에서의 매모리 장치(200)의 라이트 레벨링 동작
X8 모드에서는 제2스트로브 버퍼(205), 제2스트로브 지연 회로(213) 및 제2출력 드라이버 회로(221)가 비활성화될 수 있다. 그리고 멀티 플렉서(225)는 선택 신호에 응답해 샘플링 결과들(SAMPLE_U, SAMPLE_L) 중 하나를 제1출력 드라이버 회로(219)로 전달할 수 있다.
X8 모드에서 제1라이트 레벨링 회로(215)는 지연된 제1데이터 스트로브 신호(LDQS_D)에 동기해 제1지연 클럭(CLK_D1)을 샘플링하고, 제1라이트 레벨링 회로(215)의 샘플링 결과(SAMPLE_L)가 멀티 플렉서(225)로 전달될 수 있다. 또한, 제2라이트 레벨링 회로(217)는 레플리카 지연된 제2데이터 스트로브 신호(UDQS_D_REP)에 동기해 제2지연 클럭(CLK_D2)을 샘플링하고, 제2라이트 레벨링 회로(217)의 샘플링 결과(SAMPLE_U)가 멀티 플렉서(225)로 전달될 수 있다.
선택 신호(SEL)가 활성화된 경우에 멀티 플렉서(225)는 샘플링 결과(SAMPLE_L)를 선택하고, 제1출력 드라이버 회로(219)는 샘플링 결과(SAMPLE_L)를 메모리 콘트롤러로 전달할 수 있다. 이 경우, 제1데이터 스트로브 신호(LDQS)와 클럭(CLK) 간의 도메인 크로싱 마진을 확보하기 위한 라이트 레벨링 동작이 수행될 수 있다.
선택 신호(SEL)가 비활성화된 경우에 멀티 플렉서(225)는 샘플링 결과(SAMPLE_U)를 선택하고, 제1출력 드라이버 회로(219)는 샘플링 결과(SAMPLE_U)를 메모리 콘트롤러로 전달할 수 있다. 이 경우, 제2데이터 스트로브 신호(UDQS)와 클럭(CLK) 간의 도메인 크로싱 마진을 확보하기 위한 라이트 레벨링 동작과 유사한 동작이 수행될 수 있다. 비록, X8 모드에서는 제2데이터 스트로브 신호(UDQS)가 존재하지 않아 지연된 제2스트로브 신호(UDQS_D)를 모사한 레플리카 지연된 제2데이터 스트로브 신호(UDQS_D_REP)가 대신 사용되지만, 제2데이터 스트로브 신호(UDQS)와 클럭(CLK) 간의 도메인 크로싱 마진을 확보하기 위한 라이트 레벨링 동작이 시뮬레이션 및 검증될 수 있다. 즉, X8 모드에서도 본래는 X16 모드에서만 가능한 제2데이터 스트로브 신호(UDQS)와 클럭(CLK) 간의 도메인 크로싱 동작의 검증이 가능할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 메모리 장치 201: 클럭 버퍼
203: 제1스트로브 버퍼 205: 제2스트로브 버퍼
207: 제1클럭 지연 회로 209: 제2클럭 지연 회로
211: 제1스트로브 지연 회로 213: 제2스트로브 지연 회로
215: 제1라이트 레벨링 회로 217: 제2라이트 레벨링 회로
219: 제1출력 드라이버 회로 221: 제2출력 드라이버 회로
223: 레플리카 제2스트로브 지연 회로
225: 멀티플렉서

Claims (8)

  1. 클럭을 수신하는 클럭 버퍼;
    제1데이터 스트로브 신호를 수신하는 제1스트로브 버퍼;
    상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 지연된 제1데이터 스트로브 신호를 생성하는 제1스트로브 지연 회로;
    상기 지연된 제1데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제1지연값만큼 지연된 제1지연 클럭을 샘플링하는 제1라이트 레벨링 회로;
    제2데이터 스트로브 신호를 수신하는 제2스트로브 버퍼;
    상기 제2스트로브 버퍼에 의해 수신된 제2데이터 스트로브 신호를 지연시켜 지연된 제2데이터 스트로브 신호를 생성하는 제2스트로브 지연 회로;
    상기 제2스트로브 지연 회로를 모사한 지연값을 가지고, 상기 제1스트로브 버퍼에 의해 수신된 제1데이터 스트로브 신호를 지연시켜 레플리카 지연된 제2데이터 스트로브 신호를 생성하는 레플리카 제2스트로브 지연 회로; 및
    제1모드에서는 상기 지연된 제2데이터 스트로브 신호에 동기해 상기 클럭 버퍼를 통해 수신된 클럭이 제2지연값만큼 지연된 제2지연 클럭을 샘플링하고, 제2모드에서는 상기 레플리카 지연된 제2데이터 스트로브 신호에 동기해 상기 제2지연 클럭을 샘플링하는 제2라이트 레벨링 회로
    를 포함하며,
    상기 제1모드에서는 상기 레플리카 제2스트로브 지연회로가 비활성화되고, 상기 제2모드에서는 상기 제2스트로브 버퍼, 상기 제2스트로브 지연회로가 비활성화되는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1모드에서 제2라이트 레벨링 회로의 샘플링 결과를 출력하는 제2출력 드라이버 회로; 및
    상기 제1모드에서 상기 제1라이트 레벨링 회로의 샘플링 결과를 출력하고, 상기 제2모드에서 상기 제1라이트 레벨링 회로의 샘플링 결과와 상기 제2라이트 레벨링 회로의 샘플링 결과를 선택적으로 출력하는 제1출력 드라이버 회로
    를 더 포함하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 클럭 버퍼를 통해 수신된 클럭을 상기 제1지연값만큼 지연시켜 상기 제1지연 클럭을 생성하는 제1클럭 지연 회로; 및
    상기 제1지연 클럭을 [상기 제2지연값 - 상기 제1지연값] 만큼 지연시켜 상기 제2지연 클럭을 생성하는 제2클럭 지연 회로
    를 더 포함하는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제2모드에서 상기 제1라이트 레벨링 회로의 샘플링 결과와 상기 제2라이트 레벨링 회로의 샘플링 결과를 선택적으로 상기 제1출력 드라이버 회로로 전달하기 위한 멀티 플렉서
    를 더 포함하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 클럭 버퍼는 클럭 패드로부터 상기 클럭을 수신하고,
    상기 제1스트로브 버퍼는 제1데이터 스트로브 패드로부터 상기 제1데이터 스트로브 신호를 수신하고,
    상기 제2스트로브 버퍼는 제2데이터 스트로브 패드로부터 상기 제2데이터 스트로브 신호를 수신하고,
    상기 제1모드에서는 상기 클럭 패드, 상기 제1데이터 스트로브 패드 및 상기 제2데이터 스트로브 패드가 사용되고,
    상기 제2모드에서는 상기 클럭 패드와 상기 제1데이터 스트로브 패드가 사용되고 상기 제2데이터 스트로브 패드가 사용되지 않는
    메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1스트로브 지연 회로는 제1데이터가 상기 제1데이터 스트로브 신호의 도메인으로부터 상기 클럭의 도메인으로 도메인 크로싱되는 제1지점까지 상기 제1데이터 스트로브 신호가 전달되는 내부 경로를 모델링한 지연값을 가지고,
    상기 제2스트로브 지연 회로는 제2데이터가 상기 제2데이터 스트로브 신호의 도메인으로부터 상기 클럭의 도메인으로 도메인 크로싱되는 제2지점까지 상기 제2데이터 스트로브 신호가 전달되는 내부 경로를 모델링한 지연값을 가지고,
    상기 제1지연값은 상기 클럭이 상기 제1지점까지 전달되는 내부 경로의 지연값이고,
    상기 제2지연값은 상기 클럭이 상기 제2지점까지 전달되는 내부 경로의 지연값인
    메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1라이트 레벨링 회로는 상기 지연된 제1데이터 스트로브 신호의 라이징 에지에서 상기 제1지연 클럭을 샘플링하고,
    상기 제2라이트 레벨링 회로는 상기 제1모드에서는 상기 지연된 제2데이터 스트로브 신호의 라이징 에지에서 상기 제2지연 클럭을 샘플링하고, 상기 제2모드에서는 상기 레플리카 지연된 제2데이터 스트로브 신호의 라이징 에지에서 상기 제2지연 클럭을 샘플링하는
    메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1모드는 X16 모드이고, 상기 제2모드는 X8 모드인
    메모리 장치.
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