CN110782926A - 执行写入均衡操作的存储器件 - Google Patents

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Abstract

一种存储器件包括：时钟缓冲器；第一选通缓冲器；第一选通延迟电路，使第一数据选通信号延迟以产生延迟的第一数据选通信号；第一写入均衡电路，与延迟的第一数据选通信号同步地对使时钟延迟第一延迟值获得的第一延迟时钟采样；第二选通缓冲器；第二选通延迟电路，使第二数据选通信号延迟以产生延迟的第二数据选通信号；复制化的第二选通延迟电路，使第一数据选通信号延迟复制第二选通延迟电路获得的延迟值以产生复制化的延迟的第二数据选通信号；第二写入均衡电路，在第一I/O模式中与延迟的第二数据选通信号同步地对使时钟延迟第二延迟值获得的第二延迟时钟采样，在第二I/O中与复制化的延迟的第二数据选通信号同步地对第二延迟时钟采样。

Description

执行写入均衡操作的存储器件
相关申请的交叉引用
本申请要求于2018年7月31日提交的申请号为No.10-2018-0089101的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器件。
背景技术
在存储器件中，使用时钟和数据选通信号。定义存储器件的性能的规范提供了数据选通信号和时钟之间的跨域余量(domain-crossing margin)(即tDQSS)。因此，存储器件执行用于校准被用于写入操作的数据选通信号和时钟之间的偏斜的写入均衡操作。
当执行写入均衡操作时，存储器件在数据选通信号的上升沿对时钟的电平进行采样，并将采样结果提供给存储器控制器。存储器控制器使用从存储器件提供的采样结果来调整数据选通信号的相位。因此，可以确保跨域余量tDQSS。
发明内容
本发明的各种实施例涉及一种能够增加写入均衡操作的验证范围的存储器件。
在本发明的一个实施例中，一种存储器件可以包括：时钟缓冲器，其适用于接收时钟；第一选通缓冲器，其适用于接收第一数据选通信号；第一选通延迟电路，其适用于使第一数据选通信号延迟以产生延迟的第一数据选通信号；第一写入均衡电路，其适用于与延迟的第一数据选通信号同步地对第一延迟时钟进行采样，所述第一延迟时钟是通过使时钟延迟第一延迟值而获得的；第二选通缓冲器，其适用于接收第二数据选通信号；第二选通延迟电路，其适用于使第二数据选通信号延迟以产生延迟的第二数据选通信号；复制化的第二选通延迟电路，其适用于使第一数据选通信号延迟通过复制所述第二选通延迟电路而获得的延迟值，以产生复制化的延迟的第二数据选通信号；以及第二写入均衡电路，其适用于在第一I/O模式中与延迟的第二数据选通信号同步地对第二延迟时钟进行采样，以及在第二I/O中与复制化的延迟的第二数据选通信号同步地对第二延迟时钟进行采样，所述第二延迟时钟是通过使时钟延迟第二延迟值而获得的。
在本发明的另一个实施例中，一种存储器件可以包括：时钟缓冲器，其适用于接收时钟；第一选通缓冲器，其适用于在第一I/O模式和第二I/O模式中接收与下数据组相对应的第一数据选通信号；第二选通缓冲器，其用于在第一I/O模式中接收与上数据组相对应的第二数据选通信号；选通延迟电路，其适用于在第一I/O模式中使第一数据选通信号延迟以产生延迟的第一数据选通信号；复制化的选通延迟电路，其适用于在第二I/O模式中使第一数据选通信号延迟通过复制所述选通延迟电路而获得的延迟值，以产生复制化的延迟的第二数据选通信号；以及写入均衡电路，其适用于在第一I/O模式中与延迟的第一数据选通信号同步地对时钟进行采样，以及在第二I/O模式中与复制化的延迟的第二数据选通信号同步地对时钟进行采样。
附图说明
图1是示出存储器件的框图。
图2是示出根据本发明的实施例的存储器件的框图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实现，并且不应该将本发明解释为限于这里阐述的实施例。相反，提供这些实施例以使得本公开将彻底和完整，并且将向本领域技术人员充分地传达本发明的范围。此外，为了清楚地描述本发明的主题，将省略与公知功能或配置有关的详细描述。在整个公开内容中，相似的参考标记指代遍及本发明的各个附图和实施例的相似部分。
图1是示出存储器件100的框图。
参考图1，存储器件100可以包括时钟缓冲器101、第一选通缓冲器103、第二选通缓冲器105、第一时钟延迟电路107、第二时钟延迟电路109、第一选通延迟电路111、第二选通延迟电路113、第一写入均衡(write leveling)电路115、第二写入均衡电路117、第一输出驱动器电路119和第二输出驱动器电路121。
时钟缓冲器101可以经由时钟焊盘CLK_PAD接收时钟CLK，第一选通缓冲器103可以经由第一数据选通焊盘LDQS_PAD接收第一数据选通信号LDQS，并且第二选通缓冲器105可以经由第二数据选通焊盘UDQS_PAD接收第二数据选通信号UDQS。第一数据选通信号LDQS可以指示用于选通经由第零数据焊盘至第七数据焊盘(未示出)输入的数据的信号，并且第二数据选通信号UDQS可以指示用于选通经由第八数据焊盘至第十五数据焊盘(未示出)输入的数据的信号。
第一时钟延迟电路107可以使时钟CLK延迟以产生第一延迟时钟CLK_D1，并且第二时钟延迟电路109可以使第一延迟时钟CLK_D1延迟以产生第二延迟时钟CLK_D2。
第一选通延迟电路111可以使第一数据选通信号LDQS延迟以产生延迟的第一数据选通信号LDQS_D，并且第二选通延迟电路113可以使第二数据选通信号UDQS延迟以产生延迟的第二数据选通信号UDQS_D。
经由存储器件100中的第零数据焊盘至第七数据焊盘输入的数据可以与第一数据选通信号LDQS同步地传送，然后与时钟CLK同步地传送(即，跨域)。此外，经由存储器件100中的第八数据焊盘至第十五数据焊盘输入的数据可以与第二数据选通信号UDQS同步地传送，然后与时钟CLK同步地传送(即，跨域)。执行写入均衡操作以调整时钟CLK与数据选通信号LDQS和UDQS之间的跨域余量tDQSS。因此，延迟的第一数据选通信号LDQS_D和第一延迟时钟CLK_D1需要具有关于第一点的定时信息，在所述第一点，经由第零数据焊盘至第七数据焊盘输入的数据从第一数据选通信号LDQS的域跨域到时钟CLK的域。也就是说，第一选通延迟电路111可以具有通过对存储器件100的内部路径(第一数据选通信号LDQS经过该内部路径而传送到第一点)模型化而获得的延迟值，并且第一时钟延迟电路107可以具有通过对存储器件100的内部路径(时钟CLK经过该内部路径而传送到第一点)模型化而获得的延迟值。此外，延迟的第二数据选通信号UDQS_D和第二延迟时钟CLK_D2需要具有关于第二点的定时信息，在所述第二点，输入到第八数据焊盘至第十五数据焊盘的数据从第二数据选通信号的域跨域到时钟的域。也就是说，第二选通延迟电路113可以具有通过对存储器件100的内部路径(第二数据选通信号UDQS经过该内部路径而传送到第二点)模型化而获得的延迟值，并且第二时钟延迟电路109可以具有通过从对存储器件100的内部路径(时钟CLK经过该内部路径而传送到第二点)模型化所获得的延迟值减去第一时钟延迟电路107的延迟值而获得的延迟值。
第一写入均衡电路115可以与延迟的第一数据选通信号LDQS_D同步地对第一延迟时钟CLK_D1进行采样。具体地，第一写入均衡电路115可以在延迟的第一数据选通信号LDQS_D的上升沿对第一延迟时钟CLK_D1进行采样。第一输出驱动器电路119可以将第一写入均衡电路115的采样结果SAMPLE_L传送到存储器控制器(未示出)。第一输出驱动器电路119输出采样结果SAMPLE_L所经由的焊盘LDQ_PAD可以是第零数据焊盘至第七数据焊盘中的一个。
第二写入均衡电路117可以与延迟的第二数据选通信号UDQS_D同步地对第二延迟时钟CLK_D2进行采样。具体地，第二写入均衡电路117可以在延迟的第二数据选通信号UDQS_D的上升沿对第二延迟时钟CLK_D2进行采样。第二输出驱动器电路121可以将第二写入均衡电路117的采样结果SAMPLE_U传送到存储器控制器。第二输出驱动器电路121输出采样结果SAMPLE_U所经由的焊盘UDQ_PAD可以是第八数据焊盘至第十五数据焊盘中的一个。
存储器件100不仅可以在X8模式中操作，而且还可以在X16模式中操作，在所述X8模式中使用8个数据焊盘(即，第零数据焊盘至第七数据焊盘)，在所述X16模式中使用16个数据焊盘(即，第零数据焊盘至第十五数据焊盘)。在图1中，'X16'表示在X16模式中被激活而在X8模式中被去激活的信号，并且在X8模式中(其中X16信号被去激活)不使用的组件105、109、113、117和121可以在X8模式中被禁止。尽管本文中举例说明了X8模式和X16模式，但是本发明的I/O模式(或I/O带宽选项)不限于此。
通常，被封装成在X8模式中操作的存储器件100和被封装成在X16模式中操作的存储器件100在封装形态方面彼此不同。因此，当存储器件100被封装成在X8模式中操作时，在X8模式中不使用的焊盘(例如，UDQS_PAD和UDQ_PAD)甚至不与存储器件外部的存储器控制器耦接。因此，基本上不可能执行与第二数据选通信号UDQS相关的写入均衡操作。
图2是示出根据本发明的实施例的存储器件200的框图。
参考图2，存储器件200可以包括时钟缓冲器201、第一选通缓冲器203、第二选通缓冲器205、第一时钟延迟电路207、第二时钟延迟电路209、第一选通延迟电路211、第二选通延迟电路213、第一写入均衡电路215、第二写入均衡电路217、第一输出驱动器电路219、第二输出驱动器电路221、复制化的第二选通延迟电路223和多路复用器225。
时钟缓冲器201可以经由时钟焊盘CLK_PAD接收时钟CLK，第一选通缓冲器203可以经由第一数据选通焊盘LDQS_PAD接收第一数据选通信号LDQS，并且第二选通缓冲器205可以经由第二数据选通焊盘UDQS_PAD接收第二数据选通信号UDQS。第二选通缓冲器205可以在X8模式中被禁止。第一数据选通信号LDQS可以指示用于选通经由第零数据焊盘至第七数据焊盘(未示出)输入的数据的信号，并且第二数据选通信号UDQS可以指示用于选通经由第八数据焊盘至第十五数据焊盘(未示出)输入的数据的信号。
第一时钟延迟电路207可以使时钟CLK延迟以产生第一延迟时钟CLK_D1，并且第二时钟延迟电路209可以使第一延迟时钟CLK_D1延迟以产生第二延迟时钟CLK_D2。
第一选通延迟电路211可以使第一数据选通信号LDQS延迟以产生延迟的第一数据选通信号LDQS_D，并且第二选通延迟电路213可以使第二数据选通信号UDQS延迟以产生延迟的第二数据选通信号UDQS_D。第二选通延迟电路213可以在X16模式中被使能，并且在X8模式中被禁止。
复制化的第二选通延迟电路223可以使第一数据选通信号LDQS延迟通过复制第二选通延迟电路213而获得的延迟值，以产生复制化的延迟的第二数据选通信号UDQS_D_REP。可以通过对延迟的第二数据选通信号UDQS_D进行复制来获得复制化的延迟的第二数据选通信号UDQS_D_REP。可以使复制化的第二选通延迟电路223在X16模式中禁止。'/X16'表示'X16'信号的反相信号。
经由存储器件200中的第零数据焊盘至第七数据焊盘输入的数据可以与第一数据选通信号LDQS同步地传送，然后与时钟CLK同步地传送(即，跨域)。此外，经由存储器件200中的第八数据焊盘至第十五数据焊盘输入的数据可以与第二数据选通信号UDQS同步地传送，然后与时钟CLK同步地传送(即，跨域)。执行写入均衡操作以调整时钟CLK与数据选通信号LDQS和UDQS之间的跨域余量tDQSS。因此，延迟的第一数据选通信号LDQS_D和第一延迟时钟CLK_D1需要具有关于第一点的定时信息，在所述第一点，经由第零数据焊盘至第七数据焊盘输入的数据从第一数据选通信号LDQS的域跨域到时钟CLK的域。也就是说，第一选通延迟电路211可以具有通过对存储器件200的内部路径(第一数据选通信号LDQS经过该内部路径而传送到第一点)模型化而获得的延迟值，并且第一时钟延迟电路207可以具有通过对存储器件200的内部路径(时钟CLK经过该内部路径而传送到第一点)模型化而获得的延迟值。此外，延迟的第二数据选通信号UDQS_D和第二延迟时钟CLK_D2需要具有关于第二点的定时信息，在所述第二点，经由第八数据焊盘至第十五数据焊盘输入的数据从第二数据选通信号的域跨域到时钟的域。也就是说，第二选通延迟电路213可以具有通过对存储器件200的内部路径(第二数据选通信号UDQS经过该内部路径而传送到第二点)模型化而获得的延迟值，并且第二时钟延迟电路209可以具有通过从对存储器件200的内部路径(时钟CLK经过该内部路径而传送到第二点)模型化所获得的延迟值减去第一时钟延迟电路207的延迟值而获得的延迟值。
第一写入均衡电路215可以与延迟的第一数据选通信号LDQS_D同步地对第一延迟时钟CLK_D1进行采样。具体地，第一写入均衡电路215可以在延迟的第一数据选通信号LDQS_D的上升沿对第一延迟时钟CLK_D1进行采样。第一写入均衡电路215的采样结果SAMPLE_L可以被传送到多路复用器225。
第二写入均衡电路217可以在X16模式中与延迟的第二数据选通信号UDQS_D同步地对第二延迟时钟CLK_D2进行采样。具体地，第二写入均衡电路217可以在延迟的第二数据选通信号UDQS_D的上升沿对第二延迟时钟CLK_D2进行采样。第二写入均衡电路217可以在X8模式中与复制化的延迟的第二数据选通信号UDQS_D_REP同步地对第二延迟时钟进行采样。第二写入均衡电路217的采样结果SAMPLE_U可以被传送到第二输出驱动器电路221和多路复用器225。
第二输出驱动器电路221可以在X16模式中被使能，并且经由焊盘UDQ_PAD将第二写入均衡电路217的采样结果SAMPLE_U传送到存储器控制器(未示出)。焊盘UDQ_PAD可以是第八数据焊盘至第十五数据焊盘中的一个焊盘。
多路复用器225可以在X16模式中(其中选择信号SEL被激活)将第一写入均衡电路215的采样结果SAMPLE_L传送到第一输出驱动器电路219。然而，在X8模式中，多路复用器225可以响应于选择信号SEL来选择性地将第一写入均衡电路215的采样结果SAMPLE_L和第二写入均衡电路217的采样结果SAMPLE_U传送到第一输出驱动器电路219。也就是说，当在X8模式中选择信号SEL被激活时，多路复用器225可以将采样结果SAMPLE_L传送到第一输出驱动器电路219，并且当在X8模式中选择信号SEL被去激活时，多路复用器225可以将采样结果SAMPLE_U传送到第一输出驱动器电路219。
第一输出驱动器电路219可以经由焊盘LDQ_PAD将从多路复用器225接收到的采样结果传送到存储器控制器。焊盘LDQ_PAD可以是第零数据焊盘至第七数据焊盘中的一个焊盘。
现在，将描述存储器件200在X16模式和X8模式中的写入均衡操作。
存储器件200在X16模式中的写入均衡操作
在X16模式中，复制化的第二选通延迟电路223可以被禁止，并且多路复用器225可以选择第一写入均衡电路215的采样结果SAMPLE_L。
因此，在X16模式中，第一写入均衡电路215可以与延迟的第一数据选通信号LDQS_D同步地对第一延迟时钟CLK_D1进行采样，并且第一写入均衡电路215的采样结果SAMPLE_L可以经由第一输出驱动器电路219传送到存储器控制器。此外，第二写入均衡电路217可以与延迟的第二数据选通信号UDQS_D同步地对第二延迟时钟CLK_D2进行采样，并且第二写入均衡电路217的采样结果SAMPLE_U可以经由第二输出驱动器电路221传送到存储器控制器。
存储器件200在X8模式中的写入均衡操作
在X8模式中，第二选通缓冲器205、第二选通延迟电路213和第二输出驱动器电路221可以被禁止。多路复用器225可以响应于选择信号SEL将采样结果SAMPLE_U和SAMPLE_L中的一个传送到第一输出驱动器电路219。
在X8模式中，第一写入均衡电路215可以与延迟的第一数据选通信号LDQS_D同步地对第一延迟时钟CLK_D1进行采样，并且第一写入均衡电路215的采样结果SAMPLE_L可以被传送到多路复用器225。此外，第二写入均衡电路217可以与复制化的延迟的第二数据选通信号UDQS_D_REP同步地对第二延迟时钟CLK_D2进行采样，并且第二写入均衡电路217的采样结果SAMPLE_U可以被传送到多路复用器225。
当选择信号SEL被激活时，多路复用器225可以选择采样结果SAMPLE_L，并且第一输出驱动器电路219可以将采样结果SAMPLE_L传送到存储器控制器。在这种情况下，可以执行用于确保第一数据选通信号LDQS和时钟CLK之间的跨域余量的写入均衡操作。
当选择信号SEL被去激活时，多路复用器225可以选择采样结果SAMPLE_U，并且第一输出驱动器电路219可以将采样结果SAMPLE_U传送到存储器控制器。在这种情况下，可以执行类似的用于确保第二数据选通信号UDQS和时钟CLK之间的跨域余量的写入均衡操作的操作。由于在X8模式中不存在第二数据选通信号UDQS，所以可以使用通过对延迟的第二选通信号UDQS_D进行复制而获得的复制化的延迟的第二数据选通信号UDQS_D_REP来作为代替。然而，可以模拟和验证用于确保第二数据选通信号UDQS和时钟CLK之间的跨域余量的写入均衡操作。也就是说，即使在X8模式中，也可以执行仅在X16模式中可能的、第二数据选通信号UDQS和时钟CLK之间的跨域操作的验证。
根据本发明的实施例，存储器件可以增加写入均衡操作的验证范围。
尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员来说明显的是，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (9)

1.一种存储器件，包括：
时钟缓冲器，其适用于接收时钟；
第一选通缓冲器，其适用于接收第一数据选通信号；
第一选通延迟电路，其适用于使所述第一数据选通信号延迟以产生延迟的第一数据选通信号；
第一写入均衡电路，其适用于与所述延迟的第一数据选通信号同步地对第一延迟时钟进行采样，所述第一延迟时钟是通过使所述时钟延迟第一延迟值而获得的；
第二选通缓冲器，其用于接收第二数据选通信号；
第二选通延迟电路，其适用于使所述第二数据选通信号延迟以产生延迟的第二数据选通信号；
复制化的第二选通延迟电路，其适用于使所述第一数据选通信号延迟通过复制所述第二选通延迟电路而获得的延迟值，以产生复制化的延迟的第二数据选通信号；以及
第二写入均衡电路，其适用于：在第一I/O模式中与所述延迟的第二数据选通信号同步地对第二延迟时钟进行采样，以及在第二I/O模式中与所述复制化的延迟的第二数据选通信号同步地对所述第二延迟时钟进行采样，所述第二延迟时钟是通过使所述时钟延迟第二延迟值而获得的。
2.根据权利要求1所述的存储器件，还包括：
第一输出驱动器电路，其适用于：在所述第一I/O模式中输出所述第一写入均衡电路的采样结果，以及在所述第二I/O模式中选择性地输出所述第一写入均衡电路的采样结果和所述第二写入均衡电路的采样结果；以及
第二输出驱动器电路，其适用于在所述第一I/O模式中输出所述第二写入均衡电路的采样结果。
3.根据权利要求2所述的存储器件，还包括：
第一时钟延迟电路，其适用于通过使所述时钟延迟所述第一延迟值来产生所述第一延迟时钟；以及
第二时钟延迟电路，其适用于通过使所述第一延迟时钟延迟“所述第二延迟值－所述第一延迟值”来产生所述第二延迟时钟。
4.根据权利要求2所述的存储器件，还包括多路复用器，所述多路复用器适用于在所述第二I/O模式中选择性地将所述第一写入均衡电路的采样结果和所述第二写入均衡电路的采样结果传送到所述第一输出驱动器电路。
5.根据权利要求2所述的存储器件，其中，所述时钟缓冲器经由时钟焊盘接收所述时钟，
所述第一选通缓冲器经由第一数据选通焊盘接收所述第一数据选通信号，
所述第二选通缓冲器经由第二数据选通焊盘接收所述第二数据选通信号，以及
在所述第二I/O模式中，所述第二数据选通焊盘被禁止。
6.根据权利要求1所述的存储器件，其中，所述第一选通延迟电路具有通过对所述第一数据选通信号传送到第一点所经过的内部路径模型化而获得的延迟值，在所述第一点，第一数据从所述第一数据选通信号的域跨域到所述时钟的域，以及
所述第二选通延迟电路具有通过对所述第二数据选通信号传送到第二点所经过的内部路径模型化而获得的延迟值，在所述第二点，第二数据从所述第二数据选通信号的域跨域到所述时钟的域，
其中，所述第一延迟值包括所述时钟传送到所述第一点所经过的内部路径的延迟值，以及
所述第二延迟值包括所述时钟传送到所述第二点所经过的内部路径的延迟值。
7.根据权利要求2所述的存储器件，其中，所述第一写入均衡电路在所述延迟的第一数据选通信号的上升沿对所述第一延迟时钟进行采样，以及
所述第二写入均衡电路在所述第一I/O模式中在所述延迟的第二数据选通信号的上升沿对所述第二延迟时钟进行采样，以及在所述第二I/O模式中在所述复制化的延迟的第二数据选通信号的上升沿对所述第二延迟时钟进行采样。
8.根据权利要求2所述的存储器件，其中，所述第一I/O模式包括X16模式，所述第二I/O模式包括X8模式。
9.一种存储器件，包括：
时钟缓冲器，其适用于接收时钟；
第一选通缓冲器，其适用于在第一I/O模式和第二I/O模式中接收与下数据组相对应的第一数据选通信号；
第二选通缓冲器，其用于在所述第一I/O模式中接收与上数据组相对应的第二数据选通信号；
选通延迟电路，其适用于在所述第一I/O模式中使所述第一数据选通信号延迟以产生延迟的第一数据选通信号；
复制化的选通延迟电路，其适用于在所述第二I/O模式中使所述第一数据选通信号延迟通过复制所述选通延迟电路而获得的延迟值，以产生复制化的延迟的第二数据选通信号；以及
写入均衡电路，其适用于：在所述第一I/O模式中与所述延迟的第一数据选通信号同步地对所述时钟进行采样，以及在所述第二I/O模式中与所述复制化的延迟的第二数据选通信号同步地对所述时钟进行采样。
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