KR20110130883A - 라이트 레벨라이제이션 스킴을 포함하는 메모리 장치 - Google Patents

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KR20110130883A
KR20110130883A KR1020100050437A KR20100050437A KR20110130883A KR 20110130883 A KR20110130883 A KR 20110130883A KR 1020100050437 A KR1020100050437 A KR 1020100050437A KR 20100050437 A KR20100050437 A KR 20100050437A KR 20110130883 A KR20110130883 A KR 20110130883A
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김재일
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Abstract

정확한 라이트 레벨링 동작을 수행하는 라이트 레벨링 스킴을 포함하는 메모리 장치가 개시된다. 메모리 장치는 클럭에 동기하여 동작하고, 라이트 명령에 응답해 데이터입력 펄스신호를 생성하는 데이터입력 펄스신호 생성부; 데이터 스트로브 신호에 동기하여 직렬로 입력된 데이터를 병렬로 변환하는 직-병렬 변환부; 상기 데이터입력 펄스신호 생성부 내부의 상기 클럭 경로를 모델링한 제1레플리카 지연부; 상기 직-병렬 변환부 내부의 상기 데이터 스트로브 신호 경로를 모델링한 제2레플리카 지연부; 및 상기 데이터 스트로브 신호가 상기 제2레플리카 지연부에 의해 지연된 지연 데이터 스트로브 신호에 동기해, 상기 클럭이 상기 제1레플리카 지연부에 의해 지연된 지연클럭을 래치하여 위상신호를 생성하는 라이트 레벨링부를 포함한다.

Description

라이트 레벨라이제이션 스킴을 포함하는 메모리 장치{MEMORY DEVICE INCLUDING WRITE LEVELIZATION SCHEME}
본 발명은 정확한 라이트 레벨링 기능을 수행하기 위해서 클럭과 데이터 스트로브 신호를 지연시키는 레플리카 지연부를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리장치의 데이터 핀으로는 하나의 라이트 커맨드에 대응하여 데이터가 직렬로 연속적으로 입력된다. 그 예로, DDR3 반도체 메모리장치의 경우에는, 라이트 커맨드 인가시 데이터 핀으로 8개의 데이터가 직렬로 입력된다. 그런데, 메모리장치 내부적으로는 데이터가 병렬로 처리되므로, 직렬로 입력되는 데이터를 병렬로 변환하여 코어 영역(메모리셀 영역)으로 전달해주기 위한 회로가 필요하다. 이러한 회로를 데이터 입력회로라고 한다. 데이터 입력회로에서 직렬로 입력되는 데이터를 병렬로 변환하는 부분을 직-병렬(S2P) 변환부라고 한다.
라이트레벨링(Write Leveling)이란, 메모리장치의 라이트(write) 동작시 tDQS 마진을 개선하기 위해서 데이터 스트로브 신호(DQS)와 클럭(CLK)간의 스큐(Skew)를 캘리브래이션(Calibration) 하는 동작을 말한다.
기본적으로 라이트레벨링 동작은 EMRS(Extended Mode Register Set) 세팅에 의해서 라이트레벨링 모드(Write Leveling Mode)로 들어간 후 이루어지는데, 데이터 스트로브 신호(DQS)의 라이징 에지(Rising Ddge)에서 클럭(CLK)의 상태를 데이터(DQ)로 내보냄으로써 이루어진다. 즉, 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)의 상태가 '하이'이면 위상신호(WT_CTRL)를 '하이'로 내보내고, 클럭(CLK)의 상태가 '로우'이면 위상신호(WT_CTRL)를 '로우'로 내보낸다.
도 1은 라이트 레벨링(WRITE LEVELING) 동작에 대해 설명하기 위한 도면이다.
라이트 레벨링(WRITE LEVELING) 동작이란 데이터 스트로브 신호를 입력받는 버퍼(103)로 입력되는 데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭을 입력 받는 버퍼(101)로 입력되는 클럭(CLK)을 래치하는 것을 말한다. 라이트 레벨링부(102)는 클럭(CLK)을 래치한 결과에 따라 위상신호(WT_CTRL)를 생성하여 메모리 콘트롤러로 보낸다.
데이터 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)이 '하이'라면 위상신호(WT_CTRL)는 '하이'가 되고, 스트로브 신호(DQS)의 라이징 에지에서 클럭(CLK)이 '로우'라면 위상신호(WT_CTRL)는 '로우'가 된다.
위상신호(WT_CTRL)가 '하이'이면 클럭(CLK)의 위상이 데이터 스트로브 신호(DQS)보다 앞서는 것이고, 위상신호(WT_CTRL) '로우'이면 클럭(CLK)의 위상이 데이터 스트로브 신호(DQS)보다 뒤진다는 것을 의미한다.
도 1에는 도시되지 않았으나 메모리 콘트롤러는 위상신호(WT_CTRL)에 포함된 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상차이에 관한 정보를 이용하여 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 조절한다.
그런데 라이트 레벨링 동작을 수행하는 이유는 클럭 버퍼(101)로 입력된 클럭(CLK)과 데이터 스트로브 신호 버퍼(103)로 입력되는 데이터 스트로브 신호(DQS)의 위상의 차이를 알기 위함은 아니다.
본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 정확한 라이트 레벨링 동작을 수행하기 위해 클럭과 데이터 스트로브 신호를 지연시키는 레플리카 지연부를 포함하는 메모리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 메모리 장치는, 클럭에 동기하여 동작하고, 라이트 명령에 응답해 데이터입력 펄스신호를 생성하는 데이터입력 펄스신호 생성부; 데이터 스트로브 신호에 동기하여 직렬로 입력된 데이터를 병렬로 변환하는 직-병렬 변환부; 상기 데이터입력 펄스신호 생성부 내부의 상기 클럭 경로를 모델링한 제1레플리카 지연부; 상기 직-병렬 변환부 내부의 상기 데이터 스트로브 신호 경로를 모델링한 제2레플리카 지연부; 및 상기 데이터 스트로브 신호가 상기 제2레플리카 지연부에 의해 지연된 지연 데이터 스트로브 신호에 동기해, 상기 클럭이 상기 제1레플리카 지연부에 의해 지연된 지연클럭을 래치하여 위상신호를 생성하는 라이트 레벨링부를 포함할 수 있다.
상기 데이터입력 펄스신호가 활성화되면 상기 직-병렬 변환부에서 병렬로 변환된 상기 데이터를 글로벌 라인으로 전달하는 드라이버를 더 포함하는 것을 특징으로 할 수 있다.
상기 위상신호를 이용하여 상기 클럭과 상기 데이터 스트로브 신호의 위상을 조절하는 것을 특징으로 할 수 있다.
본 발명은 따르면, 레플리카 지연부에 의해 지연된 클럭과 데이터 스트로브 신호를 이용하여 라이트 레벨링 동작을 하므로 라이트 레벨링 동작의 정확도가 높아진다.
도 1은 라이트 레벨링(WRITE LEVERLING) 동작에 대해 설명하기 위한 도면,
도 2는 본 발명에 따른 메모리 장치의 일실시예의 구성을 나타내는 블록도,
도 3은 본 발명에 따른 메모리 장치에서 라이트 레벨링 결과에 의해 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상을 조절한 파형을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하 '지연시간'이란 데이터의 라이트 동작을 수행하기 위해 의도적으로 신호를 늦추는 시간(예를 들어 '라이트 레이턴시')이 아닌 어떤 기능을 수행하기 위해 구성한 로직의 경로를 따라가면서 발생하는 신호의 지연을 의미한다. 예를 들어 데이터입력 펄스신호(DINSTRBP) 생성부(210)에서 발생하는 '지연시간'은 데이터입력 펄스신호(DINSTRBP)를 생성하기 위한 로직에서 발생하는 '지연시간'을 말한다. 여기에는 라이트 레이턴시(WL: Write Latency)등은 해당하지 않는다.
또한 직-병렬 변환부(220)의 '지연시간'이란 데이터의 래치(LATCH)와 정렬(ALIGN)을 위한 로직 에서 발생하는 '지연시간'을 말한다. 여기에는 데이터를 래치하고 정렬하는데 필요한 시간은 해당하지 않는다.
도 2는 본 발명에 따른 메모리 장치의 일실시예의 구성을 나타내는 블록도 이다.
도 2에 도시된 바와 같이, 클럭(CLK)에 동기하여 동작하고, 라이트 명령에 응답해 데이터입력 펄스신호(DINSTRBP)를 생성하는 데이터입력 펄스신호 생성부(210), 데이터 스트로브 신호(DQS)에 동기하여 직렬로 입력된 데이터를 병렬로 변환하는 직-병렬 변환부(220), 데이터입력 펄스신호 생성부(210) 내부의 클럭(CLK) 경로를 모델링(Modeling)한 제1레플리카 지연부(230), 직-병렬 변환부(220) 내부의 데이터 스트로브 신호(DINSTRBP) 경로를 모델링한 제2레플리카 지연부(240) 및 데이터 스트로브 신호(DQS)가 제2레플리카 지연부(240)에 의해 지연된 지연 데이터 스트로브 신호(DELDQS)에 동기해, 클럭(CLK)이 제1레플리카 지연부(230)에 의해 지연된 지연클럭(DESCLK)을 래치하여 위상신호(WT_CTRL)를 생성하는 라이트 레벨링부(250)를 포함한다.
이하 클럭(CLK) 버퍼를 통과한 클럭(CLK)이 데이터입력 펄스신호 생성부(210)의 내부 경로의 '지연시간'만큼 지연된 클럭(CLK)을 지연클럭(DELCLK)라 한다. 또한 데이터 스트로브 신호 버퍼를 통과한 데이터 스트로브 신호(DQS)가 직-병렬 변환부(220)의 내부경로의 '지연시간'만큼 지연된 데이터 스트로브 신호(DQS)를 지연 데이터 스트로브 신호(DELDQS)라 한다. 클럭(CLK)과 데이터 스트로브 신호(DQS)의 주파수는 동일하다.
또한 본 발명에 따른 메모리 장치는 데이터입력 펄스신호(DINSTRBP)가 활성화되면 직-병렬 변환부(220)에서 병렬로 변환된 데이터를 글로벌 라인(GIO, 202)으로 전달하는 드라이버(260)를 더 포함한다. 이하 병렬로 변환된 데이터를 글로벌 라인(GIO)으로 전달하는 드라이버(260)를 GIO DRIVER(260)라 한다.
CSB, CASB, RASB, WEB블록은 각각의 커맨드 신호를 입력받기 위한 버퍼를 나타내며, CLK블록은 클럭(CLK)을 입력받기 위한 클럭(CLK) 버퍼, ADDR블록은 어드레스를 입력받기 위한 버퍼를 나타낸다. DQS블록은 데이터 스트로브 신호(DQS)를 입력받기 위한 데이터 스트로브 신호(DQS) 버퍼를 나타내고, DQ블록(201)은 데이터를 입력받기 위한 회로블록을 나타낸다. CMD DEC&CTRL블록은 커맨드를 디코딩하여 메모리장치의 동작을 제어하는 제어회로를 나타낸다. Column블록은 CORE블록(203)의 컬럼 동작을 위한 회로, ROW블록은 CORE블록(203)의 로우 동작을 위한 회로를 나타낸다. 그리고 CORE블록(203)은 데이터가 저장되는 메모리장치의 코어 영역을 나타낸다.
도 2를 참조하여, 본 발명에 따른 메모리 장치의 동작을 살펴보기로 한다. 이하에서 하나의 핀으로 직렬 입력되는 데이터를 기준으로 설명한다.
데이터는 데이터 입력 회로(201)로 입력된다. 이때 데이터는 직렬로 입력된다. 직렬로 입력된 데이터는 직-병렬 변환부(220)에서 병렬로 변환된다. 직렬로 입력된 데이터가 병렬로 변환되는 과정은 다음과 같다.
직렬로 입력된 데이터는 데이터 스트로브 신호(DQS)에 동기하여 래치된다. 예를 들어 8개의 데이터가 직렬로 입력된다고 하자. 8개의 데이터는 데이터 스트로브 신호(DQS)의 라이징에지(Rising Edge)와 폴링에지(Falling Edge)에서 래치된다. 래치가 끝나면 데이터 스트로브 신호(DQS)에 동기하여 정렬된다. 따라서 직-병렬 변환부(220)는 데이터를 래치하고 정렬하기 위한 로직을 포함한다. 직-병렬 변환부(220) 내부의 로직을 통과하면서 데이터 스트로브 신호(DQS)는 지연된다. 따라서 실질적으로 데이터의 직-병렬 변환 동작은 직-병렬 변환부(220) 내부의 로직을 통과하면서 지연된 지연 데이터 스트로브 신호(DELDQS)에 동기되어 이루어진다.
데이터입력 펄스신호(DINSTRBP)는 데이터입력 펄스신호 생성부(210)에서 클럭(CLK)에 동기하여 생성된다. 데이터입력 펄스신호 생성부(210)는 라이트 명령이 인가되면 데이터입력 펄스신호(DINSTRBP)를 생성한다. 데이터입력 펄스신호(DINSTRBP)는 클럭(CLK)에 동기하여 펄스파를 생성하고, 이러한 펄스파를 라이트 레이턴시 및 데이터의 길이 만큼 지연시키는 과정을 통하여 생성된다. 따라서 데이터입력 펄스신호 생성부(210)는 펄스파 생성 및 지연동작을 하는 로직으로 구성된다. 클럭(CLK)은 데이터입력 펄스신호 생성부(210) 내부의 로직을 통과하면서 지연된다. 따라서 실질적으로 데이터입력 펄스신호(DINSTRBP) 생성동작은 데이터입력 펄스신호 생성부(210) 내부의 로직을 통과하면서 지연된 지연클럭(DELCLK)에 동기되어 이루어진다.
병렬로 변환된 데이터는 GIO DRIVER(260)로 전송된다. GIO DRIVER(260)는 데이터입력 펄스신호(DINSTRBP)가 활성화되는 타이밍에 병렬로 변환되어 전송된 데이터를 글로벌 라인(202)으로 전달한다. 데이터는 글로벌 라인(220)을 통하여 메모리 장치의 코어 영역(203)으로 전달된다.
즉 GIO DRIVER(260)의 동작은 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)를 이용하여 이루어진다. 따라서 병렬로 정렬된 데이터를 글로벌 라인(202)로 정확하게 전달하기 위해서는 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상을 맞출 필요가 있다. 그런데 기존의 라이트 레벨링 동작은 클럭(CLK)와 데이터 스트로브 신호(DQS)를 이용하여 이루어졌으므로 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상차이에 관한 정확한 정보를 메모리 콘트롤러로 보낼 수 없다는 문제점이 있었다. 따라서 메모리 컨트롤러가 잘못된 정보를 가지고 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 조절하므로 위상조절 후에도 GIO DRIVER(260)에서 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상이 맞지 않았다.
본 발명에 의한 메모리 장치에는, 라이트 레벨링 동작시 라이트 레벨링부(260)에서 데이터 스트로브 신호(DQS)가 제2레플리카 지연부(240)를 통과한 신호의 라이징 에지에서 클럭(CLK)이 제1레플리카 지연부(230)를 통과한 신호의 상태를 래치한다. 제1레플리카 지연부(230)는 데이터입력 펄스신호 생성부(210) 내부의 클럭(CLK) 경로를 모델링했기 때문에 데이터입력 펄스신호 생성부(210)와 같은 '지연시간'을 갖는다. 또한 제2레플리카 지연부(240)는 직-병렬 변환부(220)의 데이터 스트로브 신호(DQS)의 경로를 모델링했기 때문에 직-병렬 변환부(220)와 같은 '지연시간'을 갖는다.
따라서 데이터 스트로브 신호(DQS)가 제2레플리카 지연부(240)를 통과한 신호는 지연 데이터 스트로브 신호(DELDQS)가 되고, 클럭(CLK)이 제1레플리카 지연부(230)를 통과한 신호는 지연클럭(DELCLK)가 된다.
라이트 레벨링부(250)는 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)를 가지고 라이트 레벨링 동작을 수행하므로 메모리 컨트롤러로 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상차이에 관한 정확한 정보를 위상신호(WT_CTRL)로 보낼 수 있다. 따라서 메모리 컨트롤러는 위상신호(WT_CTRL)에 응답하여 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 조절한다. 이러한 과정을 통하여 GIO DRIVER(260)에서 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상이 잘 맞도록 할 수 있다.
도 3은 본 발명에 따른 메모리 장치에서 라이트 레벨링 결과에 의해 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상을 조절한 파형을 도시한 도면이다.
도 3의 제1파형(310), 제2파형(320), 제3파형(330)은 본 발명에 따른 메모리 장치를 각각 다른 PVT(Process, Voltage, Temperature)조건에서 동작시켰을 때 클럭(CLK), 데이터 스트로브 신호(DQS), 지연클럭(DELCLK), 지연 데이터 스트로브 신호(DELDQS)의 파형을 나타낸다.
제1파형(310)은 트랜지스터 스큐가 슬로우(SLOW)이고, 전원전압(VDD)이 1.2V, 온도가 100℃인 조건에서 메모리 장치를 동작시키는 경우의 파형을 나타낸다. 라이트 레벨링부에서 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상차이에 관한 정확한 정보를 위상신호(WT_CTRL)를 이용하여 메모리 컨트롤러로 보내 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 적절히 조절하였다는 것을 알 수 있다. 제1점선타원(311)은 메모리 컨트롤러의 위상조절이 끝난 후에 라이트 레벨링부(250)로 입력되는 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 라이징 에지가 잘 맞음을 보여준다.
제2파형(320)은 트랜지스터 스큐가 티피컬(TYPICAL)이고, 전원전압(VDD)이 1.5V, 온도가 25℃인 조건에서 메모리 장치를 동작시키는 경우의 파형을 나타낸다. 제1레플리가 지연부(230)와 제2레플리카 지연부(240)가 PVT조건의 변화에 따라 변화된 데이터입력 펄스신호(DINSTRBP) 생성부(210)의 '지연시간'과 직-병렬 변환부(240)의 '지연시간'을 반영하여 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상차이에 관한 정확한 정보를 메모리 컨트롤러에 보내어 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 적절히 조절하였다는 것을 알 수 있다. 제2점선타원(321)은 메모리 컨트롤러의 위상조절이 끝난 후에 라이트 레벨링부(250)로 입력되는 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 라이징 에지가 잘 맞음을 보여준다.
제3파형(330)은 트랜지스터 스큐가 패스트(FAST)이고, 전원전압(VDD)이 1.8V, 온도가 -10℃인 조건에서 메모리 장치를 동작시키는 경우의 파형을 나타낸다. 제1레플리가 지연부(230)와 제2레플리카 지연부(240)가 PVT조건의 변화에 따라 변화된 데이터입력 펄스신호(DINSTRBP) 생성부(210)의 '지연시간'과 직-병렬 변환부(240)의 '지연시간'을 반영하여 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상차이에 관한 정확한 정보를 메모리 컨트롤러에 보내어 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 적절히 조절하였다는 것을 알 수 있다. 제3점선타원(331)은 메모리 컨트롤러의 위상조절이 끝난 후에 라이트 레벨링부(250)로 입력되는 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 라이징 에지가 잘 맞음을 보여준다.
즉 본 발명에 따른 메모리 장치는 레플리카 지연부(230, 240)을 이용하여 GIO DRIVER(260)에서 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상을 맞도록 클럭(CLK)과 데이터 스트로브 신호(DQS)의 위상을 조절한다. 따라서 PVT조건의 변화하여 데이터입력 펄스신호(DINSTRBP) 생성부(210)의 '지연시간'과 직-병렬 변환부(240)의 '지연시간'이 변해도 변화된 '지연시간'이 레플리카 지연부(230, 240)에 반영된다. 그러므로 PVT조건이 변화하여도 지연클럭(DELCLK)과 지연 데이터 스트로브 신호(DELDQS)의 위상관계가 흔들리지 않고 잘 맞는다는 것을 알 수 있다. 즉 PVT조건이 변해도 GIO DRIVER(260)에서 병렬로 정렬된 데이터를 정확하게 글로벌 라인(202)로 전달할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
201 : 데이터 입/출력 회로블록 202 : 글로벌 라인(GIO)
203 : 코어부 210 : 데이터 입력 펄스 신호 생성부
220 : 직-병렬 변환부 230 : 제1레플리카 지연부
240 : 제2레플리카 지연부 250 : 라이트 레벨링부
260 : GIO드라이버 CLK : 클럭
DELCLK : 지연클럭 DQS : 데이터 스트로브 신호
DELDQS : 지연 데이터 스트로브 신호 WT_CTRL : 위상신호

Claims (5)

  1. 클럭에 동기하여 동작하고, 라이트 명령에 응답해 데이터입력 펄스신호를 생성하는 데이터입력 펄스신호 생성부;
    데이터 스트로브 신호에 동기하여 직렬로 입력된 데이터를 병렬로 변환하는 직-병렬 변환부;
    상기 데이터입력 펄스신호 생성부 내부의 상기 클럭 경로를 모델링한 제1레플리카 지연부;
    상기 직-병렬 변환부 내부의 상기 데이터 스트로브 신호 경로를 모델링한 제2레플리카 지연부; 및
    상기 데이터 스트로브 신호가 상기 제2레플리카 지연부에 의해 지연된 지연 데이터 스트로브 신호에 동기해, 상기 클럭이 상기 제1레플리카 지연부에 의해 지연된 지연클럭을 래치하여 위상신호를 생성하는 라이트 레벨링부;
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 데이터입력 펄스신호가 활성화되면 상기 직-병렬 변환부에서 병렬로 변환된 상기 데이터를 글로벌 라인으로 전달하는 드라이버를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 위상신호를 이용하여 상기 클럭과 상기 데이터 스트로브 신호의 위상을 조절하는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 데이터는 데이터 입력 회로로 입력되는 것을 특징으로 하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 클럭은 클럭 버퍼로 입력되고, 상기 데이터 스트로브 신호는 데이터 스트로브 신호 버퍼로 입력되는 것을 특징으로 하는 메모리 장치.
KR1020100050437A 2010-05-28 2010-05-28 라이트 레벨라이제이션 스킴을 포함하는 메모리 장치 KR20110130883A (ko)

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* Cited by examiner, † Cited by third party
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DE102012107646A1 (de) 2011-12-08 2013-06-13 Hyundai Motor Co. Automatikgetriebe eines Fahrzeuges
KR20140052416A (ko) * 2012-10-24 2014-05-07 에스케이하이닉스 주식회사 직병렬변환기
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