CN103093800B - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据并输出串行数据；以及同步电路，所述同步电路被配置成与内部时钟同步地输出管道锁存电路的输出数据。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2011年11月7日提交的韩国专利申请No.10-2011-0115255的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体存储器件，且更具体而言涉及一种半导体存储器件的数据输出路径。
背景技术
图1示出现有的半导体存储器件的数据输出路径。
参见图1，现有的半导体存储器件的数据输出路径100包括时钟发生器110、管道锁存器120、管道锁存驱动器130、触发器(trigger)140、预驱动器150和输出缓冲器160。时钟发生器110响应于延迟锁定环(DLL)(未示出)中所产生的延迟锁定环时钟RCLKDLL和FCLKDLL而产生差动内部时钟RCLKDO、RCLKDOB、FCLKDO和FCLKDOB。管道锁存器120基于并行输入的数据DATA与源时钟的下降沿和上升沿同步地串行地输出串行数据RDOB和FDOB。管道锁存驱动器130驱动串行数据RDOB及FDOB以输出数据RDODB及FDODB。触发器140接收数据RDODB及FDODB且响应于ODT取反信号ODTB和DQS前导固定信号QPRE而与差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地输出数据UPDNB。预驱动器150控制数据UPDNB的转换率(slew rate)以输出数据RDATA和FDATA。输出缓冲器160从预驱动器150接收数据RDATA及FDATA并且将它们输出至数据焊盘DQ。
图2是说明图1所示的时钟发生器110的内部结构的框图。
参考图2，时钟发生器110包括具有反相器IV00、IV01、IV02和IV03的反相器链以及具有反相器IV00′、IV01′、IV02′和IV03′的反相器链。时钟发生器110接收延迟锁定环时钟RCLKDLL及FCLKDLL且输出差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。本文中，差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB包括与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO及RCLKDOB以及与延迟锁定环时钟FCLKDLL的上升沿同步的差动内部时钟FCLKDO及FCLKDOB。
图3是说明图1所示的管道锁存驱动器130的内部结构的框图。
参见图3，管道锁存驱动器130包括第一驱动单元131和第二驱动单元133。第一驱动单元131驱动并输出与源时钟的上升沿同步的数据RDOB。第二驱动单元133驱动并输出与源时钟的下降沿同步的数据FDOB。
本文中，第一驱动单元131包括第一PMOS晶体管PP00、第二PMOS晶体管PP01、第一NMOS晶体管NN00、第二NMOS晶体管NN01和第一反相器IV04。第一PMOS晶体管PP00经由栅极接收接地电压VSS，且包括耦接在电源电压(VDD)端子与第一耦接节点N00之间的源极和漏极。第二PMOS晶体管PP01经由栅极接收与源时钟的上升沿同步的数据RDOB，且包括耦接在第一耦接节点N00与第一输出节点ON00之间的源极和漏极。第一NMOS晶体管NN00经由栅极接收与源时钟的上升沿同步的数据RDOB，且包括耦接在第一输出节点ON00与第二耦接节点N01之间的源极和漏极。第二NMOS晶体管NN01经由栅极接收电源电压VDD，且包括耦接在第二耦接节点N01与接地电压(VSS)端子之间的漏极和源极。第一反相器IV04将第一输出节点ON00的输出反相且输出反相的输出。
除接收与源时钟的下降沿同步的数据FDOB外，第二驱动单元133具有与第一驱动单元131相同的结构。因此，为方便起见，本文中省略关于第二驱动单元133的进一步说明。
图4是说明图1所示的触发器140的内部结构的框图。
参见图4，触发器140包括第一同步单元141、第二同步单元143、第一电压电平固定单元145、第二电压电平固定单元147和反相单元149。
第一同步单元141与差动内部时钟RCLKDO及RCLKDOB同步地将数据RDODB同步化且将所得信号输出至第二输出节点ON01。如上文所述，数据RDODB与源时钟的上升沿同步且是从管道锁存驱动器130接收来的。差动内部时钟RCLKDO和RCLKDOB与时钟发生器110处的延迟锁定环时钟RCLKDLL的上升沿同步。第二同步单元143与差动内部时钟FCLKDO及FCLKDOB同步地将数据FDODB同步化且将所得信号输出至第二输出节点ON01。如上文所述，数据FDODB与源时钟的下降沿同步且是从管道锁存驱动器130接收来的。差动内部时钟FCLKDO及FCLKDOB与时钟发生器110处的延迟锁定环时钟FCLKDLL的下降沿同步。第一电压电平固定单元145响应于ODT取反信号ODTB而将第二输出节点ON01固定为电源电压VDD的电平。第二电压电平固定单元147响应于DQS前导固定信号QPRE而将第二输出节点ON01固定为接地电压VSS的电平。反相单元149与第二输出节点ON01耦接且输出与延迟锁定环时钟RCLKDLL及FCLKDLL同步的数据UPDNB。
本文中，第一同步单元141包括第三PMOS晶体管PP02、第四PMOS晶体管PP03、第三NMOS晶体管NN02和第四NMOS晶体管NN03。第三PMOS晶体管PP02经由栅极接收在与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO和RCLKDOB之中的反相的差动内部时钟RCLKDOB，且包括耦接在电源电压(VDD)端子与第三耦接节点N02之间的源极和漏极。第四PMOS晶体管PP03经由栅极接收从管道锁存驱动器130接收来的且与源时钟的上升沿同步的数据RDODB，且包括耦接在第三耦接节点N02与第二输出节点ON01之间的源极和漏极。第三NMOS晶体管NN02经由栅极接收从管道锁存驱动器130接收来的且与源时钟的上升沿同步的数据RDODB，且包括耦接在第二输出节点ON01与第四耦接节点N03之间的漏极和源极。第四NMOS晶体管NN03经由栅极接收在与延迟锁定环时钟RCLKDLL的上升沿同步的差动内部时钟RCLKDO和RCLKDOB之中的未反相的差动内部时钟RCLKDO，且包括耦接在第四耦接节点N03与接地电压(VSS)端子之间的漏极和源极。
第二同步单元143包括第五PMOS晶体管PP04、第六PMOS晶体管PP05、第五NMOS晶体管NN04和第六NMOS晶体管NN05。第五PMOS晶体管PP04经由栅极接收在与延迟锁定环时钟FCLKDLL的下降沿同步的差动内部时钟FCLKDO和FCLKDOB之中的反相的差动内部时钟FCLKDOB，且包括耦接在电源电压(VDD)端子与第五耦接节点N04之间的源极和漏极。第六PMOS晶体管PP05经由栅极接收从管道锁存驱动器130接收来的且与源时钟的下降沿同步的数据FDODB，且包括耦接在第五耦接节点N04与第二输出节点ON01之间的源极和漏极。第五NMOS晶体管NN04经由栅极接收从管道锁存驱动器130接收来的且与源时钟的下降沿同步的数据FDODB，且包括耦接在第二输出节点ON01与第五耦接节点N04之间的漏极和源极。第六NMOS晶体管NN05经由栅极接收在与延迟锁定环时钟FCLKDLL的下降沿同步的差动内部时钟FCLKDO和FCLKDOB之中的未反相的差动内部时钟FCLKDO，且包括耦接在第六耦接节点N05与接地电压(VSS)端子之间的漏极和源极。
此外，第一电压电平固定单元145包括第七PMOS晶体管PP06，第七PMOS晶体管PP06经由栅极接收ODT取反信号ODTB且包括耦接在电源电压(VDD)端子与第二输出节点ON01之间的源极和漏极。第七PMOS晶体管PP06经由栅极接收DQS前导固定信号QPRE且包括耦接在接地电压(VSS)端子与第二输出节点ON01之间的源极和漏极。
下文中，将说明根据以上结构的半导体存储器件100的操作。
当在读取操作时从存储器单元区(图中未示出)读取数据时，管道锁存器120将并行输入的数据DATA转换成串行数据RDOB及FDOB且将串行数据RDOB及FDOB输出至管道锁存驱动器130。管道锁存驱动器130驱动串行数据RDOB及FDOB以将数据RDODB及FDODB输出至触发器140。触发器140使从管道锁存驱动器130输出的数据RDODB及FDODB与差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步且将数据UPDNB输出至预驱动器150。预驱动器150控制从触发器140输出的数据UPDNB的转换率且将数据RDATA及FDATA输出至输出缓冲器160。输出缓冲器160接收数据RDATA及FDATA且将它们输出至数据焊盘DQ。因此，从数据焊盘DQ输出的数据可与系统时钟同步以便执行稳定的读取操作。
同时，当半导体存储器件进入片上终端(ODT)模式时，ODT取反信号ODTB被使能为逻辑低电平且触发器140的输出UPDNB端子被设定在逻辑低电平。然后，用于上拉操作的结构与用于下拉操作的结构之中的任何一个在预驱动器150和输出缓冲器160中所包括的电路部件之中操作，且预驱动器150和输出缓冲器160用作ODT单元。
此外，当在读取操作期间DQS前导固定信号QPRE具有数据选通信号(DQS)的前导时段作为使能时段且被使能为逻辑高电平时，触发器140的输出UPDNB端子被设定为逻辑高电平。然后，当输出缓冲器160的输出最终被设定在预定电压电平例如逻辑高电平时，这意味着该时段是数据选通信号(DQS)的前导时段。
然而，具有上述结构的半导体存储器件100可能具有以下问题。
触发器140根据诸如DQS前导固定信号QPRE和ODT取反信号ODTB的预定控制信号来执行不同操作，而非传送从管道锁存驱动器130输出的数据RDODB和FDODB的操作。简言之，半导体存储器件100通过控制触发器140的输出端子而将ODT单元使能或表示该时段是数据选通信号(DQS)的前导时段，同时经由触发器140传送数据。为此，触发器140包括第一电压电平固定单元145和第二电压电平固定单元147，且第一电压电平固定单元145和第二电压电平固定单元147是通过使用(例如)晶体管来实现的。因此，触发器140的输出UPDNB端子由于晶体管的耦接负载而具有变差的占空(duty)及抖动。
此外，可期望第一电压电平固定单元145和第二电压电平固定单元147中所包括的晶体管具有大于预定尺寸的尺寸。当晶体管的尺寸增大时，晶体管的耦接负载增大且占空特性会变差。本文中，由于根据规范决定ODT单元的使能时段和数据选通信号(DQS)的前导时段且应在预定时间内将触发器140的输出UPDNB向上驱动至预定电压电平，因此可期望晶体管具有大于预定尺寸的尺寸。同时，由于触发器140基本上与延迟锁定环(未示出)中所产生的延迟锁定环时钟RCLKDLL及FCLKDLL同步地输出数据UPDNB，因此会难以校正从触发器140输出的数据UPDNB的占空。
当第一电压电平固定单元145和第二电压电平固定单元147与触发器140的第二输出节点ON01耦接时，触发器140的输出UPDNB可能具有变差的占空特性。此外，当第一电压电平固定单元145和第二电压电平固定单元147中所包括的晶体管的尺寸可增大且占空特性更差时，半导体存储器件100可能具有某些问题，因为在高频且低电源电压VDD中不能保证操作的可靠性和稳定性。
发明内容
本发明的示例性实施例涉及一种半导体存储器件，所述半导体存储器件使在读取操作期间读取的数据具有改进的占空特性。
根据本发明的一个示例性实施例，一种半导体存储器件包括：管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据且输出串行数据；以及同步电路，所述同步电路被配置成与内部时钟同步地输出管道锁存电路的输出数据。
根据本发明的另一个示例性实施例，一种半导体存储器件包括：输出控制信号发生电路，所述输出控制信号发生电路被配置成产生输出控制信号，其中当第一使能信号和第二使能信号中的任一个被使能时输出控制信号被使能；管道锁存电路，所述管道锁存电路被配置成根据第一使能信号、第二使能信号和输出控制信号将输出端子设定在预定电压电平或者接收并行输入的数据且经由管道锁存电路的输出端子输出串行数据；以及同步电路，所述同步电路被配置成与内部时钟同步地输出管道锁存电路的输出数据。
附图说明
图1是说明现有的半导体存储器件的框图。
图2是说明图1中所示的时钟发生器的内部结构的框图。
图3是说明图1中所示的管道锁存驱动器的内部结构的框图。
图4是说明图1中所示的触发器的内部结构的框图。
图5是说明根据本发明的一个示例性实施例的半导体存储器件的框图。
图6是说明图5中所示的输出控制信号发生电路的内部结构的框图。
图7是说明图5中所示的管道锁存驱动单元的内部结构的框图。
图8是说明图5中所示的时钟发生器的内部结构的框图。
图9是说明图5中所示的触发器的内部结构的框图。
具体实施方式
下文将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同形式实施且不应被理解为限于本文所提供的实施例。确切地说，提供这些实施例是为了使得本发明将清楚且完整，且将本发明的范围完全传达给本领域技术人员。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部件。
图5是说明根据本发明的一个示例性实施例的半导体存储器件的框图。
参考图5，半导体存储器件200包括输出控制信号发生电路210、管道锁存电路220、同步电路230和输出驱动电路240。
当用于将片上终端(ODT)单元使能的第一使能信号ODT与响应于数据选通信号DQS的前导时段而被使能的第二使能信号QPRE中的任何一个被使能时，输出控制信号发生电路210产生输出控制信号QPRE_UP及QPRE_UPB。管道锁存电路220响应于第一使能信号ODT、第二使能信号QPRE以及输出控制信号QPRE_UP及QPRE_UPB而将输出端子设定在预定电压电平或者接收并行数据DATA以经由其输出端子串行地输出数据RDODB和FDODB。同步电路230接收管道锁存电路220的数据RDODB及FDODB以与内部时钟RCLKDLL及FCLKDLL同步地输出数据UPDNB。输出驱动电路240将从同步电路230输出的数据UPDNB输出至数据焊盘DQ。
本文中，尽管图中未示出用于产生内部时钟RCLKDLL及FCLKDLL的电路，但可在例如延迟锁定环(DLL)中产生内部时钟RCLKDLL及FCLKDLL且可以在基于列地址选通(CAS)潜伏时间信息和突发长度信息而输出数据的时段中被触发。内部时钟RCLKDLL及FCLKDLL包括与DLL中所产生的延迟锁定环时钟的上升沿同步的第一内部时钟RCLKDLL以及与DLL中所产生的延迟锁定环时钟的下降沿同步的第二内部时钟FCLKDLL。
具体地，管道锁存电路220包括管道锁存器221和管道锁存驱动器223。管道锁存器221接收并行数据DATA以与源时钟(未示出)的上升沿和下降沿同步地输出串行数据RDOB和FDOB。管道锁存驱动器223响应于第一使能信号ODT、第二使能信号QPRE以及输出控制信号QPRE_UP及QPRE_UPB而将所述输出端子设定在预定电压电平或者接收串行数据RDOB及FDOB以经由其输出端子输出数据RDODB及FDODB。
同步电路230包括时钟发生器231和触发器233。时钟发生器231产生对应于内部时钟RCLKDLL及FCLKDLL的差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。触发器233接收管道锁存电路220的数据RDODB及FDODB且与差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地输出数据UPDNB。
输出驱动电路240包括预驱动器241和输出缓冲器243。预驱动器241控制触发器233的数据UPDNB的转换率。输出缓冲器243接收预驱动器241的数据RDATA及FDATA。
图6是说明图5中所示的输出控制信号发生电路210的内部结构的框图。
参见图6，输出控制信号发生电路210包括第一或非门NR10、第一反相器IV10、第二反相器IV11以及第三反相器IV12。第一或非门NR10对第一使能信号ODT和第二使能信号QPRE执行“或非”运算。第一反相器IV10将第一或非门NR10的输出反相。第二反相器IV11将第一反相器IV10的输出反相且输出第一输出控制信号QPRE_UP。第三反相器IV12将第二反相器IV11的输出反相且输出第二输出控制信号QPRE_UPB。
图7是说明图5中所示的管道锁存驱动器223的内部结构的框图。
管道锁存驱动器223包括第一驱动单元223A和第二驱动单元223B。第一驱动单元223A输出与源时钟的上升沿同步的数据RDODB，且第二驱动单元223B输出与源时钟的下降沿同步的数据FDODB。
首先，第一驱动单元223A包括第一数据驱动组件223A_1、第一固定电压驱动组件223A_3以及第一输出组件223A_5。第一数据驱动组件223A_1响应于第一输出控制信号QPRE_UP和第二输出控制信号QPRE_UPB而将数据RDOB和FDOB之中的数据RDOB驱动到第一输出节点ON10。数据RDOB及FDOB经由管道锁存器221被串行输出且数据RDOB与源时钟的上升沿同步。第一固定电压驱动组件223A_3响应于第一使能信号ODT和第二使能信号QPRE而以电源电压VDD或接地电压VSS驱动第一输出节点ON10。第一输出组件223A_5与第一输出节点ON10耦接且输出与源时钟的上升沿同步的数据RDODB。因此，可响应于第一使能信号ODT和第二使能信号QPRE而将数据RDODB固定至电源电压VDD或接地电压VSS。
本文中，第一数据驱动组件223A_1包括第一PMOS晶体管PP10、第二PMOS晶体管PP11、第一NMOS晶体管NN10以及第二NMOS晶体管NN11。第一PMOS晶体管PP10经由栅极接收第二输出控制信号QPRE_UPB且包括耦接在电源电压(VDD)端子与第一耦接节点N10之间的源极和漏极。第二PMOS晶体管PP11经由栅极接收与源时钟的上升沿同步的数据RDOB且包括耦接在第一耦接节点N10与第一输出节点ON10之间的源极和漏极。第一NMOS晶体管NN10经由栅极接收数据RDOB且包括耦接在第一输出节点ON10与第二耦接节点N11之间的漏极和源极。第二NMOS晶体管NN11经由栅极接收第一输出控制信号QPRE_UP且包括耦接在第二耦接节点N11与接地电压(VSS)端子之间的漏极和源极。
第一固定电压驱动组件223A_3包括第三PMOS晶体管PP12、第四PMOS晶体管PP13、第三NMOS晶体管NN12和第四NMOS晶体管NN13。第三PMOS晶体管PP12经由栅极接收反相的第一使能信号ODTB且包括耦接在电源电压(VDD)端子与第三耦接节点N12之间的源极和漏极。第四PMOS晶体管PP13经由栅极接收接地电压VSS且包括耦接在第三耦接节点N12与第一输出节点ON10之间的源极和漏极。第三NMOS晶体管NN12经由栅极接收电源电压VDD且包括耦接在第一输出节点ON10与第四耦接节点N13之间的漏极和源极。第四NMOS晶体管NN13经由栅极接收第二使能信号QPRE且包括耦接在第四耦接节点N13与接地电压(VSS)端子之间的漏极和源极。
第一输出组件223A_5包括用于将第一输出节点ON10处的信号反相的第五反相器IV14且输出与源时钟的上升沿同步的数据RDODB。同时，由于除输入与源时钟的下降沿同步的数据FDOB外，第二驱动单元223B具有与第一驱动单元223A相同的结构，因此为方便起见，本文中省略关于第二驱动单元223B的进一步说明。
图8是说明图5中所示的时钟发生器231的内部结构的框图。
参见图8，时钟发生器231包括第一时钟发生单元231A和第二时钟发生单元231B。第一时钟发生单元231A产生对应于与延迟锁定环时钟的上升沿同步的内部时钟RCLKDLL的第一差动内部时钟RCLKDO及RCLKDOB。第二时钟发生单元231B产生对应于与延迟锁定环时钟的下降沿同步的内部时钟FCLKDLL的第二差动内部时钟FCLKDO及FCLKDOB。由于第一时钟发生单元231A与第二时钟发生单元231B具有相同的结构，因此下文将出于说明性目的仅描述第一时钟发生单元231A的内部结构。
第一时钟发生单元231A包括第六反相器IV15、第一与非门ND10、第七反相器IV16以及第八反相器IN17。第六反相器IV15将第一内部时钟RCLKDLL反相。第一与非门门ND10对第六反相器IV15的输出和反相的第二使能信号QPREB执行“与非”运算。第七反相器IV16将第一与非门ND10的输出反相以输出取反的第一差动内部时钟RCLKDOB。第八反相器IN17将第七反相器IV16的输出反相以输出第一差动内部时钟RCLKDO。
具有以上结构的时钟发生器231分别产生与内部时钟RCLKDLL的上升沿同步的第一差动内部时钟RCLKDO及RCLKDOB以及与内部时钟FCLKDLL的上升沿同步的第二差动内部时钟FCLKDO及FCLKDOB。本文中，响应于反相的第二使能信号QPREB和第二使能信号QPRE而将第一差动内部时钟RCLKDO及RCLKDOB以及第二差动内部时钟FCLKDO及FCLKDOB产生为具有受限制的或预定的触发时段。
图9是说明图5中所示的触发器233的内部结构的框图。
参考图9，触发器233包括第一同步单元233A、第二同步单元233B和输出单元233C。第一同步单元233A接收从管道锁存电路220输出且与源时钟的上升沿同步的数据RDODB，且与第一差动内部时钟RCLKDO及RCLKDOB同步地将数据RDODB输出至第二输出节点ON11。第二同步单元233B接收从管道锁存电路220输出的且与源时钟的下降沿同步的数据FDODB，且与第二差动内部时钟FCLKDO及FCLKDOB同步地将数据FDODB输出至第二输出节点ON11。输出单元233C与第二输出节点ON11耦接且输出与内部时钟RCLKDLL及FCLKDLL同步的数据UPDNB。
本文中，第一同步单元233A包括第五PMOS晶体管PP14、第六PMOS晶体管PP15、第五NMOS晶体管NN14以及第六NMOS晶体管NN15。第五PMOS晶体管PP14经由栅极接收取反的第一差动内部时钟RCLKDOB且包括耦接在电源电压(VDD)端子与第五耦接节点N14之间的源极和漏极。第六PMOS晶体管PP15经由栅极接收数据RDODB且包括耦接在第五耦接节点N14与第二输出节点ON11之间的源极和漏极。第五NMOS晶体管NN14经由栅极接收数据RDODB且包括耦接在第二输出节点ON11与第六耦接节点N15之间的漏极和源极。第六NMOS晶体管NN15经由栅极接收第一差动内部时钟RCLKDO且包括耦接在第六耦接节点N15与接地电压(VSS)端子之间的漏极和源极。
第二同步单元233B包括第七PMOS晶体管PP16、第八PMOS晶体管PP17、第七NMOS晶体管NN16以及第八NMOS晶体管NN17。第七PMOS晶体管PP16经由栅极接收取反的第二差动内部时钟FCLKDOB且包括耦接在电源电压(VDD)端子与第七耦接节点N16之间的源极和漏极。第八PMOS晶体管PP17经由栅极接收数据FDODB且包括耦接在第七耦接节点N16与第二输出节点ON11之间的源极和漏极。第七NMOS晶体管NN16经由栅极接收数据FDODB且包括耦接在第二输出节点ON11与第八耦接节点N17之间的漏极和源极。第八NMOS晶体管NN17经由栅极接收第二差动内部时钟FCLKDO且包括耦接在第八耦接节点N17与接地电压(VSS)端子之间的漏极和源极。
此外，输出单元233C包括第十反相器IV19，所述第十反相器IV19用于将第二输出节点ON11处的信号反相且输出与内部时钟RCLKDLL和FCLKDLL同步的数据UPDNB。
下文中，描述根据本发明的一个示例性实施例具有上述结构的半导体存储器件的操作。
首先，描述在读取操作模式下执行的过程。
当第一使能信号ODT和第二使能信号QPRE被去激活为逻辑低电平且响应于读取命令而从存储器单元区(未示出)读取数据DATA时，管道锁存器221将并行数据DATA转换成串行数据RODB及FDOB且与源时钟的上升沿和下降沿同步地将串行数据RODB及FDOB输出至管道锁存驱动器223。管道锁存驱动器223驱动串行数据RDOB及FDOB且将数据RDODB及FDODB输出至触发器233。触发器233使数据RDODB及FDODB与差动内部时钟RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步且将数据UPDNB输出至预驱动器241。预驱动器241控制数据UPDNB的转换率且将数据RDATA及FDATA输出至输出缓冲器243。输出缓冲器243接收数据RDATA及FDATA且将数据RDATA及FDATA输出至数据焊盘DQ。因此，从数据焊盘DQ输出的数据可与系统时钟同步以便稳定地执行读取操作。
同时，当在读取操作期间具有对应于数据选通信号DQS的前导时段的使能时段的第二使能信号QPRE被使能为逻辑高电平时，输出控制信号发生电路210输出要被去激活的输出控制信号QPRE_UP及QPRE_UPB。因此，管道锁存驱动器223中所包括的数据驱动组件223A_1和223B_1的操作停止，且管道锁存驱动器223中所包括的固定电压驱动组件223A_3和223B_3操作以便将管道锁存驱动器223的输出端子设定在逻辑高电平。因此，触发器233的输出端子设定在逻辑高电平且最终输出缓冲器243的输出端子设定在预定电压电平例如逻辑高电平。将以上状态通知为数据选通信号DQS的前导时段。
随后，下文将描述在ODT模式下执行的过程。
当第一使能信号ODT被使能为逻辑高电平且半导体存储器件进入ODT模式时，输出控制信号发生电路210输出要被去激活的输出控制信号QPRE_UP及QPRE_UPB。然后，管道锁存驱动器223中所包括的数据驱动组件223A_1及223B_1的操作停止，且管道锁存驱动器223中所包括的固定电压驱动组件223A_3及223B_3操作以便将管道锁存驱动器223的输出端子设定在逻辑低电平。因此，触发器233的输出端子设定在逻辑低电平且执行预驱动器241和输出缓冲器243中所包括的上拉操作和下拉操作中的任一种。即，预驱动器241和输出缓冲器243用作片上终端(ODT)单元。
根据本发明的示例性实施例，改进的管道锁存驱动器223被布置在触发器的前部中以用于与延迟锁定环(DLL)中所产生的时钟同步地输出数据，且包括由第一使能信号ODT和第二使能信号QPRE控制的装置以便可以用有效方式改善从触发器输出的数据的占空特性。因此，可在高频和低电源环境中获得竞争力。
虽然已参照具体的实施例描述了本发明，但本领域技术人员会理解的是，在不背离如所附权利要求所限定的本发明的精神和范围的前提下可以做出各种变化和修改。

Claims (18)

1.一种半导体存储器件，包括：
管道锁存电路，所述管道锁存电路被配置成响应于使能信号而将所述管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据并输出串行数据；以及
同步电路，所述同步电路被配置成与内部时钟同步地输出所述管道锁存电路的输出数据，
其中，所述使能信号包括第一使能信号和第二使能信号，所述第一使能信号用于在片上终端模式下将片上终端单元使能，所述第二使能信号在读取操作期间在数据选通信号的前导时段中被使能，以及
所述管道锁存电路被配置成在所述第一使能信号和所述第二使能信号中的任意一个被使能时将所述管道锁存电路的输出端子设定在所述预定电压电平。
2.如权利要求1所述的半导体存储器件，其中，所述内部时钟包括延迟锁定环中所产生的时钟。
3.如权利要求2所述的半导体存储器件，其中，所述内部时钟是基于列地址选通潜伏时间信息和突发长度信息而限制性地施加的。
4.如权利要求1所述的半导体存储器件，其中，所述管道锁存电路包括：
管道锁存器，所述管道锁存器被配置成接收所述并行输入的数据并且输出所述串行数据；以及
管道锁存驱动器，所述管道锁存驱动器被配置成响应于所述第一使能信号和所述第二使能信号中的任意一个而将所述管道锁存电路的所述输出端子设定在所述预定电压电平或者经由所述管道锁存电路的所述输出端子输出从所述管道锁存器输出的所述串行数据。
5.如权利要求1所述的半导体存储器件，其中，所述同步电路包括：
时钟发生器，所述时钟发生器被配置成产生与所述内部时钟相对应的差动内部时钟；及
触发器，所述触发器被配置成与所述差动内部时钟同步地输出所述管道锁存电路的所述输出数据。
6.如权利要求5所述的半导体存储器件，还包括：
输出驱动电路，所述输出驱动电路被配置成将所述触发器的输出数据输出至数据焊盘。
7.一种半导体存储器件，包括：
输出控制信号发生电路，所述输出控制信号发生电路被配置成产生输出控制信号，其中所述输出控制信号在第一使能信号和第二使能信号中的任何一个被使能时被使能；
管道锁存电路，所述管道锁存电路被配置成根据所述第一使能信号、所述第二使能信号和所述输出控制信号将所述管道锁存电路的输出端子设定在预定电压电平或者接收并行输入的数据和经由所述输出端子输出串行数据；以及
同步电路，所述同步电路被配置成与内部时钟同步地输出所述管道锁存电路的输出数据。
8.如权利要求7所述的半导体存储器件，其中，所述内部时钟包括延迟锁定环中产生的时钟。
9.如权利要求8所述的半导体存储器件，其中，所述内部时钟是基于列地址选通潜伏时间信息和突发长度信息而被限制性地施加的。
10.如权利要求7所述的半导体存储器件，其中，所述第一使能信号包括用于将片上终端使能的信号，且
所述第二使能信号包括在读取操作期间在数据选通信号的前导时段中使能的信号。
11.如权利要求7所述的半导体存储器件，其中，所述管道锁存电路包括：
管道锁存器，所述管道锁存器被配置成接收所述并行输入的数据并且输出所述串行数据；以及
管道锁存驱动器，所述管道锁存驱动器被配置成响应于所述第一使能信号、所述第二使能信号和所述输出控制信号而将所述输出端子设定在所述预定电压电平或者经由所述管道锁存电路的输出端子输出所述串行数据。
12.如权利要求11所述的半导体存储器件，其中，所述管道锁存驱动器包括：
第一驱动单元，所述第一驱动单元被配置成响应于所述输出控制信号而将从所述管道锁存器输出的所述串行数据传送至所述输出端子；以及
第二驱动单元，所述第二驱动单元被配置成响应于所述第一使能信号和所述第二使能信号而以第一电压和第二电压中的一个来驱动所述管道锁存电路的输出端子。
13.如权利要求7所述的半导体存储器件，其中，所述同步电路包括：
时钟发生器，所述时钟发生器被配置成产生与所述内部时钟相对应的差动内部时钟；以及
触发器，所述触发器被配置成与所述差动内部时钟同步地输出所述管道锁存电路的所述输出数据。
14.如权利要求13所述的半导体存储器件，其中，所述时钟发生器被配置成响应于所述第二使能信号而产生具有受限制的触发时段的所述差动内部时钟。
15.如权利要求13所述的半导体存储器件，其中，所述时钟发生器包括：
第一差动时钟发生单元，所述第一差动时钟发生单元被配置成产生与所述内部时钟的上升沿同步的第一差动内部时钟；以及
第二差动时钟发生单元，所述第二差动时钟发生单元被配置成产生与所述内部时钟的下降沿同步的第二差动内部时钟。
16.如权利要求15所述的半导体存储器件，其中，所述触发器包括：
第一同步单元，所述第一同步单元被配置成与所述第一差动内部时钟同步地输出所述管道锁存电路的所述输出数据；以及
第二同步单元，所述第二同步单元被配置成与所述第二差动内部时钟同步地输出所述管道锁存电路的所述输出数据。
17.如权利要求13所述的半导体存储器件，还包括被配置成将所述同步电路的输出数据输出至数据焊盘的输出驱动电路。
18.如权利要求17所述的半导体存储器件，其中，所述输出驱动电路包括：
预驱动器，所述预驱动器被配置成控制所述触发器的输出数据的转换率；以及
输出缓冲器，所述输出缓冲器被配置成将所述预驱动器的输出数据输出至所述数据焊盘。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102016725B1 (ko) * 2013-01-03 2019-09-02 에스케이하이닉스 주식회사 데이터 출력 회로
KR20160116864A (ko) * 2015-03-31 2016-10-10 에스케이하이닉스 주식회사 제어신호 생성회로 및 이를 포함하는 비휘발성 메모리 장치
KR102441423B1 (ko) * 2017-12-21 2022-09-07 에스케이하이닉스 주식회사 스트로브 신호 생성 회로 및 이를 포함하는 반도체 장치
KR102517463B1 (ko) 2018-04-27 2023-04-04 에스케이하이닉스 주식회사 반도체장치
CN110838316B (zh) * 2018-08-16 2023-04-18 华邦电子股份有限公司 芯片外驱动器
KR20200109756A (ko) * 2019-03-14 2020-09-23 에스케이하이닉스 주식회사 반도체장치
KR20220007988A (ko) 2020-07-13 2022-01-20 에스케이하이닉스 주식회사 신뢰성 확보를 위한 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363029B1 (en) * 1985-07-22 2002-03-26 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406543B1 (ko) * 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
KR100825001B1 (ko) * 2002-03-14 2008-04-24 주식회사 하이닉스반도체 데이터 출력 버퍼
KR100506976B1 (ko) 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100522432B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
JP4585827B2 (ja) 2004-06-21 2010-11-24 好司 加藤 首回り調節機能付シャツ
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
KR100670731B1 (ko) * 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자
KR100733461B1 (ko) 2006-06-30 2007-06-28 주식회사 하이닉스반도체 반도체메모리소자
KR100878299B1 (ko) * 2007-02-09 2009-01-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 드라이버 및 방법
KR100955267B1 (ko) * 2008-04-30 2010-04-30 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 동작 방법
KR100915831B1 (ko) * 2008-07-28 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로
KR100956783B1 (ko) * 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR20100076806A (ko) 2008-12-26 2010-07-06 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치
KR101027686B1 (ko) * 2009-07-30 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR101075493B1 (ko) * 2010-02-26 2011-10-21 주식회사 하이닉스반도체 파이프 래치 회로와 그의 동작 방법
KR101215953B1 (ko) * 2011-01-26 2012-12-27 에스케이하이닉스 주식회사 버스트 오더 제어회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363029B1 (en) * 1985-07-22 2002-03-26 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路

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