KR100733461B1 - 반도체메모리소자 - Google Patents

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KR100733461B1
KR100733461B1 KR1020060061449A KR20060061449A KR100733461B1 KR 100733461 B1 KR100733461 B1 KR 100733461B1 KR 1020060061449 A KR1020060061449 A KR 1020060061449A KR 20060061449 A KR20060061449 A KR 20060061449A KR 100733461 B1 KR100733461 B1 KR 100733461B1
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Abstract

본 발명은 출력 데이터의 윈도우 및 전압 레벨을 조절할 수 있는 테스트모드를 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 테스트신호를 디코딩하여 복수의 조절신호를 출력하기 위한 디코딩수단; 라이징 데이터 및 폴링 데이터를 복수의 DLL 클럭과 하프-드라이빙신호에 응답하여 복수의 정렬 데이터로 출력하고, 제1 및 제2 감소 조절신호에 응답하여 복수의 보조 데이터를 출력하기 위한 데이터 동기화수단; 상기 복수의 조절신호에 응답하여 조절된 구동력으로 상기 복수의 정렬 데이터와 상기 복수의 보조 데이터를 프리 드라이빙 위한 프리 드라이빙수단; 및 상기 프리 드라이빙수단의 출력 데이터를 드라이빙하여 데이터 패드로 출력하기 위한 메인 드라이버를 구비하는 반도체메모리소자를 제공한다.
슬루 레이트(Slew Rate), 구동력, 데이터 윈도우, 출력 드라이버

Description

반도체메모리소자{SEMICONDCUTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 데이터 출력에 관한 블록 구성도.
도 2는 도 1의 데이터 동기화부의 내부 회로도.
도 3은 도 1의 제1 프리 드라이버의 내부 회로도.
도 4는 도 1의 메인 드라이버의 내부 회로도.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 6은 도 5의 데이터 동기화부의 내부 회로도.
도 7은 도 5의 제1 프리 드라이빙부의 내부 회로도.
도 8은 도 5의 제3 프리 드라이빙부의 내부 회로도.
도 9는 도 5의 디코딩부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 디코딩부
200 : 데이터 동기화부
300 : 프리 드라이빙부
400 : 메인 드라이버
본 발명은 반도체 설계 기술에 관한 것으로, 특히 출력 데이터의 윈도우 및 전압 레벨을 조절할 수 있는 테스트모드를 갖는 반도체메모리소자에 관한 것이다.
일반적으로, 반도체메모리소자는 읽기커맨드의 인가에 따른 데이터의 출력하기 위해 여러 블록을 거치게 되는데, 특별히 데이터를 드라이빙하기 위한 블록에 대해 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자의 데이터 출력에 관한 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 라이징 데이터(RDO) 및 폴링 데이터(FDO)를 DLL 클럭(RCLKDO, FCLKDO)과 하프-드라이빙신호(HLF_DRV)에 응답하여 복수의 정렬 데이터(UP1, UP2, DN1B, DN2B)를 출력하기 위한 데이터 동기화부(10)와, 복수의 정렬 데이터를 프리 드라이빙하기 위한 프리 드라이빙부(22, 24, 26, 28)와, 프리 드라이빙부(22, 24, 26, 28)의 출력 데이터를 드라이빙하여 데이터 패드로 출력하기 위한 메인 드라이버(30)를 구비한다.
한편, 다음에서는 각 블록의 내부 회로도를 살펴보도록 한다.
도 2는 도 1의 데이터 동기화부(10)의 내부 회로도이다.
도 2를 참조하면, 데이터 동기화부(10)는 라이징 데이터(RDO)를 DLL-라이징 클럭(RCLKDO)과 하프-드라이빙신호(HLF_DRV)에 응답하여 제1 또는 제2 정렬 데이터(UP1, UP2)로 출력하기 위한 제1 동기화부(12)와, 폴링 데이터(FDO)를 DLL-폴링 클럭(FCLKDO)과 하프-드라이빙신호(HLF_DRV)에 응답하여 제3 또는 제4 정렬 데이터(DN1B, DN2B)로 출력하기 위한 제2 동기화부(14)를 포함한다.
그리고 제1 동기화부(12)는 DLL-라이징 클럭(RCLKDO)에 동기시켜 라이징 데이터(RDO)를 전달하기 위한 제1 트랜스퍼 게이트(TG1)와, 제1 트랜스퍼 게이트(TG1)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG2)와, 제2 트랜스퍼 게이트(TG2)의 출력신호를 반전시켜 출력하기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 접지전압(VSS)을 인가받아 제1 정렬 데이터(UP1)를 출력하기 위한 노어게이트(NR1)와, 제1 트랜스퍼 게이트(TG1)의 출력신호를 전달하기 위한 제3 트랜스퍼 게이트(TG3)와, 제3 트랜스퍼 게이트(TG3)의 출력신호를 반전시켜 출력하기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 하프-드라이빙신호(HLF_DRV)를 인가받아 제2 정렬 데이터(UP2)를 출력하기 위한 노어게이트(NR2)를 포함한다.
제2 동기화부(14)는 DLL-폴링 클럭(FCLKDO)에 동기시켜 폴링 데이터(FDO)를 전달하기 위한 제1 트랜스퍼 게이트(TG4)와, 제1 트랜스퍼 게이트(TG4)의 출력신호를 지연시키기 위한 제1 인버터 체인(14a)과, 제1 인버터 체인(14a)의 출력신호와 전원전압(VDD)을 입력으로 가져 제3 정렬 데이터(DN1B)를 출력하기 위한 낸드게이트(ND1)와, 제1 트랜스퍼 게이트(TG4)의 출력신호를 지연시키기 위한 제2 인버터 체인(14b)과, 하프-드라이빙신호(HLF_DRV)를 반전시키기 위한 인버터(I3)와, 제2 인버터 체인(14b)의 출력신호와 인버터(I3)의 출력신호를 입력으로 가져 제4 정렬 데이터(DN2B)를 출력하기 위한 낸드게이트(ND2)를 포함한다.
간략히, 데이터 동기화부(10)의 동작을 살펴보도록 한다.
먼저, 제1 동기화부(12)는 DLL-라이징 클럭(RCLKDO)의 활성화되고 하프-드라이빙신호(HLF_DRV)가 논리레벨 'L'를 가져 비활성화된 경우, 라이징 데이터(RDO)를 제1 및 제2 정렬 데이터(UP1, UP2)로 출력한다. 그리고 하프-드라이빙신호(HLF_DRV)가 활성화되면, 제1 정렬 데이터(UP1)만을 출력한다.
또한, 제2 동기화부(24)는 DLL-폴링 클럭(FCLKDO)의 활성화되고 하프-드라이빙신호(HLF_DRV)가 논리레벨 'L'를 가져 비활성화된 경우, 폴링 데이터(FDO)를 제3 및 제4 정렬 데이터(DN1B, DN2B)로 반전시켜 출력한다. 그리고 하프-드라이빙신호(HLF_DRV)가 활성화되면, 제3 정렬 데이터(DN1B)만을 출력한다.
도 3은 도 1의 제1 프리 드라이버(22)의 내부 회로도이다. 참고적으로, 프리 드라이빙부 내 제1 내지 제4 프리 드라이버(22, 24, 26, 28)는 동일한 회로적 구현을 가지므로, 제1 프리 드라이버(22)를 예시로서 살펴보도록 한다.
도 3을 참조하면, 제1 프리 드라이버(22)는 제1 정렬 데이터(UP1)에 응답하여 제1 반전-정렬 데이터(UP1B)를 드라이빙하기 위해 병렬로 연결된 복수의 인버터 형태의 드라이버와, 각 드라이버에 입력신호의 인가를 제어하기 위한 복수의 메탈옵션을 구비한다.
동작을 살펴보면, 제1 프리 드라이버(12)는 메탈 옵션의 온/오프 선택에 따라 액티브되는 드라이버의 수가 조절된다. 즉, 제1 프리 드라이버(12)는 메탈 옵션 에 따라 조절된 구동력으로 제1 정렬 데이터를 반전시켜 제1 반전-정렬 데이터(UP1B)를 공급한다.
도 4는 도 1의 메인 드라이버(30)의 내부 회로도이다.
도 4를 참조하면, 메인 드라이버(30)는 프리 드라이빙부(22, 24, 26, 28)의 제1 반전-정렬 데이터(UP1B)의 논리레벨 'L'에 응답하여 데이터 패드를 풀업-드라이빙하기 위한 제1 드라이버(32)와, 제2 반전-정렬 데이터(UP2B)의 논리레벨 'L'에 응답하여 데이터 패드를 풀업-드라이빙하기 위한 제2 드라이버(34)와, 제3 반전-정렬 데이터(DN1)의 논리레벨 'H'에 응답하여 데이터 패드를 풀다운-드라이빙하기 위한 제3 드라이버(36)와, 제4 반전-정렬 데이터(DN2)의 논리레벨 'H'에 응답하여 데이터 패드를 풀다운-드라이빙하기 위한 제4 드라이버(38)를 포함한다.
즉, 메인 드라이버(30)는 제1 내지 제4 반전-정렬 데이터(UP1B, UP2B, DN1, DN2)에 응답하여 제1 내지 제4 드라이버(32, 34, 36, 38)를 통해 데이터 패드로 출력한다.
참고적으로, 제1 내지 제4 드라이버(32, 34, 36, 38)는 출력노드는 저항을 거쳐 데이터 패드에 접속된다.
한편, 도 1 내지 도 4에 도시된 종래기술은 먼저, 데이터 동기화부(10)를 통해 읽기커맨드에 의해 출력된 라이징 데이터(RDO) 및 폴링 데이터(FDO)를 각기 DLL-라이징 클럭(RCLKDO)과 DLL-폴링 클럭(FCLKDO)을 통해 제1 내지 제4 정렬 데이터(UP1, UP2, DN1B, DN2B)로 출력한다.
이어, 제1 내지 제4 프리 드라이버(22, 24, 26, 28)를 통해 제1 내지 제4 정 렬 데이터(UP1, UP2, DN1B, DN2B)를 드라이빙하여 반전시켜 출력한다.
이어, 메인 드라이버(30)는 제1 내지 제4 프리 드라이버(22, 24, 26, 28)의 출력 데이터(UP1B, UP2B, DN1, DN2)에 응답하여 데이터를 드라이빙하여 데이터 패드로 출력한다.
한편, 반도체메모리소자의 JEDEC 스펙에는, 출력되는 데이터의 윈도우 및 출력 데이터의 전압 레벨에 대해 규정되어 있는데, 이는 데이터의 무결성(Integrity)을 증가시켜 외부 칩셋이 출력된 데이터를 오류 없이 인가받도록 하기 위한 것이다.
그런데, 이러한 데이터의 윈도우 및 전압 레벨은 출력 드라이빙부의 슬루 레이트 및 구동력에 결정된다. 따라서, 종래에는 출력 드라이빙부를 프리 드라이빙부와 메인 드라이버로 나누고, 프리 드라이빙부의 구동력을 메탈 옵션을 통해 조절하여 슬루 레이트 및 구동력이 스펙을 만족할 수 있도록 하였다.
참고적으로, JEDEC 스펙에 규정된 슬루레이트는 1.5(min) ~ 5(max)V/ns이다.
한편, 출력 데이터의 윈도우와 전압 레벨이 스펙을 만족시키지 못하는 문제점은 시판전의 실장 테스트에서 주로 발생하기 때문에, 종래기술 이용하는 경우에는 마스크를 수정하고 결과를 테스트하는 과정에 따른 개발 지연과 추가적인 비용이 발생하여, 소자의 신뢰성 측면에서 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 출력 데이터의 윈도우 및 전압 레벨을 조절할 수 있는 테스트모드를 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 복수의 테스트신호를 디코딩하여 복수의 조절신호를 출력하기 위한 디코딩수단; 라이징 데이터 및 폴링 데이터를 복수의 DLL 클럭과 하프-드라이빙신호에 응답하여 복수의 정렬 데이터로 출력하고, 제1 및 제2 감소 조절신호에 응답하여 복수의 보조 데이터를 출력하기 위한 데이터 동기화수단; 상기 복수의 조절신호에 응답하여 조절된 구동력으로 상기 복수의 정렬 데이터와 상기 복수의 보조 데이터를 프리 드라이빙 위한 프리 드라이빙수단; 및 상기 프리 드라이빙수단의 출력 데이터를 드라이빙하여 데이터 패드로 출력하기 위한 메인 드라이버를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 5를 참조하면, 본 발명에 따른 반도체메모리소자는 복수의 테스트신호(TM_SL0, TM_SL1)를 디코딩하여 복수의 조절신호(SLUPINC, SLUPDEC, SLDNINCB, SLDNDEC)를 출력하기 위한 디코딩부(100)와, 라이징 데이터(RDO) 및 폴링 데이 터(FDO)를 DLL 클럭과 하프-드라이빙신호(HLF_DRV)에 응답하여 정렬하여 복수의 정렬 데이터(UP1, UP2, DN1B, DN2B)로 출력하고, 제1 및 제2 SL-감소 조절신호(SLUPDEC, SLDNDEC)에 응답하여 복수의 보조 데이터(PUSL_DN, PDSL_DNB)를 출력하기 위한 데이터 동기화부(100)와, 복수의 조절신호(SLUPINC, SLUPDEC, SLDNINCB, SLDNDEC)에 응답하여 조절된 구동력으로 복수의 정렬 데이터(UP1, UP2, DN1B, DN2B)와 보조 데이터(PUSL_DN, PDSL_DNB)를 프리 드라이빙 위한 프리 드라이빙부(300)와, 프리 드라이빙부(300)의 출력 데이터를 드라이빙하여 데이터 패드로 출력하기 위한 메인 드라이버(400)를 구비한다.
그리고 프리 드라이빙부(300)는 제1 SL 감소 및 증가 조절신호(SLUPINC, SLUPDEC)에 의해 조절된 구동력으로 제1 정렬 데이터(UP1) 또는 제1 보조 데이터(PUSL_DN)를 드라이빙하기 위한 제1 프리 드라이빙부(320)와, 제1 SL 감소 및 증가 조절신호(SLUPINC, SLUPDEC)에 의해 조절된 구동력으로 제2 정렬 데이터(UP2) 또는 제1 보조 데이터(PUSL_DN)를 드라이빙하기 위한 제2 프리 드라이빙부(340)와, 제2 SL 감소 및 증가 조절신호(SLDNINCB, SLDNDEC)에 의해 조절된 구동력으로 제3 정렬 데이터(DN1B) 또는 제2 보조 데이터(PDSL_DNB)를 드라이빙하기 위한 제3 프리 드라이빙부(360)와, 제2 감소 및 증가 조절신호(SLDNINCB, SLDNDEC)에 의해 조절된 구동력으로 제4 정렬 데이터(DN2B)를 드라이빙하기 위한 제4 프리 드라이빙부(380)를 포함한다.
참고적으로, 반도체메모리소자는 프리 드라이빙부(300)와 메인 드라이버(400)를 포함하는 출력 드라이빙부를 통해, 데이터를 드라이빙하여 외부로 출력 한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 복수의 테스트신호(TM_SL0, TM_SL1)의 인가를 통해 프리 드라이빙부(300)의 구동력을 조절하여, 이를 통해 출력되는 데이터의 슬루 레이트와 윈도우와 전압 레벨이 스펙을 만족하도록 한다. 구체적으로 언급하면, 디코딩부(100)를 더 포함하여 복수의 테스트신호(TM_SL0, TM_SL1)를 인가받아 SL 조절신호(SLUPINC, SLUPDEC, SLDNINCB, SLDNDEC)를 생성하고, 프리 드라이빙부(300)의 구동력을 복수의 SL 조절신호(SLUPINC, SLUPDEC, SLDNINCB, SLDNDEC)으로 조절한다.
한편, 다음에서는 각 블록의 내부 회로도를 구체적으로 살펴보도록 한다.
도 6은 도 5의 데이터 동기화부(200)의 내부 회로도이다.
도 6을 참조하면, 데이터 동기화부(200)는 라이징 데이터(RDO)를 DLL-라이징 클럭(RCLKDO)과 하프-드라이빙신호(HLF_DRV)에 응답하여 제1 또는 제2 정렬 데이터(UP1, UP2)로 출력하기 위한 제1 동기화부(240)와, 폴링 데이터(FDO)를 DLL-폴링 클럭(FCLKDO)과 하프-드라이빙신호(HLF_DRV)에 응답하여 제3 또는 제4 정렬 데이터(DN1B, DN2B)로 출력하기 위한 제2 동기화부(280)와, 라이징 데이터(RDO)를 DLL-라이징 클럭(RCLKDO)과 제1 SL-감소 조절신호(SLUPDEC)에 응답하여 제1 보조 데이터(PUSL_DN)로 출력하기 위한 제1 보조 데이터 출력부(220)와, 폴링 데이터(FDO)를 DLL-라이징 클럭(RCLKDO)과 제2 SL-감소 조절신호(SLDNDEC)에 응답하여 제2 보조 데이터(PDSL_DNB)를 출력하기 위한 제2 보조 데이터 출력부(260)를 포함한다.
그리고 제1 보조 데이터 출력부(220)는 제1 SL-감소 조절신호(SLUPDEC)를 반 전시키기 위한 인버터(I4)와, DLL-라이징 클럭(RCLKDO)에 동기시켜 라이징 데이터(RDO)를 전달하기 위한 트랜스퍼 게이트(TG5)와, 트랜스퍼 게이트(TG5)의 출력신호를 반전 및 지연시키기 위한 인버터 체인(222)과, 인버터 체인(222)과 인버터(I4)의 출력신호를 입력으로 가져 제1 보조 데이터(PUSL_DN)를 출력하기 위한 노어게이트(NR3)를 포함한다.
제1 동기화부(240)는 DLL-라이징 클럭(RCLKDO)에 동기시켜 라이징 데이터(RDO)를 전달하기 위한 트랜스퍼 게이트(TG5)와, 트랜스퍼 게이트(TG5)의 출력신호를 반전 및 지연시키기 위한 인버터 체인(222)과, 인버터 체인(222)의 출력신호와 접지전압(VSS)을 인가받아 제1 정렬 데이터(UP1)를 출력하기 위한 노어게이트(NR4)와, 트랜스퍼 게이트(TG5)의 출력신호를 반전 및 지연시키기 위한 인버터 체인(242)과, 하프-드라이빙신호(HLF_DRV)를 반전시키기 위한 인버터(I5)와, 인버터 체인(252) 및 인버터(I5)의 출력신호를 인가받아 제2 정렬 데이터(UP2)를 출력하기 위한 노어게이트(NR5)를 포함한다.
제2 보조 데이터 출력부(260)는 제2 SL-감소 조절신호(SLDNDEC)를 반전시키기 위한 인버터(I6)와, DLL-폴링 클럭(FCLKDO)에 동기시켜 폴링 데이터(FDO)를 전달하기 위한 트랜스퍼 게이트(TG6)와, 트랜스퍼 게이트(TG6)의 출력신호를 지연시키기 위한 제1 인버터 체인(262)과, 인버터 체인(262)과 인버터(I6)의 출력신호를 입력으로 가져 제2 보조 데이터(PDSL_DNB)를 출력하기 위한 낸드게이트(ND3)를 포함한다.
제2 동기화부(280)는 DLL-폴링 클럭(FCLKDO)에 동기시켜 폴링 데이터(FDO)를 전달하기 위한 트랜스퍼 게이트(TG6)와, 트랜스퍼 게이트(TG6)의 출력신호를 지연시키기 위한 제1 인버터 체인(262)과, 제1 인버터 체인(262)의 출력신호와 전원전압(VDD)을 입력으로 가져 제3 정렬 데이터(DN1B)를 출력하기 위한 낸드게이트(ND4)와, 트랜스퍼 게이트(TG6)의 출력신호를 지연시키기 위한 제2 인버터 체인(282)과, 하프-드라이빙신호(HLF_DRV)를 반전시키기 위한 인버터(I7)와, 제2 인버터 체인(282)의 출력신호와 인버터(I7)의 출력신호를 입력으로 가져 제4 정렬 데이터(DN2B)를 출력하기 위한 낸드게이트(ND5)를 포함한다.
간략히, 데이터 동기화부(200)의 동작을 살펴보도록 한다.
먼저, 제1 보조 데이터 출력부(220)는 라이징 데이터(RDO)가 논리레벨 'H'를 갖는 동안 DLL-라이징 클럭(RCLKDO)의 활성화와 제1 SL-감소 조절신호(SLUPDEC)의 비활성화에 응답하여 이를 논리레벨 'H'의 제1 보조 데이터(PUSL_DN)로 출력한다.
제2 보조 데이터 출력부(260)는 폴링 데이터(FDO)가 논리레벨 'H'를 갖는 동안 DLL-폴링 클럭(FCLKDO)의 활성화와 제2 SL-감소 조절신호(SLDNDEC)의 비활성화에 응답하여 이를 논리레벨 'L'의 제2 보조 데이터(PDSL_DNB)로 출력한다.
제1 동기화부(240)는 DLL-라이징 클럭(RCLKDO)의 활성화되고 하프-드라이빙신호(HLF_DRV)가 논리레벨 'L'를 가져 비활성화된 경우, 라이징 데이터(RDO)를 제1 및 제2 정렬 데이터(UP1, UP2)로 출력한다. 그리고 하프-드라이빙신호(HLF_DRV)가 활성화되면, 제1 정렬 데이터(UP1)만을 출력한다.
제2 동기화부(280)는 DLL-폴링 클럭(FCLKDO)의 활성화되고 하프-드라이빙신호(HLF_DRV)가 논리레벨 'L'를 가져 비활성화된 경우, 폴링 데이터(FDO)를 제3 및 제4 정렬 데이터(DN1B, DN2B)로 반전시켜 출력한다. 그리고 하프-드라이빙신호(HLF_DRV)가 활성화되면, 제3 정렬 데이터(DN1B)만을 출력한다.
이와 같이, 데이터 동기화부(200)는 제1 및 제2 SL-감소 조절신호(SLUPDEC, SLDNDEC)의 비활성화 시 제1 및 제2 보조 데이터(PUSL_DN, PDSL_DNB)를 추가적으로 활성화하여 출력하며, 이때, 제1 보조 데이터(PUSL_DN)는 제1 및 제2 정렬 데이터(UP1, UP2)와 동일한 논리레벨을 가지며, 제2 보조 데이터(PDSL_DNB)는 제3 및 제4 정렬 데이터(DN1B, DN2B)와 동일한 논리레벨을 갖는다. 또한, 제1 및 제2 SL-감소 조절신호(SLUPDEC, SLDNDEC)의 활성화 시에는 제1 및 제2 보조 데이터(PUSL_DN, PDSL_DNB)를 비활성화한다.
참고적으로, 하프-드라이빙신호(HLF_DRV)는 스펙에 규정되어 출력 드라이빙부가 풀(Full)-구동되거나 하프(Half)-구동되도록 제어하기 위한 신호이다. 따라서, 이 신호의 활성화 시 제2 및 제4 정렬 데이터(UP2, DN2B)가 출력되지 않아 하프 구동된다.
도 7은 도 5의 제1 프리 드라이빙부(320)의 내부 회로도이다.
도 7을 참조하면, 제1 프리 드라이빙부(320)는 제1 정렬 데이터(UP1)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제1 및 제2 기본 드라이버(322, 324)와, 제1 SL-감소 조절신호(SLUPDEC)의 비활성화 동안 제1 보조 데이터(PUSL_DN)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제1 보조 드라이빙부(326)와, 제1 SL-증가 조절신호(SLUPINC)의 활성화 시 제1 SL-증가 조절신호(SLUPINC)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제2 보조 드라이빙부(328)를 포함한다.
그리고 제1 보조 드라이빙부(326)는 제1 보조 데이터(PUSL_DN)에 응답하여 드라이빙하기 위한 드라이버(326a)와, 제1 SL-감소 조절신호(SLUPDEC)의 비활성화 시 드라이버의 출력노드를 공통 출력노드에 연결하기 위한 트랜스퍼 게이트(TG7)를 포함한다.
그리고 제2 보조 드라이빙부(328)는 제1 SL-증가 조절신호(SLUPINC)에 응답하여 드라이빙하기 위한 드라이버(328a)와, 제1 SL-증가 조절신호(SLUPINC)의 활성화 시 드라이버의 출력노드를 공통 출력노드에 연결하기 위한 트랜스퍼 게이트(TG8)를 포함한다.
간략히, 제1 프리 드라이빙부(320)의 동작을 살펴보도록 한다.
제1 프리 드라이빙부(320)는 제1 SL-감소 및 증가 조절신호(SLUPDEC, SLUPINC)와는 관계없이 제1 및 제2 기본 드라이버(322, 324)가 항상 액티브되어 제1 및 제2 정렬 데이터(UP1, UP2)에 응답하여 출력노드를 드라이빙한다.
그리고 제1 SL-감소 조절신호(SLUPDEC)와 제1 SL-증가 조절신호(SLUPINC)가 모두 비활성화된 경우에는, 제1 보조 드라이버(326)가 제1 SL-감소 조절신호(SLUPDEC)에 의해 액티브되고 제1 보조 데이터(PUSL_DN)에 응답하여 출력노드를 드라이빙한다.
또한, 제1 SL-감소 조절신호(SLUPDEC)는 비활성화되고, 제1 SL-증가 조절신호(SLUPINC)가 활성화된 경우에는, 제1 및 제2 보조 드라이버(326, 328)가 해당 조절신호에 의해 액티브되고 해당 입력에 응답하여 출력노드를 드라이빙한다.
끝으로, 제1 SL-감소 조절신호(SLUPDEC) 및 제1 SL-증가 조절신호(SLUPINC) 가 모두 활성화되면, 제1 보조 드라이버(326)는 턴오프되고, 제2 보조 드라이버(328)만 액티브되어 출력노드를 드라이빙한다.
그러므로, 제1 프리 드라이빙부(320)는 조절신호와는 관계없이 제1 및 제2 드라이버(322, 324)가 항상 턴온되어 출력노드를 드라이빙하고, 제1 SL-감소 조절신호(SLUPDEC)와 증가 조절신호(SLUPINC)의 입력 조합에 따라 그 구동력이 조절된다. 즉, 제1 SL-감소 조절신호(SLUPDEC)가 활성화되면 제1 프리 드라이빙부(320)의 구동력이 줄어들며, 제1 SL-증가 조절신호(SLUPINC)가 활성화되면 제1 프리 드라이빙부(320)의 구동력이 증가된다.
참고적으로, 제2 프리 드라이빙부(340)는 전술한 제1 프리 드라이빙부(320)와 동일한 회로적 구현 및 구동을 갖되, 제1 정렬 데이터(UP1) 대신 제2 정렬 데이터(UP2)를 인가받는 점만이 다르다.
도 8은 도 5의 제3 프리 드라이빙부(360)의 내부 회로도이다.
도 8을 참조하면, 제3 프리 드라이빙부(360)는 제3 정렬 데이터(DN1B)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제1 및 제2 기본 드라이버(362, 364)와, 제2 SL-감소 조절신호(SLDNDEC)의 비활성화 동안 제2 보조 데이터(PDSL_DNB)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제1 보조 드라이빙부(366)와, 제2 SL-증가 조절신호(SLDNINCB)의 활성화 시 제2 SL-증가 조절신호(SLDNINCB)에 응답하여 공통된 출력노드를 드라이빙하기 위한 제2 보조 드라이빙부(368)를 포함한다.
제3 프리 드라이빙부(360)를 도 7에 도시된 제1 프리 드라이빙부(320)와 비교하여 보면, 입력 데이터와 제어신호만이 다르고 회로적 구현 및 구동이 동일한 것을 알 수 있다. 따라서, 이에 관한 구체적인 언급은 생략하도록 한다.
간략히 구동만을 살펴보면, 제3 프리 드라이빙부(360)는 조절신호와는 관계없이 제1 및 제2 드라이버(362, 364)가 항상 턴온되어 출력노드를 드라이빙하고, 제2 SL-감소 조절신호(SLDNDEC)와 제2 SL-증가 조절신호(SLDNINCB)의 입력 조합에 따라 그 구동력이 조절된다. 즉, 제2 SL-감소 조절신호(SLDNDEC)가 활성화되면 제3 프리 드라이빙부(360)의 구동력이 줄어들며, 제2 SL-증가 조절신호(SLDNINCB)가 활성화되면 제3 프리 드라이빙부(360)의 구동력이 증가된다.
참고적으로, 제4 프리 드라이빙부(380)는 전술한 제3 프리 드라이빙부(360)와 동일한 회로적 구현 및 구동을 갖되, 제3 정렬 데이터(DN1B) 대신 제4 정렬 데이터(DN2B)를 인가받는 점만이 다르다.
도 9는 도 5의 디코딩부(100)의 내부 회로도이다.
도 9을 참조하면, 디코딩부(100)는 제1 및 제2 테스트신호(TM_SL0, TM_SL1)를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력신호를 반전시켜 제1 SL-감소 조절신호(SLUPDEC)로 출력하기 위한 인버터(I10)와, 제1 테스트신호(TM_SL0)를 반전하기 위한 인버터(I8)와, 제2 테스트신호(TM_SL1)와 인버터(I8)의 출력신호를 입력으로 갖는 낸드게이트(ND7)와, 낸드게이트(ND7)의 출력신호를 반전시켜 제1 SL-증가 조절신호(SLUPINC)로 출력하기 위한 인버터(I11)와, 제2 테스트신호(TM_SL1)를 반전하기 위한 인버터(I9)와, 제1 테스트신호(TM_SL0)와 인버터(I9)의 출력신호를 입력으로 갖는 낸드게이트(ND8)와, 낸드게이트(ND8)의 출력신호를 반전시켜 제2 SL-감소 조절신호(SLDNDEC)로 출력하기 위한 인버터(I12)와, 인 버터 I8 및 I9의 출력신호를 입력으로 갖는 낸드게이트(ND9)와, 낸드게이트(ND9)의 출력신호를 지연시켜 제2 SL-증가 조절신호(SLDNINCB)로 출력하기 위한 인버터 체인(120)을 구비한다.
디코딩부(100)의 동작은 하기 표 1과 같다.
Figure 112006047424517-pat00001
상기 표 1에 도시된 바와 같이, 제1 및 제2 테스트신호(TM_SL0, TM_SL1)가 모두 논리레벨 'L'로 비활성화되면, 제2 SL-증가 조절신호(SLDNINCB)가 논리레벨 'L'로 활성화된다. 그리고 제1 테스트신호(TM_SL0)가 비활성화되고 제2 테스트신호(TM_SL1)가 활성화되면, 제1 SL-증가 조절신호(SLUPINC)가 논리레벨 'L'로 활성화된다. 그리고 제1 테스트신호(TM_SL0)가 활성화되고 제2 테스트신호(TM_SL1)가 비활성화되면, 제2 SL-감소 조절신호(SLDNDEC)가 논리레벨 'H'로 활성화된다. 끝으로, 제1 및 제2 테스트신호(TM_SL0, TM_SL1)가 활성화되면, 제2 SL-증가 조절신호(SLDNINCB)가 논리레벨 'H'로 활성화된다.
참고적으로, 제1 및 제2 테스트신호(TM_SL0, TM_SL1)는 테스트모드 동안에 인가되는 신호 또는 소자의 초기 EMRS 설정을 위한 구동 시 어드레스핀 13,14를 통해 인가되는 신호이다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 테스트모드 시 신호의 인가를 통해 프리 드라이빙부의 구동력을 조절하므로, 데이터를 출력하기 위한 전체 출력 드라이빙부의 구동력이 조절된다. 즉, 출력 데이터의 슬루 레이트, 윈도우, 또는 출력 전압의 레벨이 JEDEC 스펙을 만족하기 위해 필요한 출력 드라이빙부의 구동력을, 신호의 인가만으로 테스트할 수 있다.
따라서, 본 발명은 신호의 인가만으로 테스트를 수행할 수 있어, 종래와 같이 마스크의 수정과 테스트 과정을 통한 추가 비용발생 및 개발 지연을 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 출력 데이터의 슬루 레이트, 윈도우, 또는 출력 전압의 레벨이 JEDEC 스펙을 만족하기 위해 필요한 출력 드라이빙부의 구동력을, 신호의 인가만으로 테스트할 수 있어, 소자의 신뢰성이 향상된다.

Claims (14)

  1. 복수의 테스트신호를 디코딩하여 복수의 조절신호를 출력하기 위한 디코딩수단;
    라이징 데이터 및 폴링 데이터를 복수의 DLL 클럭과 하프-드라이빙신호에 응답하여 복수의 정렬 데이터로 출력하고, 제1 및 제2 감소 조절신호에 응답하여 복수의 보조 데이터를 출력하기 위한 데이터 동기화수단;
    상기 복수의 조절신호에 응답하여 조절된 구동력으로 상기 복수의 정렬 데이터와 상기 복수의 보조 데이터를 프리 드라이빙 위한 프리 드라이빙수단;
    상기 프리 드라이빙수단의 출력 데이터를 드라이빙하여 데이터 패드로 출력하기 위한 메인 드라이버
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 프리 드라이빙수단은,
    제1 감소 및 증가 조절신호에 의해 조절된 구동력으로 제1 정렬 데이터 또는 제1 보조 데이터를 드라이빙하기 위한 제1 프리 드라이빙부와,
    제1 감소 및 증가 조절신호에 의해 조절된 구동력으로 제2 정렬 데이터 또는 제1 보조 데이터를 드라이빙하기 위한 제2 프리 드라이빙부와,
    제2 감소 및 증가 조절신호에 의해 조절된 구동력으로 제3 정렬 데이터 또는 제2 보조 데이터를 드라이빙하기 위한 제3 프리 드라이빙부와,
    제2 감소 및 증가 조절신호에 의해 조절된 구동력으로 제4 정렬 데이터 또는 제2 보조 데이터를 드라이빙하기 위한 제4 프리 드라이빙부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제1 프리 드라이빙부는,
    상기 제1 정렬 데이터에 응답하여 제1 노드를 드라이빙하기 위한 제1 및 제2 기본 드라이버와,
    상기 제1 감소 조절신호의 비활성화 동안 상기 제1 보조 데이터에 응답하여 상기 제1 노드를 드라이빙하기 위한 제1 보조 드라이빙부와,
    상기 제1 증가 조절신호의 활성화 시 상기 제1 증가 조절신호에 응답하여 상기 제1 노드를 드라이빙하기 위한 제2 보조 드라이빙부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 보조 드라이빙부는,
    상기 제1 보조 데이터에 응답하여 제2 노드를 드라이빙하기 위한 제1 드라이버와,
    상기 제1 감소 조절신호의 비활성화 시 상기 제2 노드를 상기 제1 노드에 연결하기 위한 제1 트랜스퍼 게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 제2 보조 드라이빙부는,
    상기 제1 증가 조절신호에 응답하여 제3 노드를 드라이빙하기 위한 제2 드라이버와, 상기 제1 증가 조절신호의 활성화 시 상기 제3 노드를 상기 제1 노드에 연결하기 위한 제2 트랜스퍼 게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제3 프리 드라이빙부는,
    상기 제3 정렬 데이터에 응답하여 제4 노드를 드라이빙하기 위한 제3 및 제4 기본 드라이버와,
    상기 제2 감소 조절신호의 비활성화 동안 상기 제2 보조 데이터에 응답하여 상기 제4 노드를 드라이빙하기 위한 제3 보조 드라이빙부와,
    상기 제2 증가 조절신호의 활성화 시 상기 제2 증가 조절신호에 응답하여 상기 제4 노드를 드라이빙하기 위한 제2 보조 드라이빙부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 제1 내지 제4 기본 드라이버는 자신의 입력신호를 반전시키기 위한 인버터와, 인버터의 출력노드와 자신의 출력노드 사이에 저항을 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 데이터 동기화수단은,
    상기 라이징 데이터를 DLL 라이징 클럭과 상기 제1 감소 조절신호에 응답하여 상기 제1 보조 데이터로 출력하기 위한 제1 보조 데이터 출력부와,
    상기 라이징 데이터를 상기 DLL-라이징 클럭과 상기 하프-드라이빙신호에 응답하여 제1 또는 제2 정렬 데이터로 출력하기 위한 제1 동기화부와,
    상기 폴링 데이터를 DLL-폴링 클럭과 상기 하프-드라이빙신호에 동기시켜 제3 또는 제4 정렬 데이터로 출력하기 위한 제2 동기화부와,
    상기 폴링 데이터를 상기 DLL-라이징 클럭과 상기 제2 감소 조절신호에 응답하여 상기 제2 보조 데이터로 출력하기 위한 제2 보조 데이터 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 제1 보조 데이터 출력부는,
    상기 제1 감소 조절신호를 반전시키기 위한 제1 인버터와,
    상기 DLL-라이징 클럭에 동기시켜 상기 라이징 데이터를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 제3 트랜스퍼 게이트의 출력신호를 반전 및 지연시키기 위한 제1 인버터 체인과,
    상기 제1 인버터 체인과 상기 제1 인버터의 출력신호를 입력으로 가져 상기 제1 보조 데이터를 출력하기 위한 제1 노어게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제2 보조 데이터 출력부는,
    상기 제2 감소 조절신호를 반전시키기 위한 제2 인버터와,
    상기 DLL-폴링 클럭에 동기시켜 상기 폴링 데이터를 전달하기 위한 제4 트랜스퍼 게이트와,
    상기 제4 트랜스퍼 게이트의 출력신호를 지연시키기 위한 제2 인버터 체인과, 상기 제2 인버터 체인과 상기 제2 인버터의 출력신호를 입력으로 가져 상기 제2 보조 데이터를 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 디코딩수단은,
    제1 및 제2 테스트신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 반전시켜 상기 제1 감소 조절신호로 출력하기 위한 제3 인버터와,
    상기 제1 테스트신호를 반전하기 위한 제4 인버터와,
    상기 제2 테스트신호와 상기 제4 인버터의 출력신호를 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 반전시켜 상기 제1 증가 조절신호로 출력하기 위한 제5 인버터와,
    상기 제2 테스트신호를 반전하기 위한 제6 인버터와,
    상기 제1 테스트신호와 상기 제6 인버터의 출력신호를 입력으로 갖는 제5 낸드게이트와,
    상기 제5 낸드게이트의 출력신호를 반전시켜 상기 제2 감소 조절신호로 출력하기 위한 제7 인버터와,
    상기 제4 및 제6 인버터의 출력신호를 입력으로 갖는 제6 낸드게이트와,
    상기 제6 낸드게이트의 출력신호를 지연시켜 상기 제2 증가 조절신호로 출력하기 위한 제3 인버터 체인을 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 제1 및 제2 테스트신호는 테스트모드 동안에 인가되는 신호 또는 초기 EMRS 설정을 위한 구동 시 어드레스 핀을 통해 인가되는 신호인 것
    을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 제1 동기화부는 상기 DLL-라이징 클럭에 동기시켜 상기 라이징 데이터를 전달하기 위한 제5 트랜스퍼 게이트와,
    상기 제5 트랜스퍼 게이트의 출력신호를 반전 및 지연시키기 위한 제4 인버 터 체인과,
    상기 제4 인버터 체인의 출력신호와 접지전압을 인가받아 상기 제1 정렬 데이터로 출력하기 위한 제2 노어게이트와,
    상기 제5 트랜스퍼 게이트의 출력신호를 반전 및 지연시키기 위한 제5 인버터 체인과,
    상기 하프-드라이빙신호를 반전시키기 위한 제8 인버터와,
    제5 인버터 체인 및 제8 인버터의 출력신호를 인가받아 상기 제2 정렬 데이터로 출력하기 위한 제3 노어게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 제2 동기화부는,
    상기 DLL-폴링 클럭에 동기시켜 상기 폴링 데이터를 전달하기 위한 제6 트랜스퍼 게이트와,
    상기 제6 트랜스퍼 게이트의 출력신호를 지연시키기 위한 제6 인버터 체인과,
    상기 제6 인버터 체인의 출력신호와 전원전압을 입력으로 가져 상기 제3 정렬 데이터로 출력하기 위한 제7 낸드게이트와,
    상기 제6 트랜스퍼 게이트의 출력신호를 지연시키기 위한 제7 인버터 체인 과,
    상기 하프-드라이빙신호를 반전시키기 위한 제9 인버터와,
    상기 제7 인버터 체인의 출력신호와 상기 제9 인버터의 출력신호를 입력으로 가져 상기 제4 정렬 데이터를 출력하기 위한 제8 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
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