KR101153806B1 - 반도체 회로 및 반도체 시스템 - Google Patents

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Abstract

반도체 회로는 제어 신호에 응답하여 슬루 레이트를 가변시키고, 가변된 슬루 레이트로 데이터를 드라이빙하도록 구성된 데이터 드라이빙 회로, 데이터를 데이터 드라이빙 회로에 제공하도록 구성된 코어/주변 회로 블록, 및 채널/메모리 모듈 정보에 따라 제어 신호를 설정하도록 구성된 채널/메모리 모듈 정보 설정부를 포함한다.

Description

반도체 회로 및 반도체 시스템{SEMICONDUCTOR CIRCUIT AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 회로 및 반도체 시스템에 관한 것이다.
일반적인 반도체 시스템은 메모리 컨트롤러와 복수의 메모리 모듈 예를 들어, DIMM(dual in-line memory module)이 통신 채널을 통해 연결된 형태로 구성된다.
이때 메모리 시스템은 각 채널 별로 연결되는 DIMM의 수에 따라, 도 1의 (A ~ C)와 같이, 1DPC(DIMM per Channel), 2DPC 또는 3DPC로 구분할 수 있다.
즉, 1DPC는 하나의 채널에 하나의 DIMM이 연결된 형태, 2DPC는 하나의 채널에 2개의 DIMM이 연결된 형태이며, 3DPC는 하나의 채널에 3개의 DIMM이 연결된 형태이다.
이때 DIMM은 도 2와 같이, 다수의 반도체 메모리 예를 들어, DRAM(Dynamic Random Access Memory)을 구비한다.
도 3에 도시된 바와 같이, 종래의 기술에 따른 DRAM은 내부의 메모리 영역(도시 생략)에 저장된 데이터를 외부로 출력하기 위한 데이터 드라이빙 회로로서, 프리 드라이버 블록(10) 및 메인 드라이버 블록(20)을 포함한다.
프리 드라이버 블록(10)은 복수의 풀 업 프리 드라이버(PREDRV_UP) 및 복수의 풀 다운 프리 드라이버(PREDRV_DN)를 포함한다.
구동력 조정 신호(ODTEN)에 따라 복수의 풀 업 프리 드라이버(PREDRV_UP)가 선택적으로 활성화되고, 활성화된 풀 업 프리 드라이버(PREDRV_UP)들이 데이터(DATAR)를 드라이빙하여 풀 업 신호(UP<0:N-1>)를 생성한다.
구동력 조정 신호(ODTEN)에 따라 복수의 풀 다운 프리 드라이버(PREDRV_DN)가 선택적으로 활성화되고, 활성화된 풀 다운 프리 드라이버(PREDRV_DN)들이 데이터(DATAF)를 드라이빙하여 풀 다운 신호(DN<0:N-1>)를 생성한다.
메인 드라이버 블록(20)은 복수의 메인 드라이버(MDRV)를 포함한다. 복수의 메인 드라이버(MDRV)는 풀 업 신호(UP<0:N-1>) 및 풀 다운 신호(DN<0:N-1>)에 응답하여 데이터 출력단(DQ)을 구동한다.
상술한 종래의 기술에 따른 반도체 메모리의 드라이빙 회로의 슬루 레이트(Slew Rate)는 프리 드라이버 블록(10) 및 메인 드라이버 블록(20)에 의해 정해진다.
이때 프리 드라이버 블록(10)의 슬루 레이트는 일정하게 정해지고, 메인 드라이버 블록(20)의 슬루 레이트 또한 일정하게 정해진다.
따라서 종래의 기술에 따른 메모리 시스템의 모든 DIMM은 1DPC, 2DPC 또는 3DPC에 상관없이 일정한 슬루 레이트를 갖게 된다.
이때 1DPC에 비해 2DPC의 채널 로딩(Loading)이 크고, 2DPC에 비해 3DPC의 채널 로딩이 크다.
상술한 바와 같이, 모든 DIMM은 채널별 DIMM의 수에 상관없이 일정한 슬루 레이트를 갖는데 반하여, 채널별 DIMM의 수가 증가함에 따라 채널 로딩(Loading)은 증가하고 이는 상대적인 슬루 레이트 감소를 초래하므로, 결국 출력 특성이 저하된다.
도 4의 A ~ C에 도시된 데이터 아이(Data eye)를 보면, 채널별 DIMM의 수가 증가함에 따라 출력 특성이 저하되는 것을 알 수 있다.
즉, 2DPC의 경우, 1DPC에 비해 데이터 아이 손실이 발생하고, 3DPC의 경우 데이터 아이 손실이 더욱 커지는 것을 알 수 있다.
본 발명의 실시예는 채널별 메모리 모듈의 수에 상관없이 출력 신호의 특성 저하를 방지할 수 있도록 한 반도체 회로 및 반도체 시스템을 제공하고자 한다.
본 발명의 실시예는 제어 신호에 응답하여 슬루 레이트를 가변시키고, 가변된 슬루 레이트로 데이터를 드라이빙하도록 구성된 데이터 드라이빙 회로, 데이터를 데이터 드라이빙 회로에 제공하도록 구성된 코어/주변 회로 블록, 및 채널/메모리 모듈 정보에 따라 제어 신호를 설정하도록 구성된 채널/메모리 모듈 정보 설정부를 포함함을 특징으로 한다.
본 발명의 실시예는 정보에 응답하여 데이터 드라이빙을 위한 슬루 레이트를 변경하고, 변경된 슬루 레이트로 데이터를 드라이빙하도록 구성된 반도체 메모리를 하나 또는 그 이상 포함하는 메모리 모듈, 및 채널 별로 메모리 모듈이 몇 개 연결되어 있는 지를 정의하는 정보를 메모리 모듈에 제공하도록 구성된 메모리 컨트롤러를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 채널별 메모리 모듈의 수에 맞도록 메모리 모듈의 슬루 레이트를 보상하므로 출력 특성 저하를 방지할 수 있다.
도 1은 일반적인 메모리 시스템의 구성을 나타낸 블록도,
도 2는 도 1의 DIMM의 구성을 나타낸 블록도,
도 3은 종래의 기술에 따른 반도체 메모리의 블록도,
도 4는 종래의 기술에 따른 반도체 메모리의 데이터 아이 특성을 나타낸 그래프,
도 5는 본 발명의 실시예에 따른 메모리 시스템(100)의 블록도,
도 6은 도 5의 데이터 드라이빙 회로(300)의 내부 구성을 나타낸 블록도,
도 7a는 본 발명의 실시예에 따른 슬루 레이트 조정 방법을 보여주는 파형도,
도 7b는 도 7a에 따른 드라이빙 회로의 구성예를 나타낸 회로도,
도 8a는 본 발명의 실시예에 따른 슬루 레이트 조정 방법의 다른 예를 보여주는 파형도,
도 8b는 도 8a에 따른 드라이빙 회로의 구성예를 나타낸 회로도,
도 9는 본 발명의 실시예에 따른 반도체 메모리의 데이터 아이 특성을 나타낸 그래프이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템 즉, 메모리 시스템(100)은 반도체 메모리(101)(DRAM) 및 메모리 컨트롤러(500)를 포함한다.
이때 도 5는 메모리 컨트롤러(500)와 연결된 모든 메모리 모듈 중에서 어느 하나에 포함된 반도체 메모리(101)를 도시한 것이다.
메모리 컨트롤러(500)는 채널/메모리 모듈 정보를 반도체 메모리(101)에 제공하도록 구성된다. 이때 채널/메모리 모듈 정보는 채널별로 연결된 메모리 모듈의 수에 관한 정보이다.
메모리 컨트롤러(500)는 어드레스 신호(A<0:K>) 중에서 일부 신호 비트들에 채널/메모리 모듈 정보를 포함시켜 반도체 메모리(101)에 제공할 수 있다.
반도체 메모리(101)는 채널/메모리 모듈 정보에 응답하여 데이터 드라이빙을 위한 슬루 레이트를 변경하고, 변경된 슬루 레이트로 데이터를 드라이빙하도록 구성된다.
반도체 메모리(101)는 코어/주변 회로 블록(200), 데이터 드라이빙 회로(300) 및 채널/메모리 모듈 정보 설정부(400)를 포함한다.
코어/주변 회로 블록(200)은 메모리 영역과 메모리 영역의 데이터 입/출력 제어를 위한 회로 구성을 포함한다.
코어/주변 회로 블록(200)은 명령(CMD)에 응답하여 데이터(DATAR, DATAF) 및 구동력 조정 신호(ODTEN)를 데이터 드라이빙 회로(300)에 제공한다.
데이터 드라이빙 회로(300)는 제어 신호(DPC<0:2>)에 응답하여 슬루 레이트를 가변시키고, 가변된 슬루 레이트로 데이터(DATAR, DATAF)를 드라이빙하도록 구성된다.
데이터 드라이빙 회로(300)는 구동력 조정 신호(ODTEN)에 따라 구동력이 가변되도록 구성된다.
채널/메모리 모듈 정보 설정부(400)는 어드레스 신호(A<0:K>)에 응답하여 제어 신호(DPC<0:2>)를 설정하도록 구성된다.
채널/메모리 모듈 정보 설정부(400)는 모드 레지스터 셋(MRS: Mode Register Set)으로 구성할 수 있다.
이때 모드 레지스터 셋은 반도체 메모리(101)의 동작 모드들을 설정하기 위한 구성으로서, 어드레스 신호에 따라 각종 동작 모드를 설정할 수 있다.
DDR3를 기준으로, 모드 레지스터 셋으로 입력되는 어드레스 신호(A<0:K>) 중에서 일부 신호 비트들 예를 들어, A0와 A1만이 동작 모드를 설정하기 위해 할당되어 있고, 나머지 신호 비트들은 여분의 신호 비트들이다.
따라서 본 발명의 실시예는 모드 레지스터 셋을 위해 사용되는 어드레스 신호(A<0:K>) 중에서 여분의 신호 비트들에 채널/메모리 모듈 정보를 포함시켜 전송하도록 한 것이다.
한편, 채널/메모리 모듈 정보 설정부(400)는 모드 레지스터 셋이 아닌 다른 형태 예를 들어, 퓨즈 셋(Fuse Set)으로 구성하는 것도 가능하다. 이 경우, 채널/메모리 모듈 정보를 메모리 컨트롤러(500)로부터 제공 받지 않고, 독립적으로 설정하는 것도 가능하다.
도 6에 도시된 바와 같이, 데이터 드라이빙 회로(300)는 프리 드라이버 블록(301) 및 메인 드라이버 블록(302)을 포함한다.
프리 드라이버 블록(301)은 복수의 풀 업 프리 드라이버(PREDRV_UP) 및 복수의 풀 다운 프리 드라이버(PREDRV_DN)를 포함한다.
복수의 풀 업 프리 드라이버(PREDRV_UP)는 데이터(DATAR), 구동력 조정 신호(ODTEN) 및 제어 신호(DPC<0:2>)를 입력 받는다.
복수의 풀 업 프리 드라이버(PREDRV_UP)는 구동력 조정 신호(ODTEN)에 따라 선택적으로 활성화되고, 활성화된 풀 업 프리 드라이버(PREDRV_UP)들이 데이터(DATAR)를 드라이빙하여 풀 업 신호(UP<0:N-1>)를 생성한다.
복수의 풀 다운 프리 드라이버(PREDRV_DN)는 데이터(DATAF), 구동력 조정 신호(ODTEN) 및 제어 신호(DPC<0:2>)를 입력 받는다.
복수의 풀 다운 프리 드라이버(PREDRV_DN)는 구동력 조정 신호(ODTEN)에 따라 선택적으로 활성화되고, 활성화된 풀 다운 프리 드라이버(PREDRV_DN)들이 데이터(DATAF)를 드라이빙하여 풀 다운 신호(DN<0:N-1>)를 생성한다.
메인 드라이버 블록(302)은 복수의 메인 드라이버(MDRV)를 포함한다. 복수의 메인 드라이버(MDRV)는 풀 업 신호(UP<0:N-1>) 및 풀 다운 신호(DN<0:N-1>)에 응답하여 데이터 출력단(DQ)을 구동한다.
상술한 본 발명의 실시예는 두 가지 방식에 따라 데이터 드라이빙 회로(300)의 슬루 레이트를 변경할 수 있다.
그 첫 번째 슬루 레이트 변경 방식은 도 7a와 같이, 제어 신호(DPC<0:2>)를 이용하여 프리 드라이버 블록(301)의 슬루 레이트를 가변시킴으로써 메인 드라이버 블록(302)의 최종 출력즉, 데이터 출력단(DQ)의 슬루 레이트가 가변되도록 하는 방식이다.
즉, 1DPC①, 2DPC②, 3DPC③ 순으로 프리 드라이버 블록(301)의 모든 프리 드라이버들의 슬루 레이트를 증가시키는 방식이다.
도 7a의 방식에 맞도록 구성한 데이터 드라이빙 회로(300)의 실시예가 도 7b에 도시되어 있다. 이때 도 7b는 모든 풀 업 프리 드라이버(PREDRV_UP)와 풀 다운 프리 드라이버(PREDRV_DN) 및 메인 드라이버(MDRV) 중에서 하나씩 만을 도시한 것이다.
도 7b에 도시된 바와 같이, 데이터 드라이빙 회로(300)는 풀 업 프리 드라이버(310), 풀 다운 프리 드라이버(320), 메인 드라이버(330) 및 제어 신호(DPC<0:2>)를 반전 시킨 신호(DPCb<0:1>)를 생성하기 위한 복수의 인버터(IV1 ~ IV3)를 포함한다.
풀 업 프리 드라이버(310)는 낸드 게이트(ND1), 인버터(IV4) 및 트랜지스터(M1 ~ M14)들로 이루어진 복수의 드라이버 레그(Leg)(M1, M2)(M3 ~ M6)(M7 ~ M10)(M11 ~ M14)를 포함한다.
풀 다운 프리 드라이버(320)는 낸드 게이트(ND2), 인버터(IV5) 및 트랜지스터(M15 ~ M28)들로 이루어진 복수의 드라이버 레그(Leg)(M15, M16)(M17 ~ M20)(M21 ~ M24)(M25 ~ M28)를 포함한다.
메인 드라이버(330)는 복수의 트랜지스터(M29, M30) 및 복수의 저항(R1, R2)를 포함한다.
이때 제어 신호(DPC<0:2>)는 아래의 표 1과 같이 구성할 수 있다.
1 DPC Default 2 DPC 3 DPC
DPC<0> 1 0 0 0
DPC<1> 0 0 1 1
DPC<2> 0 0 0 1
표 1을 참조하여, 도 7b의 데이터 드라이빙 회로(300)의 동작을 설명하면 다음과 같다.
채널/메모리 모듈 정보가 없는 경우, 즉, 디폴트(Default) 상태의 경우, 제어 신호(DPC<0:2>)는 000의 값을 가지므로 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 드라이버 레그들 중에서 각각 2개의 드라이버 레그(M1, M2)(M3 ~ M6)/(M15, M16)(M17 ~ M20)가 활성화된다. 이때 디폴트(Default) 상태는 프리 드라이버 블록(301)의 슬루 레이트가 1DPC와 2DPC의 중간에 해당하는 값을 갖도록 함으로써 데이터 드라이빙 회로(300)가 1DPC와 2DPC의 중간에 해당하는 슬루 레이트를 갖도록 설정된 것이다.
채널/메모리 모듈 정보가 1DPC를 정의하는 경우, 디폴트(Default) 상태에 비해 슬루 레이트를 감소시켜야 한다. 이때 제어 신호(DPC<0:2>)는 100의 값을 가지므로 디폴트(Default) 동작에 비해 활성화되는 드라이버 레그의 수가 감소된다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 드라이버 레그들 중에서 각각 1개의 드라이버 레그(M1, M2)/(M15, M16)가 활성화된다.
채널/메모리 모듈 정보가 2DPC를 정의하는 경우, 디폴트(Default) 상태에 비해 슬루 레이트를 증가시켜야 한다. 이때 제어 신호(DPC<0:2>)는 010의 값을 가지므로 디폴트(Default) 동작에 비해 활성화되는 드라이버 레그의 수가 증가한다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 드라이버 레그들 중에서 각각 3개의 드라이버 레그(M1, M2)(M3 ~ M6)(M7 ~ M10)/(M15, M16)(M17 ~ M20)(M21 ~ M24)가 활성화된다.
채널/메모리 모듈 정보가 3DPC를 정의하는 경우, 2DPC에 비해 슬루 레이트를 증가시켜야 한다. 이때 제어 신호(DPC<0:2>)는 011의 값을 가지므로 2DPC에 비해 활성화되는 드라이버 레그의 수가 증가한다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 드라이버 레그(M1, M2)(M3 ~ M6)(M7 ~ M10)(M11 ~ M14)/(M15, M16)(M17 ~ M20)(M21 ~ M24)(M25 ~ M28)가 활성화된다.
풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)가 구동력 조정 신호(ODTEN)가 활성화된 경우, 상술한 바와 같이 변경된 슬루 레이트에 따라 데이터(DATAR, DATAF)를 드라이빙하고, 그에 따라 메인 드라이버(330)가 데이터 출력단(DQ)을 구동한다.
그 두 번째 슬루 레이트 변경 방식은 도 8a와 같이, 제어 신호(DPC<0:2>)를 이용하여 프리 드라이버 블록(301)의 활성화 타이밍 지연시간을 가변시킴으로써 메인 드라이버 블록(302)의 최종 출력즉, 데이터 출력단(DQ)의 슬루 레이트가 가변되도록 하는 방식이다.
도 8a의 방식에 맞도록 구성한 데이터 드라이빙 회로(300)의 실시예가 도 8b에 도시되어 있다. 이때 도 8b는 모든 풀 업 프리 드라이버(PREDRV_UP)와 풀 다운 프리 드라이버(PREDRV_DN) 및 메인 드라이버(MDRV) 중에서 하나씩 만을 도시한 것이다.
도 8b에 도시된 바와 같이, 데이터 드라이빙 회로(300)는 풀 업 프리 드라이버(310), 풀 다운 프리 드라이버(320), 메인 드라이버(330) 및 제어 신호(DPC<0:2>)를 반전 시킨 신호(DPCb<0:1>)를 생성하기 위한 복수의 인버터(IV41 ~ IV43)를 포함한다.
풀 업 프리 드라이버(310)는 낸드 게이트(ND41), 인버터(IV44), 복수의 커패시터(C1 ~ C6)로 이루어진 복수의 지연 레그(C1, C2)(C3, C4)(C5, C6) 및 드라이버(311)를 포함한다.
풀 다운 프리 드라이버(320)는 낸드 게이트(ND42), 인버터(IV45), 복수의 커패시터(C7 ~ C12)로 이루어진 복수의 지연 레그(C7, C8)(C9, C10)(C11, C12) 및 드라이버(321)를 포함한다.
메인 드라이버(330)는 복수의 트랜지스터(M41, M42) 및 복수의 저항(R41, R42)를 포함한다.
표 1을 참조하여, 도 8b의 데이터 드라이빙 회로(300)의 동작을 설명하면 다음과 같다.
채널/메모리 모듈 정보가 없는 경우, 즉, 디폴트(Default) 상태의 경우, 제어 신호(DPC<0:2>)는 000의 값을 가지므로 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 지연 레그들 중에서 각각 2개의 지연 레그(C3, C4)(C5, C6)/(C9, C10)(C11, C12)가 활성화된다. 이때 디폴트(Default) 상태는 프리 드라이버 블록(301)의 활성화 타이밍 지연시간이 1DPC와 2DPC의 중간에 해당하는 값을 갖도록 함으로써 데이터 드라이빙 회로(300)가 1DPC와 2DPC의 중간에 해당하는 슬루 레이트를 갖도록 설정된 것이다.
채널/메모리 모듈 정보가 1DPC를 정의하는 경우, 디폴트(Default) 상태에 비해 슬루 레이트를 감소시켜야 하며, 이를 위해서는 프리 드라이버 블록(301)의 활성화 타이밍 지연시간을 디폴트(Default) 상태에 비해 증가시켜야 한다. 이때 제어 신호(DPC<0:2>)는 100의 값을 가지므로 디폴트(Default) 동작에 비해 활성화되는 지연 레그의 수가 증가한다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 지연 레그(C1, C2)(C3, C4)(C5, C6)/(C7, C8)(C9, C10)(C11, C12)가 활성화된다.
채널/메모리 모듈 정보가 2DPC를 정의하는 경우, 디폴트(Default) 상태에 비해 슬루 레이트를 증가시켜야 하며, 이를 위해서는 프리 드라이버 블록(301)의 활성화 타이밍 지연시간을 디폴트(Default) 상태에 비해 감소시켜야 한다. 이때 제어 신호(DPC<0:2>)는 010의 값을 가지므로 디폴트(Default) 동작에 비해 활성화되는 지연 레그의 수가 감소한다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 지연 레그들 중에서 각각 1개의 지연 레그(C5, C6)/(C11, C12)가 활성화된다.
채널/메모리 모듈 정보가 3DPC를 정의하는 경우, 2DPC에 비해 슬루 레이트를 증가시켜야 하며, 이를 위해서는 프리 드라이버 블록(301)의 활성화 타이밍 지연시간을 2DPC에 비해 감소시켜야 한다. 이때 제어 신호(DPC<0:2>)는 011의 값을 가지므로 어떠한 지연 레그도 활성화되지 않는다. 즉, 풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)의 모든 지연 레그(C1, C2)(C3, C4)(C5, C6)/(C7, C8)(C9, C10)(C11, C12)가 비활성화된다.
풀 업 프리 드라이버(310) 및 풀 다운 프리 드라이버(320)가 구동력 조정 신호(ODTEN)가 활성화된 경우, 상술한 바와 같이 변경된 슬루 레이트에 따라 데이터(DATAR, DATAF)를 드라이빙하고, 그에 따라 메인 드라이버(330)가 데이터 출력단(DQ)을 구동한다.
상술한 바와 같이, 본 발명의 실시예는 채널별 메모리 모듈의 수에 따라 슬루 레이트가 최적의 값으로 변경되도록 하므로 출력 신호의 특성 저하를 방지할 수 있다.
즉, 도 9의 A ~ C에 도시된 데이터 아이(Data eye)를 보면, 채널별 DIMM의 수가 증가함에 상관없이 출력 신호의 특성이 일정하게 유지되는 것을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 제어 신호에 응답하여 슬루 레이트를 가변시키고, 가변된 슬루 레이트로 데이터를 드라이빙하도록 구성된 데이터 드라이빙 회로;
    상기 데이터를 상기 데이터 드라이빙 회로에 제공하도록 구성된 코어/주변 회로 블록; 및
    채널 별로 메모리 모듈이 몇 개 연결되어 있는 지를 정의하는 정보에 따라 상기 제어 신호를 설정하도록 구성된 채널/메모리 모듈 정보 설정부를 포함하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 채널/메모리 모듈 정보 설정부는
    상기 채널/메모리 모듈 정보를 반도체 메모리 외부에서 제공 받도록 구성되는 반도체 회로.
  3. 제 1 항에 있어서,
    상기 채널/메모리 모듈 정보 설정부는
    상기 채널/메모리 모듈 정보를 어드레스 입력부를 통해 제공 받는 반도체 회로.
  4. 제 1 항에 있어서,
    상기 데이터 드라이빙 회로는
    상기 제어 신호 및 상기 데이터를 입력 받는 프리 드라이버 블록, 및
    상기 프리 드라이버 블록의 출력에 따라 데이터 출력단을 구동하도록 구성된 메인 드라이버 블록을 포함하는 반도체 회로.
  5. 제 4 항에 있어서,
    상기 데이터 드라이빙 회로는
    상기 제어 신호에 응답하여 상기 프리 드라이버 블록의 슬루 레이트를 가변시키도록 구성되는 반도체 회로.
  6. 제 4 항에 있어서,
    상기 프리 드라이버 블록은
    복수의 드라이버 레그를 포함하며, 상기 제어 신호에 응답하여 상기 복수의 드라이버 레그 중에서 활성화되는 드라이버 레그의 수가 가변 되도록 구성되는 반도체 회로.
  7. 제 4 항에 있어서,
    상기 데이터 드라이빙 회로는
    상기 제어 신호에 응답하여 상기 프리 드라이버 블록의 활성화 타이밍 지연시간을 가변시키도록 구성되는 반도체 회로.
  8. 제 4 항에 있어서,
    상기 프리 드라이버 블록은
    드라이버, 및
    상기 드라이버의 데이터 입력 경로와 연결된 복수의 지연 레그를 포함하며,
    상기 제어 신호에 응답하여 상기 복수의 지연 레그 중에서 활성화되는 지연 레그의 수가 가변 되도록 구성되는 반도체 회로.
  9. 제 1 항에 있어서,
    상기 코어/주변 회로 블록은
    구동력 조정 신호를 상기 데이터 드라이빙 회로에 제공하도록 구성되는 반도체 회로.
  10. 제 9 항에 있어서,
    상기 데이터 드라이빙 회로는
    상기 구동력 조정 신호에 따라 상기 데이터 드라이빙 회로 전체의 데이터 구동력이 가변 되도록 구성되는 반도체 회로.
  11. 정보에 응답하여 데이터 드라이빙을 위한 슬루 레이트를 변경하고, 변경된 슬루 레이트로 데이터를 드라이빙하도록 구성된 반도체 메모리를 하나 또는 그 이상 포함하는 메모리 모듈; 및
    채널 별로 상기 메모리 모듈이 몇 개 연결되어 있는 지를 정의하는 상기 정보를 상기 메모리 모듈에 제공하도록 구성된 메모리 컨트롤러를 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 메모리 컨트롤러는
    상기 정보를 어드레스 채널을 통해 상기 반도체 메모리에 제공하도록 구성되는 반도체 시스템.
  13. 제 11 항에 있어서,
    상기 반도체 메모리는
    제어 신호에 응답하여 슬루 레이트를 가변시키고, 가변된 슬루 레이트로 데이터를 드라이빙하도록 구성된 데이터 드라이빙 회로,
    상기 데이터를 상기 데이터 드라이빙 회로에 제공하도록 구성된 코어/주변 회로 블록, 및
    상기 정보에 응답하여 상기 제어 신호를 설정하도록 구성된 모드 레지스터 셋을 포함하는 반도체 시스템.
  14. 제 13 항에 있어서,
    상기 데이터 드라이빙 회로는
    프리 드라이버 블록 및 상기 프리 드라이버 블록의 출력에 따라 데이터 출력단을 구동하도록 구성된 메인 드라이버 블록을 포함하며,
    상기 제어 신호에 응답하여 상기 프리 드라이버 블록의 슬루 레이트를 가변시키도록 구성되는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 프리 드라이버 블록은
    복수의 드라이버 레그를 포함하며, 상기 제어 신호에 응답하여 상기 복수의 드라이버 레그 중에서 활성화되는 드라이버 레그의 수가 가변 되도록 구성되는 반도체 시스템.
  16. 제 13 항에 있어서,
    상기 데이터 드라이빙 회로는
    프리 드라이버 블록 및 상기 프리 드라이버 블록의 출력에 따라 데이터 출력단을 구동하도록 구성된 메인 드라이버 블록을 포함하며,
    상기 제어 신호에 응답하여 상기 프리 드라이버 블록의 활성화 타이밍 지연시간을 가변시키도록 구성되는 반도체 시스템.
  17. 제 16 항에 있어서,
    상기 프리 드라이버 블록은
    드라이버, 및
    상기 드라이버의 데이터 입력 경로와 연결된 복수의 지연 레그를 포함하며,
    상기 제어 신호에 응답하여 상기 복수의 지연 레그 중에서 활성화되는 지연 레그의 수가 가변 되도록 구성되는 반도체 시스템.
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