JP4962301B2 - 半導体集積回路およびシステム - Google Patents

Description

本発明は、半導体集積回路および半導体集積回路が搭載されるシステムに関する。

近時、半導体集積回路を構成するトランジスタ等の素子構造が微細化してきており、半導体集積回路に供給される電源電圧も低くなる傾向にある。しかし、半導体集積回路が搭載されるシステムによっては、信号を受ける入力バッファや信号を出力する出力バッファ等は、高い電源電圧で動作する必要がある。これにより、ホットキャリアやゲート耐圧などの信頼性の問題が発生しやすくなってきている。

なお、外部信号を受けるバッファ回路と、このバッファ回路と同じ回路構成を有するレプリカバッファ回路との遅延量の差を検出する回路が提案されている（例えば、特許文献１参照）。
特開２００４−１８７２１９号公報

例えば、ホットキャリアによりトランジスタの閾値電圧が上がると、トランジスタのドレイン電流は減少し、トランジスタの駆動能力は低下する。これにより、半導体集積回路は誤動作する（不良の発生）。この種の不良（信頼性不良）は、電気的特性が半導体集積回路の使用とともに徐々に劣化していくことで発生する。このため、不良は、半導体集積回路の出荷後、半導体集積回路がシステム内で動作中に発生しやすい。

本発明の目的は、バッファ回路の電気的特性の劣化をバッファ回路の動作を止めることなく検出し、劣化した電気的特性を回復することである。これにより、半導体集積回路の信頼性の不良をなくし、半導体集積回路が搭載されるシステムの寿命を延ばすことである。

メインバッファ回路は、リアル入力信号を受けて出力端子にリアル出力信号を出力する。レプリカバッファ回路は、メインバッファ回路と同じ回路を含み、レプリカ入力信号を受けてレプリカ出力信号を出力し、所定の頻度でチェック信号を受けてレプリカ出力信号を出力する。基準バッファ回路は、チェック信号を受けて基準出力信号を出力する。判定回路は、レプリカ出力信号および基準出力信号を受け、レプリカ出力信号が基準出力信号より遅いことを検出したことに応答して検出信号を活性化する。サブバッファ回路は、検出信号の活性化中に動作し、リアル入力信号を受けて出力端子にサブリアル出力信号を出力する。

メインバッファ回路ととともに劣化していくレプリカバッファ回路の特性を、所定の頻度でチェックすることで、メインバッファ回路の動作を停止することなく、メインバッファ回路の劣化を判定でき、メインバッファ回路の特性の劣化をサブバッファ回路により補うことができる。これにより、劣化したメインバッファ回路の電気的特性を、メインバッファ回路の動作を停止することなく回復できる。この結果、半導体集積回路の信頼性の不良をなくし、半導体集積回路が搭載されるシステムの寿命を延ばすことができる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号および末尾に”Ｘ”の付く信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。

図１は、一実施形態を示している。半導体集積回路ＳＥＭは、メインバッファ回路ＭＢＵＦ、サブバッファ回路ＳＢＵＦ、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦおよび判定回路ＪＵＤＧを有している。例えば、半導体集積回路ＳＥＭは、半導体メモリＭＥＭとして、図８に示すシステムＳＹＳに搭載される。例えば、メインバッファ回路ＭＢＵＦは、入力バッファまたは出力バッファである。メインバッファ回路ＭＢＵＦは、入力信号ＳＩＮを受けて、出力信号ＳＯＵＴを出力する。入力信号ＳＩＮは、図示しない内部回路に供給されるリアル入力信号、または、内部回路から出力されるリアル入力信号である。出力信号ＳＯＵＴは、内部回路から出力されるリアル出力信号、または、内部回路に供給されるリアル出力信号である。サブバッファ回路ＳＢＵＦは、イネーブル信号ＥＮＺの活性化中に動作し、入力信号ＳＩＮを受けて、メインバッファ回路ＭＢＵＦの出力端子ＳＯＵＴにサブリアル出力信号を出力する。

レプリカバッファ回路ＲＥＰＢＵＦは、例えば、メインバッファ回路ＭＢＵＦと同じ回路を有する。レプリカバッファ回路ＲＥＰＢＵＦは、メインバッファ回路ＭＢＵＦに供給される入力信号ＳＩＮ（レプリカ入力信号）を受けてレプリカ出力信号ＲＥＰを出力する。レプリカバッファ回路ＲＥＰＢＵＦの電気的特性は、メインバッファ回路ＭＢＵＦと共通の入力信号ＳＩＮを受けることで、メインバッファ回路ＭＢＵＦの電気的特性と同じ程度に劣化する。また、レプリカバッファ回路ＲＥＰＢＵＦは、所定の頻度で供給されるチェック信号ＣＨＫを受けてレプリカ出力信号ＲＥＰを出力する。基準バッファ回路ＲＥＰＢＵＦは、チェック信号ＣＨＫを受けて基準出力信号ＲＥＦを出力する。例えば、チェック信号ＣＨＫは、入力信号ＳＩＮが供給されない期間に、レプリカバッファ回路ＲＥＰＢＵＦおよび基準バッファ回路ＲＥＦＢＵＦに供給される。判定回路ＪＵＤＧは、レプリカ出力信号ＲＥＰおよび基準出力信号ＲＥＦを受け、レプリカ出力信号ＲＥＰが基準出力信号ＲＥＦより遅いことを検出したときに、イネーブル信号ＥＮＺを活性化し、電源電圧が供給されている間、活性化状態を保持する。具体的には、例えば、判定回路ＪＵＤＧは、レプリカ出力信号ＲＥＰおよび基準出力信号ＲＥＦの遷移エッジの位相を比較し、レプリカ出力信号ＲＥＰの遅れを検出する。イネーブル信号ＥＮＺは、レプリカ出力信号ＲＥＰの遅れを検出する検出信号である。

レプリカ出力信号ＲＥＰの相対的な遅れは、レプリカバッファ回路ＲＥＰＢＵＦが劣化したことを示し、同時にメインバッファ回路ＭＢＵＦが劣化したことを示す。共通の入力信号ＳＩＮを受け、メインバッファ回路ＭＢＵＦととともに劣化していくレプリカバッファ回路ＲＥＰＢＵＦの特性を、所定の頻度でチェックすることで、メインバッファ回路ＭＢＵＦの動作を停止することなく、メインバッファ回路ＭＢＵＦの劣化を判定できる。劣化が判定されたとき、メインバッファ回路ＭＢＵＦの特性の劣化をサブバッファ回路ＳＢＵＦにより補うことができる。この結果、劣化したメインバッファ回路ＭＢＵＦの電気的特性を、メインバッファ回路ＭＢＵＦの動作を停止することなく回復できる。これにより、半導体集積回路ＳＥＭの信頼性の不良をなくし、半導体集積回路ＳＥＭが搭載されるシステムＳＹＳの寿命を延ばすことができる。

図２は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体集積回路ＳＥＭは、図１に周期回路ＣＹＣＬを加えて構成される。周期回路ＣＹＣＬは、外部入力に応答してレプリカ入力信号ＲＥＰＩＮを生成し、あるいは自動的にレプリカ入力信号ＲＥＰＩＮを生成する。レプリカ入力信号ＲＥＰＩＮの生成頻度は、入力信号ＳＩＮの供給頻度より高く設定される。レプリカバッファ回路ＲＥＰＢＵＦは、入力信号ＳＩＮではなく、レプリカ入力信号ＲＥＰＩＮを受ける。その他の構成は、図１と同じである。例えば、半導体集積回路ＳＥＭは、半導体メモリＭＥＭとして、図８に示すシステムＳＹＳに搭載される。

この実施形態では、入力信号ＳＩＮより発生頻度の高いレプリカ入力信号ＲＥＰＩＮをレプリカバッファ回路ＲＥＰＢＵＦに供給することで、メインバッファ回路ＭＢＵＦが劣化したときに、イネーブル信号ＥＮＺを確実に生成でき、劣化により不足する駆動能力をサブバッファ回路ＳＢＵＦで補うことができる。これにより、図１と同様に、半導体集積回路ＳＥＭの信頼性の不良をなくし、半導体集積回路ＳＥＭが搭載されるシステムＳＹＳの寿命を延ばすことができる。

さらに、レプリカバッファ回路ＲＥＰＢＵＦへのレプリカ入力信号ＲＥＰＩＮの供給頻度をワースト条件で設定できる。したがって、半導体集積回路ＳＥＭが複数のメインバッファ回路ＭＢＵＦを有するときに、複数のメインバッファ回路ＭＢＵＦのいずれかの劣化に応じて、共通のイネーブル信号ＥＮＺを活性化できる。すなわち、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＰＢＵＦおよび判定回路ＪＵＤＧを、複数組のメインバッファ回路ＭＢＵＦ／サブバッファ回路ＳＢＵＦのペアに共通に設けることができる。この結果、本実施形態が適用される半導体集積回路ＳＥＭのチップサイズの増加を最小限にできる。

図３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭとして構成される。

半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２、アービタ１４を有するコア制御回路１６、リフレッシュタイマ１８、リフレッシュ要求生成回路２０、リフレッシュアドレスカウンタ２２、アドレスバッファ回路２４、データ入出力バッファ回路２６、アドレス選択回路２８、メモリコア３０およびパワーオン回路３２を有している。

特に図示していないが、メモリＭＥＭは、不良のメモリセル等を救済するための冗長回路と、冗長回路を使用可能にするための冗長ヒューズ回路、冗長制御回路を有している。例えば、冗長回路は、冗長メモリセル、冗長メモリセルに接続された冗長サブワード線、冗長メインワード線、冗長サブワード線および冗長メインワード線に接続された冗長サブワードデコーダ、冗長サブワードデコーダに接続された冗長サブワードドライバ、および冗長メインワード線に接続された冗長メインワードデコーダ等を有している。冗長ヒューズ回路は、不良アドレスを記憶する。冗長制御回路は、アドレス信号が不良アドレスと一致することを検出し、通常のメモリセルのアクセスを禁止し冗長メモリセルのアクセスを許可する。なお、メモリＭＥＭは、後述する図８に示すように、ＣＰＵとともにシステムを構成する。

コマンドコーダ１０は、コマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥ）の論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲまたはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するための外部アクセス要求である。

モードレジスタ１２は、モードレジスタ設定コマンドＭＲＳに同期してロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱの少なくともいずれか受けることにより設定される複数のレジスタを有している。メモリＭＥＭは、レジスタに設定された値に応じた動作モードで動作する。なお、メモリＭＥＭの動作モードが１つのみのとき、モードレジスタ１２は不要である。

コア制御回路１６は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベルに設定し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベルに設定する。アービタ１４は、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＲＥＱとの優先順を決める。例えば、コア制御回路１６は、読み出しコマンドＲＤとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は一時保留される。コア制御回路１６は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはリフレッシュ要求ＲＲＥＱに応答して、メモリコア３０のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのタイミング信号、ワード線ＷＬを活性化するためのタイミング信号、センスアンプＳＡを活性化するためのタイミング信号等を含む。

リフレッシュタイマ１８は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求生成回路２０は、発振信号ＯＳＣの周波数を分周し、リフレッシュ要求信号ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュタイマ１８およびリフレッシュ要求生成回路２０は、メモリセルＭＣをリフレッシュするためにリフレッシュ要求信号ＲＲＥＱを周期的に生成するリフレッシュ要求回路として動作する。リフレッシュアドレスカウンタ２２は、リフレッシュ要求信号ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、ワード線ＷＬを選択するためのロウアドレス信号である。

アドレスバッファ回路２４は、アクセスするメモリセルＭＣを選択するためにアドレス端子ＡＤ（例えば、ＡＤ０−２０）に供給されるロウアドレス信号ＲＡＤ（例えば、ＲＡＤ０−１１）とコラムアドレス信号ＣＡＤ（例えば、ＣＡＤ０−８）を同時に受け、受けたアドレスを出力する。すなわち、このメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するため供給され、コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するために供給される。また、アドレスバッファ回路２４は、アドレス信号ＡＤを受ける入力バッファ（図４のメインバッファ回路ＭＢＵＦ）の駆動能力が劣化したときに、その駆動能力を自動的に上げる機能を有している。アドレスバッファ回路２４の詳細は、図４から図７に示す。

データ入出力バッファ回路２６は、書き込みデータ信号をデータ端子ＤＱ（例えば、１６ビット）を介して受信し、受信したデータ信号をデータバスＤＢに出力する図示しないデータ入力バッファ回路を有している。また、データ入出力バッファ回路２６は、メモリセルＭＣから読み出される読み出しデータをデータバスＤＢを介して受信し、受信したデ信号をデータ端子ＤＱに出力する図示しないデータ出力バッファ回路を有している。

アドレス選択回路２８は、リフレッシュ動作を実行するときに（ＲＥＦＺ＝高レベル）、リフレッシュアドレス信号ＲＲＡＤを選択し、リフレッシュ動作を実行しないときに（ＲＥＦＺ＝低レベル）、ロウアドレス信号ＲＡＤを選択し、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３０に出力する。

メモリコア３０は、ロウブロックＲＢＬＫ（ＲＢＬＫ０−１；メモリブロック）と、ロウブロックＲＢＬＫ０−１に対応するロウデコーダＲＤＥＣ（ＲＤＥＣ０−１）と、ロウブロックＲＢＬＫ０−１の間に配置されたセンスアンプ領域ＳＡＡと、コラムデコーダＣＤＥＣと、リードアンプＲＡと、ライトアンプＷＡとを有している。なお、ロウブロックＲＢＬＫの数は、４個、８個あるいは１０個等でもよい。センスアンプ領域ＳＡＡは、ロウブロックＲＢＬＫ０−１にそれぞれ対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、ロウブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。

コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。メモリコア３０は、一般的なＤＲＡＭあるいは擬似ＳＲＡＭと同じであるため、回路の詳細な説明は省略する。

パワーオン回路３２は、メモリＭＥＭの外部から供給される電源電圧ＶＤＤが所定の電圧（例えば、第１電圧；１Ｖ）を超えたときに、スタータ信号ＳＴＴＺ、ＳＴＴＤＺを順次に活性化する。スタータ信号ＳＴＴＺは、メモリＭＥＭのパワーオン時に、リセットが必要なラッチ回路等をリセットするために、これ等回路に供給される。スタータ信号ＳＴＴＤＺは、アドレスバッファ回路２４に供給される。パワーオン回路３２の動作は、図１３に示す。

図４は、図３に示したアドレスバッファ回路２４の例を示している。アドレスバッファ回路２４は、アドレス端子ＡＤに共通のチェック信号生成回路ＣＨＫＧＥＮと、各アドレス端子ＡＤに対応するスイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦを有している。チェック信号生成回路ＣＨＫＧＥＮの詳細は、図５に示す。スイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦの詳細は、図６に示す。

チェック信号生成回路ＣＨＫＧＥＮは、リフレッシュアドレス信号ＲＲＡＤの値（カウンタ値）が一巡したときに、チェック信号ＣＨＫＷ、ＣＨＫおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ、ＣＨＫＥＮ２Ｚを生成する。リフレッシュアドレス信号ＲＲＡＤは、所定の頻度で一巡する。すなわち、チェック信号生成回路ＣＨＫＧＥＮは、チェック信号ＣＨＫを所定の頻度で生成する。これにより、後述するように、メインバッファ回路ＭＢＵＦの電気的特性の劣化を、所定の頻度でチェックできる。特に、この実施形態では、メモリＭＥＭの内部動作（リフレッシュ動作）に必要なリフレッシュアドレスカウンタ２２を利用して、チェック信号ＣＨＫおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ、ＣＨＫＥＮ２Ｚを生成できるため、チェックのタイミングを生成する新たなカウンタは不要である。これにより、メモリＭＥＭのチップサイズの増加を最小限にできる。

さらに、チェック信号生成回路ＣＨＫＧＥＮは、パワーオン時に生成されるスタータ信号ＳＴＴＤＺの活性化時にチェック信号ＣＨＫＷ、ＣＨＫおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ、ＣＨＫＥＮ２Ｚを生成する。これにより、パワーオン毎に、アドレスバッファ回路２４が動作する前に、メインバッファ回路ＭＢＵＦの電気的特性の劣化をチェックできる。

以下では、アドレス信号ＡＤ０に対応するスイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦを説明する。スイッチ回路ＳＷ１は、チェック信号ＣＨＫＷが低レベルときに（通常状態中）、アドレス信号ＡＤ（リアル入力信号）をレプリカバッファ回路ＲＥＰＢＵＦに伝達し、チェック信号ＣＨＫＷが高レベルのときに（チェック状態中）、チェック信号ＣＨＫをレプリカバッファ回路ＲＥＰＢＵＦに伝達する。スイッチ回路ＳＷ２は、チェック信号ＣＨＫＷが高レベルのときにチェック信号ＣＨＫを基準バッファ回路ＲＥＦＢＵＦに伝達する。

レプリカバッファ回路ＲＥＰＢＵＦは、例えば、メインバッファ回路ＭＢＵＦと同じ回路を有する。レプリカバッファ回路ＲＥＰＢＵＦは、通常状態中に、アドレス信号ＡＤ０（レプリカ入力信号）を受けてレプリカ出力信号ＲＥＰを出力し、チェック状態中に、チェック信号ＣＨＫを受けてレプリカ出力信号ＲＥＰを出力する。基準バッファ回路ＲＥＦＢＵＦは、チェック状態中に、チェック信号ＣＨＫを受けて基準出力信号ＲＥＦを出力する。

判定回路ＪＵＤＧは、レプリカ出力信号ＲＥＰおよび基準出力信号ＲＥＦを受け、レプリカ出力信号ＲＥＰが基準出力信号ＲＥＦより遅いことを検出したときに、イネーブル信号ＥＮＺ（検出信号）を活性化する。判定回路ＪＵＤＧによる判定は、チェックイネーブル信号ＣＨＫＥＮ１ＺまたはＣＨＫＥＮ２Ｚの活性化中に実施される。メインバッファ回路ＭＢＵＦは、アドレス信号ＡＤ０（リアル入力信号）を受けて、受けた信号をコラムアドレス信号ＣＡＤ０（リアル出力信号）として出力する。サブバッファ回路ＳＢＵＦは、イネーブル信号ＥＮＺの活性化時に動作し、アドレス信号ＡＤ０を受けて、受けた信号をコラムアドレス信号ＣＡＤ０（サブリアル出力信号）として出力する。すなわち、サブバッファ回路ＳＢＵＦの出力は、メインバッファ回路ＭＢＵＦの出力に接続されている。

図５は、図４に示したチェック信号生成回路ＣＨＫＧＥＮの例を示している。チェック信号生成回路ＣＨＫＧＥＮは、論理回路ＬＧ１、ナンドゲートＮＡＮＤ１、遅延回路ＤＬＹ３０、ＬＤＹ５０、ＤＬＹ３０をそれぞれ有するパルス生成回路ＰＧＥＮ１ー３、および遅延回路ＤＬＹ１０、ＤＬＹ４０を有している。チェック信号生成回路ＣＨＫＧＥＮの動作は、図１０から図１３に示す。

論理回路ＬＧ１は、リフレッシュアドレス信号ＲＲＡＤ０−１１とリフレッシュ信号ＲＥＦＺが全て高レベルのときに、チェック信号ＲＣＨＫＸを活性化する。ナンドゲートＮＡＮＤ１は、チェック信号ＲＣＨＫＸまたはスタータ信号ＳＴＴＤＺの活性化に同期してチェックパルス信号ＣＨＫＰＺを出力する。パルス生成回路ＰＧＥＮ１は、チェックパルス信号ＣＨＫＰＺに同期してチェックイネーブル信号ＣＨＫＥＮ１Ｚを生成する。パルス生成回路ＰＧＥＮ２は、チェックパルス信号ＣＨＫＰＺに同期してチェック信号ＣＨＫＷを生成する。パルス生成回路ＰＧＥＮ３は、チェック信号ＣＨＫＷに同期してチェック信号ＣＨＫを生成する。遅延回路ＤＬＹ３０、ＤＬＹ５０等の末尾の数字は、遅延時間の相対値を示している。

図６は、図４に示したアドレス信号ＡＤ０に対応するスイッチ回路ＳＷ１、ＳＷ２、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦおよび判定回路ＪＵＤＧの例を示している。他のアドレス信号ＡＤ１−２０に対応するスイッチ回路ＳＷ１、ＳＷ２、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦおよび判定回路ＪＵＤＧも、図６と同じ構成である。バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦに括弧で示した数値は、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦの駆動能力の相対値を示している。ここで、駆動能力は、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦが高レベルを出力するときの最大出力電流あるいは低レベルを出力するときの最大出力電流に対応する。

メインバッファ回路ＭＢＵＦは、ＣＭＯＳインバータを有している。ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、ゲートが接地線ＶＳＳに接続されたｐＭＯＳトランジスタを介して電源線ＶＤＤに接続されている。例えば、電源線ＶＤＤには、メモリＭＥＭの外部から供給される電源電圧ＶＤＤが供給される。ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、ゲートが電源線ＶＤＤに接続されたｎＭＯＳトランジスタを介して接地線ＶＳＳに接続されている。サブバッファ回路ＳＢＵＦは、高レベルのイネーブル信号ＥＮＺを受けているときに動作するクロックトＣＭＯＳインバータを有している。

スイッチ回路ＳＷ１は、チェック信号ＣＨＫＷの論理レベルに応じてオンまたはオフする一対のスイッチ（ＣＭＯＳ伝達ゲート）を有している。スイッチ回路ＳＷ１は、チェック信号ＣＨＫが供給されるときに、アドレス信号ＡＤ０のレプリカバッファ回路ＲＥＰＢＵＦへの供給を禁止する禁止回路として動作する。レプリカバッファ回路ＲＥＰＢＵＦをメインバッファ回路ＭＢＵＦとともに劣化させることで、レプリカバッファ回路ＲＥＰＢＵＦは、メインバッファ回路ＭＢＵＦの電気的特性の劣化をモニタする回路として動作する。

スイッチ回路ＳＷ２は、チェック信号ＣＨＫＷの論理レベルに応じてオンまたはオフするスイッチ（ＣＭＯＳ伝達ゲート）を有している。なお、この実施形態では、チェック信号ＣＨＫは、判定回路ＪＵＤＧの動作時のみに供給されるため、スイッチ回路ＳＷ２は形成されなくてもよい。

この例では、スイッチ回路ＳＷ２は、ＣＭＯＳ伝達ゲートによる負荷を等しく設定し、レプリカバッファ回路ＲＥＰＢＵＦおよび基準バッファ回路ＲＥＦＢＵＦに供給されるチェック信号ＣＨＫの供給タイミングを互いに等しくするために配置される。なお、スイッチ回路ＳＷ２のオフ中に、基準バッファ回路ＲＥＦＢＵＦの入力がフローティング状態になることを防止するための負荷回路（プルダウン回路など）を、基準バッファ回路ＲＥＦＢＵＦの入力に接続してもよい。このとき、負荷を合わせるために、同じ負荷回路をレプリカバッファ回路ＲＥＰＢＵＦの入力に接続することが望ましい。

レプリカバッファ回路ＲＥＰＢＵＦは、メインバッファ回路ＭＢＵＦと同じＣＭＯＳインバータを有している。基準バッファ回路ＲＥＦＢＵＦの回路構成は、メインバッファ回路ＭＢＵＦおよびレプリカバッファ回路ＲＥＰＢＵＦと同じである。但し、基準バッファ回路ＲＥＦＢＵＦは、メインバッファ回路ＭＢＵＦおよびレプリカバッファ回路ＲＥＰＢＵＦに比べて駆動能力が小さいＣＭＯＳインバータを有している。これにより、レプリカバッファ回路ＲＥＰＢＵＦが劣化していない初期状態において、チェック信号ＣＨＫに応答して生成される基準出力信号ＲＥＦを、レプリカ出力信号ＲＥＰより常に遅れて判定回路ＪＵＤＧに伝達できる。

レプリカバッファ回路ＲＥＰＢＵＦの劣化に伴い、レプリカ出力信号ＲＥＰの生成が遅れると、レプリカ出力信号ＲＥＰに対する基準出力信号ＲＥＦの遅れは徐々に少なくなる。レプリカバッファ回路ＲＥＰＢＵＦの劣化がさらに進むと、基準出力信号ＲＥＦは、レプリカ出力信号ＲＥＰより早く判定回路ＪＵＤＧに伝達される。

判定回路ＪＵＤＧは、判定部ＪＵＤＧ１、ＪＵＤＧ２およびオア回路ＯＲ１を有している。判定部ＪＵＤＧ１は、チェックイネーブル信号ＣＨＫＥＮ１Ｚの活性化期間に、レプリカ出力信号ＲＥＰの立ち上がりエッジが基準出力信号ＲＥＦの立ち上がりエッジより遅いことを検出したときに、イネーブル信号ＥＮ１Ｚを活性化する。判定部ＪＵＤＧ２は、チェックイネーブル信号ＣＨＫＥＮ２Ｚの活性化期間に、レプリカ出力信号ＲＥＰの立ち下がりエッジが基準出力信号ＲＥＦの立ち下がりエッジより遅いことを検出したときに、イネーブル信号ＥＺ２Ｚを活性化する。オア回路ＯＲ１は、イネーブル信号ＥＮ１Ｚ、ＥＮ２Ｚのいずれかの活性化に応答して、イネーブル信号ＥＮＺを活性化する。イネーブル信号ＥＮＺは、レプリカバッファ回路ＲＥＰＢＵＦおよびメインバッファ回路ＭＢＵＦが劣化したことを示す検出信号である。判定回路ＪＵＤＧは、レプリカ出力信号ＲＥＰの遷移エッジのタイミングと、基準出力信号ＲＥＦの遷移エッジのタイミングとを比較し、比較結果に応じて検出信号ＥＮ１Ｚ、ＥＮ２Ｚを出力するエッジ判定回路として動作する。

図７は、図６に示した判定回路ＪＵＤＧの例を示している。判定部ＪＵＤＧ１は、レプリカ出力信号ＲＥＰおよび基準出力信号ＲＥＦをそれぞれ受けるＣＲ時定数回路ＣＲＤＬＹ、フリップフロップＦＦ１、マスク部ＭＳＫ１およびラッチ部ＬＴ１を有している。ＣＲ時定数回路ＣＲＤＬＹは、レプリカ出力信号ＲＥＰの遷移エッジおよび基準出力信号ＲＥＦの遷移エッジを鈍らせる波形鈍化回路として動作する。ＣＲ時定数回路ＣＲＤＬＹにより、レプリカ出力信号ＲＥＰの遷移エッジおよび基準出力信号ＲＥＦの遷移エッジの差を実際の差よりも広げることができ、フリップフロップＦＦ１の検出感度を向上できる。

フリップフロップＦＦ１は、各時定数回路ＣＲＤＬＹから出力される信号の論理を反転したレプリカ出力信号ＲＥＰ１または基準出力信号ＲＥＦ１を受けて動作する。マスク部ＭＳＫ１は、チェックイネーブル信号ＣＨＫＥＮ１Ｚの高レベル期間に、フリップフロップＦＦ１の出力に応じた検出信号ＤＥＴ１Ｚを出力し、チェックイネーブル信号ＣＨＫＥＮ１Ｚの低レベル期間に、低レベルの検出信号ＤＥＴ１Ｚを出力する。ラッチ部ＬＴ１は、スタータ信号ＳＴＴＺの活性化時にリセットされ、イネーブル信号ＥＮ１Ｚを非活性化し、検出信号ＤＥＴ１Ｚの活性化に同期してセットされ、イネーブル信号ＥＮ１Ｚを活性化するラッチＬＴを有している。

判定部ＪＵＤＧ１は、チェックイネーブル信号ＣＨＫＥＮ１Ｚの活性化期間に、基準出力信号ＲＥＦ１の立ち上がりエッジ（ＲＥＦ信号の立ち下がりエッジ）を受けた後に、レプリカ出力信号ＲＥＰ１の立ち上がりエッジ（ＲＥＰ信号の立ち下がりエッジ）を受けたとき、検出信号ＤＥＴ１Ｚを活性化する。すなわち、判定部ＪＵＤＧ１は、レプリカ出力信号ＲＥＰの立ち下がりエッジのタイミングと、基準出力信号ＲＥＦの立ち下がりエッジのタイミングとを比較し、比較結果に応じて検出信号ＤＥＴ１Ｚ（ＥＮＺ）を出力する立ち下がりエッジ判定回路として動作する。立ち下がりエッジ判定回路により、後述するように、メインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタの劣化が検出できる。

判定部ＪＵＤＧ２は、各ＣＲ時定数回路ＣＲＤＬＹとフリップフロップＦＦ２の間に配置されるインバータの数が１つ多いことを除き、判定部ＪＵＤＧ１と同じ回路である。判定部ＪＵＤＧ２は、チェックイネーブル信号ＣＨＫＥＮ２Ｚの活性化期間に、基準出力信号ＲＥＦ２の立ち下がりエッジ（ＲＥＦ信号の立ち上がりエッジ）を受けた後に、レプリカ出力信号ＲＥＰ２の立ち下がりエッジ（ＲＥＰ信号の立ち上がりエッジ）を受けたとき、検出信号ＤＥＴ２Ｚを活性化する。すなわち、判定部ＪＵＤＧ２は、レプリカ出力信号ＲＥＰの立ち上がりエッジのタイミングと、基準出力信号ＲＥＦの立ち上がりエッジのタイミングとを比較し、比較結果に応じて検出信号ＤＥＴ２Ｚ（ＥＮＺ）を出力する立ち上がりエッジ判定回路として動作する。立ち上がりエッジ判定回路により、後述するように、メインバッファ回路ＭＢＵＦのｐＭＯＳトランジスタの劣化が検出できる。

図８は、図３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器である。なお、図１および図２に示した実施形態、および後述する実施形態においても、図８と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップ（ＳｏＣ）を有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージ（ＰｏＰ）の形態で構成されてもよい。

ＳｉＰは、図１に示した半導体メモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、メモリＭＥＭをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。

図９は、図３に示した半導体メモリＭＥＭをテストするためのテストシステムを示している。なお、図１および図２に示した実施形態、および後述する実施形態においても、図９と同じテストシステムが構成される。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、テスト工程において、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。

ＬＳＩテスタＴＥＳＴからはメモリＭＥＭのアクセスを制御する信号ＣＭＤ、ＡＤ、ＤＱ、電源電圧ＶＤＤ、接地電圧ＶＳＳがメモリＭＥＭに供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。

ＬＳＩテスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、メモリＭＥＭから読み出しデータ信号ＤＱを受ける。そして、メモリセルＭＣへのデータの書き込みテストと、メモリセルＭＣからデータの読み出しテストが実施され、メモリＭＥＭが良品と不良品とに選別される。なお、テストシステムは、パッケージにメモリチップＭＥＭが収納された状態で、メモリＭＥＭをテストしてもよい。

図１０は、図３に示したメモリＭＥＭのアクセス動作の例を示している。この例は、アドレスバッファ回路２４のメインバッファ回路ＭＢＵＦが劣化する前の動作を示している。アドレス端子ＡＤのＡ１−Ａ５は、コマンドとともに供給されるアドレス信号を示し、メモリコア３０（ＣＯＲＥ）のＲＤ、ＷＲまたはＲＥＦは、読み出し動作ＲＤが実行される期間、書き込み動作ＷＲが実行される期間またはリフレッシュ動作ＲＥＦが実行される期間を示し、データ端子ＤＱのＤ１−Ｄ５は、読み出しデータ信号または書き込みデータ信号を示す。

この例では、メモリＭＥＭは、２回の読み出しコマンドＲＤ、２回の書き込みコマンドＷＲおよび１回の読み出しコマンドＲＤを順次に受けて動作する。コマンドの供給間隔は、例えば、１００ｎｓである。また、２回目の読み出し動作中と、２回目の書き込み動作前にリフレッシュ要求ＲＲＥＱが発生する。実際のメモリＭＥＭでは、リフレッシュ要求ＲＲＥＱは、例えば、数マイクロ秒ごとに発生するが、図１０では、説明を分かりやすくするために、リフレッシュ要求ＲＲＥＱの発生頻度を高くしている。

最初の読み出しコマンドＲＤが供給されるとき、リフレッシュアドレスカウンタ２２は、リフレッシュアドレス信号ＲＲＡＤ０−１１（カウンタ値）を１６進数で”ＦＦＥ”に設定している（図１０（ａ））。リフレッシュアドレスカウンタ２２は、リフレッシュ要求ＲＲＥＱに同期してカウントアップされ、カウンタ値を”ＦＦＦ（最大値）”に設定する（図１０（ｂ））。コア制御回路１６のアービタ１４は、２回目の読み出しコマンドＲＤに伴う読み出し動作ＲＤの完了後にリフレッシュ動作ＲＥＦを開始する（図１０（ｃ））。リフレッシュ動作ＲＥＦの実行中に、リフレッシュ信号ＲＥＦＺが活性化される（図１０（ｄ））。

図５に示したチェック信号生成回路ＣＨＫＧＥＮは、カウンタ値が最大値”ＦＦＦ”を示すときに、リフレッシュ信号ＲＥＦＺに同期してチェック信号ＣＨＫＷ、ＣＨＫおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ−２Ｚを出力する（図１０（ｅ、ｆ、ｇ））。チェック信号ＣＨＫＷは、チェック信号ＣＨＫより広いパルス幅を有しており、チェック信号ＣＨＫの高レベル期間は、チェック信号ＣＨＫＷの高レベル期間に含まれる。

チェック信号ＣＨＫＷの高レベル期間に、図６に示したスイッチ回路ＳＷ１の一方のスイッチおよびスイッチ回路ＳＷ２がオンし、共通のチェック信号ＣＨＫがレプリカバッファ回路ＲＥＰＢＵＦおよび基準バッファ回路ＲＥＦＢＵＦに供給される。レプリカバッファ回路ＲＥＰＢＵＦは、チェック信号ＣＨＫの論理を反転してレプリカ出力信号ＲＥＰを出力する（図１０（ｈ））。基準バッファ回路ＲＥＦＢＵＦは、チェック信号ＣＨＫの論理を反転して基準出力信号ＲＥＦを出力する（図１０（ｉ））。レプリカ出力信号ＲＥＰおよび基準出力信号ＲＥＦは、図７に示した判定部ＪＵＤＧ１のＣＲ時定数回路ＣＲＤＬＹおよびインバータを通過して、論理レベルが反転されたレプリカ出力信号ＲＥＰ１および基準出力信号ＲＥＦ１としてフリップフロップＦＦ１に供給される（図１０（ｊ））。

メインバッファ回路ＭＢＵＦが劣化していないとき、レプリカバッファ回路ＲＥＰＢＵＦも劣化していない。このため、レプリカバッファ回路ＲＥＰＢＵＦの駆動能力は、基準バッファ回路ＲＥＦＢＵＦの駆動能力より大きく、レプリカ出力信号ＲＥＰ１の立ち上がりエッジは、基準出力信号ＲＥＦ１の立ち上がりエッジより早く発生する。したがって、検出信号ＤＥＴ１Ｚおよびイネーブル信号ＥＮ１Ｚは低レベルＬに保持される（図１０（ｋ））。同様に、判定部ＪＵＤＧ２において、レプリカ出力信号ＲＥＰ２の立ち上がりエッジは、基準出力信号ＲＥＦ２の立ち上がりエッジより早く発生する（図１０（ｌ））。したがって、検出信号ＤＥＴ２Ｚおよびイネーブル信号ＥＮ２Ｚは低レベルＬに保持される（図１０（ｍ））。この結果、イネーブル信号ＥＮＺは活性化されず、サブバッファ回路ＳＢＵＦは使用されない（図１０（ｎ））。

次のリフレッシュ要求ＲＲＥＱに応答してリフレッシュ動作ＲＥＦが実行され、リフレッシュ信号ＲＥＦＺが活性化される（図１０（ｏ））。リフレッシュアドレスカウンタ２２は、リフレッシュ要求ＲＲＥＱに同期してカウントアップされ、カウンタ値を”０００”に設定する（図１０（ｐ））。カウンタ値が最大値でないため、チェック信号生成回路ＣＨＫＧＥＮは、カウンタ値が最大値でないため、チェック信号ＣＨＫＷ、ＣＨＫおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ−２Ｚを出力しない。したがって、判定回路ＪＵＤＧは動作しない。

なお、リフレッシュアドレスカウンタ２２からのカウンタ値（リフレッシュアドレス信号ＲＲＡＤ）が最大値”ＦＦＦ”を示す回数をカウントするカウンタを設け、カウンタ値が複数回（例えば、３２回）のオーバーフローを検出したときに、チェック信号ＣＨＫ、ＣＨＫＷを生成してもよい。

図１１は、図３に示したメモリＭＥＭのアクセス動作の別の例を示している。この例は、アドレスバッファ回路２４のメインバッファ回路ＭＢＵＦのいずれかのｎＭＯＳトランジスタが劣化したときの動作を示している。メモリＭＥＭに供給されるコマンドおよびアドレス信号ＡＤは、図１０と同じである。リフレッシュ要求ＲＲＥＱの発生タイミングおよびリフレッシュアドレス信号ＲＲＡＤの値も、図１０と同じである。

メインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタが劣化したとき、図６に示した出力ノードＣＡＤ０へのメインバッファ回路ＭＢＵＦによる接地電流の供給能力が低下する。ｎＭＯＳトランジスタの劣化として、例えば、電子によるホットキャリアにより、ｎＭＯＳトランジスタの閾値電圧が高くなり、ドレイン電流が少なくなる現象が挙げられる。レプリカバッファ回路ＲＥＰＢＵＦは、入力信号（例えば、アドレス信号ＡＤ０）を、メインバッファ回路ＭＢＵＦと同じ頻度で受けている。このため、メインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタが劣化した場合、レプリカバッファ回路ＲＥＰＢＵＦのｎＭＯＳトランジスタも劣化する。これにより、チェック信号ＣＨＫの立ち上がりエッジに対応するレプリカ出力信号ＲＥＰの立ち下がりエッジのタイミングは相対的に遅くなる（図１１（ａ））。

図７に示したフリップフロップＦＦ１は、基準出力信号ＲＥＦ１の立ち上がりエッジより遅れてレプリカ出力信号ＲＥＰ１の立ち上がりエッジを受ける（図１１（ｂ））。マスク部ＭＳＫ１は、フリップフロップＦＦ１の出力を受け、検出信号ＤＥＴ１Ｚを活性化する（図１１（ｃ））。そして、イネーブル信号ＥＮ１Ｚ、ＥＮＺが活性化される（図１１（ｄ、ｅ））。イネーブル信号ＥＮＺの活性化状態は、電源電圧ＶＤＤがメモリＭＥＭに供給されている間、図７に示したラッチ部ＬＴ１により保持される。したがって、図６に示したサブバッファ回路ＳＢＵＦが活性化され、メインバッファ回路ＭＢＵＦとともに動作する。

この例では、メインバッファ回路ＭＢＵＦのｐＭＯＳトランジスタは劣化していない。このため、レプリカ出力信号ＲＥＰの立ち上がりエッジは、基準出力信号ＲＥＦの立ち上がりエッジより早く現れる（図１１（ｆ））。したがって、図１０と同様に、検出信号ＤＥＴ２Ｚおよびイネーブル信号ＥＮ２Ｚは活性化されない（図１１（ｇ））。

図１２は、図３に示したメモリＭＥＭのアクセス動作の別の例を示している。この例は、アドレスバッファ回路２４のメインバッファ回路ＭＢＵＦのいずれかのｐＭＯＳトランジスタが劣化したときの動作を示している。メモリＭＥＭに供給されるコマンドおよびアドレス信号ＡＤは、図１０と同じである。リフレッシュ要求ＲＲＥＱの発生タイミングおよびリフレッシュアドレス信号ＲＲＡＤの値も、図１０と同じである。

メインバッファ回路ＭＢＵＦのｐＭＯＳトランジスタが劣化したとき、図６に示した出力ノードＣＡＤ０へのメインバッファ回路ＭＢＵＦによる電源電流の供給能力が低下する。ｐＭＯＳトランジスタの劣化として、例えば、正孔によるホットキャリアにより、ｐＭＯＳトランジスタの閾値電圧（絶対値）が高くなり、ドレイン電流が少なくなる現象が挙げられる。レプリカバッファ回路ＲＥＰＢＵＦは、入力信号（例えば、アドレス信号ＡＤ０）を、メインバッファ回路ＭＢＵＦと同じ頻度で受けている。このため、メインバッファ回路ＭＢＵＦのｐＭＯＳトランジスタが劣化した場合、レプリカバッファ回路ＲＥＰＢＵＦのｐＭＯＳトランジスタも劣化する。これにより、チェック信号ＣＨＫの立ち下がりエッジに対応するレプリカ出力信号ＲＥＰの立ち上がりエッジのタイミングは相対的に遅くなる（図１２（ａ））。

図７に示したフリップフロップＦＦ２は、基準出力信号ＲＥＦ２の立ち上がりエッジより遅れてレプリカ出力信号ＲＥＰ２の立ち上がりエッジを受ける（図１２（ｂ））。マスク部ＭＳＫ２は、フリップフロップＦＦ２の出力を受け、検出信号ＤＥＴ２Ｚを活性化する（図１２（ｃ））。そして、イネーブル信号ＥＮ２Ｚ、ＥＮＺが活性化される（図１２（ｄ、ｅ））。イネーブル信号ＥＮＺの活性化状態は、電源電圧ＶＤＤがメモリＭＥＭに供給されている間、図７に示したラッチ部ＬＴ２により保持される。したがって、図６に示したサブバッファ回路ＳＢＵＦが活性化され、メインバッファ回路ＭＢＵＦとともに動作する。

この例では、メインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタは劣化していない。このため、レプリカ出力信号ＲＥＰの立ち下がりエッジは、基準出力信号ＲＥＦの立ち下がりエッジより早く現れる（図１２（ｆ））。したがって、図１０と同様に、検出信号ＤＥＴ１Ｚおよびイネーブル信号ＥＮ１Ｚは活性化されない（図１２（ｇ））。

図１３は、図３に示したメモリＭＥＭのパワーオン時の動作の例を示している。ここでは、メインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタが劣化し、ｐＭＯＳトランジスタは劣化していない例を示している。

まず、パワーオンＰＯＮの後、メモリＭＥＭに電源電圧ＶＤＤの供給が開始される（図１３（ａ））。図３のパワーオン回路３２は、電源電圧ＶＤＤが第１電圧Ｖ１を超えたとき、スタータ信号ＳＴＴＺを所定の期間活性化する（図１３（ｂ））。電源電圧ＶＤＤは、例えば、３．３Ｖまで上昇する。図７に示したラッチ部ＬＴ１、ＬＴ２は、スタータ信号ＳＴＴＺの活性化に同期してリセットされ、イネーブル信号ＥＮ１Ｚ、ＥＮ２Ｚを非活性化する（図１３（ｃ、ｄ））。そして、イネーブル信号ＥＮＺが非活性化される（図１３（ｅ））。

パワーオン回路３２は、スタータ信号ＳＴＴＺを非活性化した後、スタータ信号ＳＴＴＤＺを活性化する（図１３（ｆ））。図５に示したチェック信号生成回路ＣＨＫＧＥＮは、スタータ信号ＳＴＴＤＺの活性化に同期してチェック信号ＣＨＫＷ、ＣＨＫおよびイネーブル信号ＣＨＫＥＮ１Ｚ−２Ｚを出力する（図１３（ｇ、ｈ、ｉ））。この例では、ｎＭＯＳトランジスタのみが劣化しているため、この後の波形は、図１１と同じである。

なお、この実施形態では、スイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦおよび判定回路ＪＵＤＧは、アドレス端子ＡＤ０−２０に対応して、それぞれ設けられる。このため、図１１から図１３に示した動作は、アドレス端子ＡＤ０−２０毎に実施される。

また、ホットキャリア等により、ｎＭＯＳトランジスタの閾値電圧のみが上昇し、メインバッファ回路ＭＢＵＦのいずれかのｎＭＯＳトランジスタのみが劣化することが予め分かっているとき、図７に示した判定部ＪＵＤＧ２およびオア回路ＯＲ１は不要である。同様に、メインバッファ回路ＭＢＵＦのいずれかのｐＭＯＳトランジスタのみが劣化することが、予め分かっているとき、図７に示した判定部ＪＵＤＧ１およびオア回路ＯＲ１は不要である。

図１４は、図１１から図１３において、イネーブル信号ＥＮＺが活性化されたときのアドレスバッファ回路２４における各アドレス端子ＡＤに対応するバッファ回路ＭＢＵＦ、ＳＢＵＦの最大出力電流の変化を示している。

例えば、ホットキャリア等によりトランジスタの閾値電圧が徐々に上昇する場合、メインバッファ回路ＭＢＵＦの最大出力電流は、徐々に低下する。判定回路ＪＵＤＧにより、メインバッファ回路ＭＢＵＦの劣化が検出され、イネーブル信号ＥＮＺが活性化されたとき、メインバッファ回路ＭＢＵＦだけでなく、サブバッファ回路ＳＢＵＦも使用して出力電流が生成される。このため、最大出力電流は増加し、メモリＭＥＭは誤動作しない。

この後、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦは、ホットキャリア等により徐々に劣化する。しかし、製品寿命は、最大出力電流が下限を下回る前に設定されている。一方、この実施形態が適用されない場合、最大出力電流は、図に斜めの破線で示したように製品寿命の前に下限を下回り、メモリＭＥＭは誤動作する。図１４に示した特性は、図１および図２に示した実施形態、および後述する実施形態においても適用できる。

以上、この実施形態においても、図１に示した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスバッファ回路２４のメインバッファ回路ＭＢＵＦの劣化を検出したときに、サブバッファ回路ＳＢＵＦを動作させることで、アドレスバッファ回路２４Ｆの駆動能力の低下を防止でき、メモリＭＥＭの誤動作を防止できる。

図１５は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のアドレスバッファ回路２４の代わりにアドレスバッファ回路２４Ａを有している。また、半導体メモリＭＥＭは、新たにクロックバッファ３４Ａおよび分周器３６Ａを有している。その他の構成は、メモリＭＥＭが、クロック信号ＣＬＫに同期して動作することを除き、図３と同じである。

クロックバッファ３４Ａは、高レベルのクロックイネーブル信号ＣＫＥを受けている間、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして内部回路に供給する。分周器３６Ａ（クロック生成回路）は、内部クロック信号ＩＣＬＫの周波数を分周し、分周クロック信号ＤＣＬＫとして出力する。分周クロック信号ＤＣＬＫは、アドレスバッファ回路２４Ａに供給される。クロック信号ＣＬＫを利用して分周クロック信号ＤＣＬＫを生成することで、分周クロック信号ＤＣＬＫを生成する発振器等の回路を不要にできる。このため、メモリＭＥＭのチップサイズが増加することを防止できる。

図１６は、図１５に示したアドレスバッファ回路２４Ａの例を示している。この例では、スイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦおよび判定回路ＪＵＤＧは、各アドレス端子ＡＤに対応するバッファ部（メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦ）に共通に設けられている。スイッチ回路ＳＷ１は、アドレス信号ＡＤではなく、分周クロック信号ＤＣＬＫをレプリカ入力信号として受ける。その他の構成は、図４と同じである。

図１７は、図１６に示したアドレスバッファ回路２４Ａの例を示している。アドレスバッファ回路２４Ａは、スイッチ回路ＳＷ１の一方のＣＭＯＳ伝達ゲートが分周クロック信号ＤＣＬＫを受けることを除き、図６と同じである。この実施形態では、チェック信号ＣＨＫＷが低レベルの期間、レプリカバッファ回路ＲＥＰＢＵＦは、分周クロック信号ＤＣＬＫを受けて、徐々に劣化する。

レプリカバッファ回路ＲＥＰＢＵＦの劣化速度を、全てのメインバッファ回路ＭＢＵＦの劣化速度と同じか、あるいは早くするために、分周クロック信号ＤＣＬＫのレプリカバッファ回路ＲＥＰＢＵＦへの供給頻度は、アドレス信号ＡＤの供給頻度が最も高いワーストのメインバッファ回路ＭＢＵＦへのアドレス信号ＡＤの供給頻度より高く設定されている。分周器３６Ａの分周比は、レプリカバッファ回路ＲＥＰＢＵＦの劣化速度が、全てのメインバッファ回路ＭＢＵＦの劣化速度と同じか、早くなるように設計されている。すなわち、分周器３６Ａは、アドレス信号ＡＤの供給頻度より高い頻度でレプリカ入力信号を生成する周期回路として動作する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、分周クロック信号ＤＣＬＫの生成頻度をアドレス信号ＡＤの供給頻度より高くすることで、メインバッファ回路ＭＢＵＦの電気的特性の劣化を、より確実に検出できる。また、スイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦおよび判定回路ＪＵＤＧを、複数のアドレス端子ＡＤに対応する複数のバッファ部に共通に設けることができ、メモリＭＥＭのチップサイズを小さくできる。

図１８は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＤＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のコマンドデコーダ１０、コア制御回路１６およびアドレスバッファ回路２４の代わりにコマンドデコーダ１０Ｂ、コア制御回路１６Ｂおよびアドレスバッファ回路２４Ｂを有している。その他の構成は、図３と同じである。

コマンドデコーダ１０Ｂは、コマンド信号ＣＭＤ（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥ）の論理レベルに応じて認識したコマンドを、メモリコア３０のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲ、メモリコア３０のリフレッシュ動作を実行するためのリフレッシュコマンドＲＥＦまたはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。

コア制御回路１６Ｂは、図３のコア制御回路１６からアービタ１４を削除して構成されている。ＤＲＡＭでは、読み出しコマンドＲＤ等を受ける通常動作モード中に、リフレッシュコマンドＲＥＦは、メモリＭＥＭの外部から供給される。このため、読み出しコマンドＲＤまたは書き込みコマンドＷＲと、リフレッシュコマンドＲＥＦの競合を検出するアービタ１４は不要である。リフレッシュタイマ１８およびリフレッシュ要求生成回路２０は、読み出しコマンドＲＤ等の外部コマンドが供給されないセルフリフレッシュモード中のみ動作する。このため、リフレッシュアドレスカウンタ２２は、リフレッシュ要求信号ＲＲＥＱではなく、リフレッシュ信号ＲＥＦＺの立ち下がりエッジに同期してカウントアップする。

ＤＲＡＭＤでは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、共通のアドレス端子ＡＤに時分割で供給される（アドレスマルチプレクス方式）。このため、アドレスバッファ回路２４Ｂは、アドレス端子ＡＤで受けたアドレス信号ＡＤを、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳに応じて、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして識別するセレクタを有している。アドレスバッファ回路２４Ｂのその他の構成は、図３のアドレスバッファ回路２４と同じである。

図１９は、図１８に示したメモリＭＥＭのアクセス動作の例を示している。この例は、アドレスバッファ回路２４Ｂのメインバッファ回路ＭＢＵＦのｎＭＯＳトランジスタが劣化したときの動作を示している。アドレス端子ＡＤのＲＡＤ１、ＣＡＤ１は、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを示している。メモリコアＣＯＲＥのＡＣＴＶは、ワード線ＷＬが活性化されているアクティブ動作期間を示している。

この例では、メモリＭＥＭは、リフレッシュコマンドＲＥＦ、アクティブコマンドＡＣＴ、読み出しコマンドＲＤ、プリチャージコマンドＰＲＥおよびリフレッシュコマンドＲＥＦを順次に受けて動作する。コマンドの供給間隔は、例えば、１００ｎｓである。アドレスバッファ回路２４Ｂの劣化の検出動作は、図１１と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＤＲＡＭにおいても、アドレスバッファ回路２４Ｆの駆動能力の低下を防止でき、誤動作を防止できる。

図２０は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のアドレスバッファ回路２４およびデータ入出力バッファ回路２６の代わりにアドレスバッファ回路２４Ｃおよびデータ入出力バッファ回路２６Ｃを有している。その他の構成は、図３と同じである。

アドレスバッファ回路２４Ｃは、アドレス端子ＡＤ毎にメインバッファ回路ＭＢＵＦのみを有する一般的な入力バッファ回路である。データ入出力バッファ回路２６Ｃは、図３に示した一般的なデータ入力バッファ回路およびデータ出力バッファ回路の機能に加えて、データ信号ＤＱを出力するデータ出力バッファ回路（図２１のメインバッファ回路ＭＢＵＦ）の駆動能力が劣化したときに、その駆動能力を自動的に上げる機能を有している。データ出力バッファ回路の詳細は、図２１に示す。

図２１は、図２０のデータ入出力バッファ回路２６Ｃにおけるデータ出力バッファ回路を示している。データ出力バッファ回路は、データ端子ＤＱ０−１５に共通のチェック信号生成回路ＣＨＫＧＥＮと、各データ端子ＤＱ０−１５に対応するスイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦを有している。チェック信号生成回路ＣＨＫＧＥＮ、スイッチ回路ＳＷ１、ＳＷ２および判定回路ＪＵＤＧは、図４から図６と同じである。レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦの詳細は、図２２に示す。

以下では、データ信号ＤＱ０に対応するスイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦを説明する。スイッチ回路ＳＷ１は、チェック信号ＣＨＫＷが低レベルときに（通常状態中）、データバスＤＢを介してメモリコア３０から読み出されるデータ信号ＤＯＵＴ０（リアル入力信号）をレプリカバッファ回路ＲＥＰＢＵＦに伝達し、チェック信号ＣＨＫＷが高レベルのときに（チェック状態中）、チェック信号ＣＨＫをレプリカバッファ回路ＲＥＰＢＵＦに伝達する。

スイッチ回路ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦ、判定回路ＪＵＤＧの動作は、図４の説明と同じである。メインバッファ回路ＭＢＵＦは、データ出力イネーブル端子ＤＯＥＮＺの活性化中にデータ信号ＤＯＵＴ０（リアル入力信号）を受けて、受けた信号をデータ信号ＤＱ０（リアル出力信号）として出力する。データ出力イネーブル端子ＤＯＥＮＺは、読み出し動作時にコア制御回路１６により生成される。サブバッファ回路ＳＢＵＦは、データ出力イネーブル端子ＤＯＥＮＺおよびイネーブル信号ＥＮＺの活性化中に動作し、データ信号ＤＯＵＴ０を受けて、受けた信号をデータ信号ＤＱ０（サブリアル出力信号）として出力する。

図２２は、図２１に示したデータ信号ＤＱ０に対応するスイッチ回路ＳＷ１、ＳＷ２、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦおよび判定回路ＪＵＤＧの例を示している。他のデータ信号ＤＱ１−１５に対応するスイッチ回路ＳＷ１、ＳＷ２、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦおよび判定回路ＪＵＤＧも、図２２と同じ構成である。バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦに括弧で示した数値は、バッファ回路ＭＢＵＦ、ＳＢＵＦ、ＲＥＰＢＵＦ、ＲＥＦＢＵＦの駆動能力の相対値を示している。ここでは、図６と異なる回路のみ説明する。

メインバッファ回路ＭＢＵＦは、出力イネーブル端子ＤＯＥＮＺの活性化中に有効になるナンドゲートおよびノアゲートでそれぞれ制御されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有する一般的なトライステートタイプの出力バッファである。ｐＭＯＳトランジスタのソースは、電源線ＶＤＤに接続されている。例えば、電源線ＶＤＤには、メモリＭＥＭの外部から供給される電源電圧ＶＤＤが供給される。ｎＭＯＳトランジスタのソースは、接地線ＶＳＳに接続されている。サブバッファ回路ＳＢＵＦは、ナンドゲートおよびノアゲートが出力イネーブル端子ＤＯＥＮＺおよびイネーブル信号ＥＮＺの活性化中に有効になること、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのサイズが小さいことを除き、メインバッファ回路ＭＢＵＦと同じ回路構成である。

レプリカバッファ回路ＲＥＰＢＵＦは、メインバッファ回路ＭＢＵＦと同じサイズを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタにより構成されたＣＭＯＳインバータを有している。基準バッファ回路ＲＥＦＢＵＦは、メインバッファ回路ＭＢＵＦより小さいサイズを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタにより構成されたＣＭＯＳインバータを有している。このため、レプリカバッファ回路ＲＥＰＢＵＦ（メインバッファ回路ＭＢＵＦ）の劣化は、図１０から図１３と同様に判定される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、データ入出力バッファ回路２６Ｃのデータ出力バッファ回路に形成されるメインバッファ回路ＭＢＵＦの劣化を検出したときに、サブバッファ回路ＳＢＵＦを動作させることで、データ出力バッファ回路の駆動能力の低下を防止でき、メモリＭＥＭの誤動作を防止できる。

図２３は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のモードレジスタ１２およびアドレスバッファ回路２４の代わりにモードレジスタ１２Ｄおよびアドレスバッファ回路２４Ｄを有している。その他の構成は、図３と同じである。

モードレジスタ１２Ｄは、モードレジスタ設定コマンドＭＲＳに同期して受けるロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱの少なくともいずれかに応じて、禁止信号ＤＩＳＺを出力する。その他の機能は、図３のモードレジスタ１２と同じである。アドレスバッファ回路２４Ｄは、禁止信号ＤＩＳＺの活性化中に判定回路ＪＵＤＧによる劣化の判定を停止する機能を有している。その他の機能は、図４の説明と同じである。

図２４は、図２３に示したアドレスバッファ回路２４Ｄの例を示している。アドレスバッファ回路２４Ｄは、チェック信号生成回路ＣＨＫＧＥＮを除いて、図４に示したアドレスバッファ回路２４と同じである。チェック信号生成回路ＣＨＫＧＥＮは、禁止信号ＤＩＳＺの活性化中に、チェック信号ＣＨＫ、ＣＨＫＷおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ、ＣＨＫＥＮ２Ｚを活性化しない。禁止信号ＤＩＳＺの非活性化中のチェック信号生成回路ＣＨＫＧＥＮの動作は、図１０から図１３と同じである。

図２５は、図２４に示したチェック信号生成回路ＣＨＫＧＥＮの例を示している。チェック信号生成回路ＣＨＫＧＥＮは、論理回路ＬＧ２が図５に示した論理回路ＬＧ１と相違する。論理回路ＬＧ２は、チェック信号ＲＣＨＫＸの活性化を禁止するために、論理回路ＬＧ１に禁止信号ＤＩＳＺの論理を加えて構成されている。また、チェック信号生成回路ＣＨＫＧＥＮは、禁止信号ＤＩＳＺの論理を反転した信号およびスタータ信号ＳＴＴＤＺを受けるナンドゲートＮＡＮＤ２を有している。その他の構成は、図５と同じである。

チェック信号生成回路ＣＨＫＧＥＮは、禁止信号ＤＩＳＺの活性化中にチェックパルス信号ＣＨＫＰＺを低レベルに固定する。すなわち、チェック信号生成回路ＣＨＫＧＥＮは、禁止信号ＤＩＳＺの活性化中にチェック信号ＣＨＫ、ＣＨＷおよびチェックイネーブル信号ＣＨＫＥＮ１Ｚ、ＣＨＫＥＮ２Ｚの生成を禁止するマスク回路として動作する。なお、禁止信号ＤＩＳＺを判定回路ＪＵＤＧに供給し、禁止信号ＤＩＳＺの活性化中に、判定回路ＪＵＤＧによる判定動作を停止してもよく、判定回路ＪＵＤＧからのイネーブル信号ＥＮＺの出力を禁止してもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、判定回路ＪＵＤＧの判定を禁止する機能を設けることにより、メモリＭＥＭの消費電力を削減できる。例えば、低い電源電圧ＶＤＤ（例えば、２Ｖ）を使用するシステムでは、ホットキャリア等によるトランジスタの劣化が起こりにくい。このようなシステムにおいては、パワーオン時のモードレジスタ１２Ｄを初期設定するときに、禁止信号ＤＩＳＺを活性化することで、消費電力を削減できる。さらに、メモリＭＥＭのテスト工程において、禁止信号ＤＩＳＺを活性化することで、例えば、メモリコア３０のスタンバイ電流を正確に測定できる。

図２６は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のアドレスバッファ回路２４の代わりにアドレスバッファ回路２４Ｄを有している。また、メモリＭＥＭは、ヒューズ回路３８Ｅを有している。その他の構成は、図３と同じである。

アドレスバッファ回路２４Ｄは、図２４と同じである。ヒューズ回路３８Ｅは、内蔵するヒューズがプログラムされたときに、禁止信号ＤＩＳＺを活性化する。この実施形態では、モードレジスタ１２Ｄではなく、ヒューズ回路３８Ｅにより禁止信号ＤＩＳＺを活性化できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭのテスト工程でヒューズ回路３８Ｅをプログラムすることにより、判定回路ＪＵＤＧの判定機能を無効にしたメモリＭＥＭを出荷できる。例えば、電源電圧ＶＤＤが低い仕様（例えば、２Ｖ）を有するメモリＭＥＭについて、メモリＭＥＭの出荷前に、テスト工程で判定回路ＪＵＤＧの判定機能を無効にできる。なお、図２６のメモリＭＥＭのモードレジスタ１２を図２３のモードレジスタ１２Ｄに置き換え、ヒューズ回路３８Ｅまたはモードレジスタ１２Ｄから出力される禁止信号ＤＩＳＺに応じて、判定回路ＪＵＤＧの判定機能を無効にしてもよい。このとき、ヒューズ回路３８Ｅからの禁止信号ＤＩＳＺが優先される。

図２７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のアドレスバッファ回路２４の代わりにアドレスバッファ回路２４Ｆを有している。また、メモリＭＥＭは、調整信号ＡＤＪ０−２を受けるための調整パッドおよびヒューズ回路３８Ｆを有している。調整信号ＡＤＪ０−２は、アドレスバッファ回路２４Ｆに供給される。その他の構成は、図３と同じである。

ヒューズ回路３８Ｆは、内蔵するヒューズのプログラム状態（記憶された調整値）に応じて、出力する調整信号ＡＤＪ０−２の論理を変更する不揮発性のプログラム回路である。ヒューズ回路３８Ｆは、プログラムされていないときに、論理が全て”Ｌ”の調整信号ＡＤＪ０−２を出力する。調整信号ＡＤＪ０−２は、調整パッドを介してメモリＭＥＭの外部からも供給できる。ヒューズ回路３８Ｆから調整信号ＡＤＪ０−２の信号線に流れる電流は少ないため、調整パッドに与える調整信号ＡＤＪ０−２により、ヒューズ回路３８Ｆの設定値を一時的に無効にできる。

図２８は、図２７に示したアドレスバッファ回路２４Ｆの例を示している。図では、アドレスバッファ回路２４Ｆの基準バッファ回路ＲＥＦＢＵＦを示している。スイッチ回路ＳＷ２および図示していないスイッチ回路ＳＷ１、レプリカバッファ回路ＲＥＰＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦの構成は、図６と同じである。

基準バッファ回路ＲＥＦＢＵＦは、メインバッファＭＡＩＮと３つのサブバッファＳＵＢ０−２（サブ基準バッファ回路）を有している。括弧で示した数値は、駆動能力の相対値を示している。メインバッファＭＡＩＮは、駆動能力が低いことを除き、図６の基準バッファ回路ＲＥＦＢＵＦと同じである。サブバッファＳＵＢ０−２は、電源線ＶＤＤ、ＶＳＳに近いｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが、調整信号ＡＤＪ０−２で制御されること、および駆動能力が異なることを除き、メインバッファＭＡＩＮと同じ回路である。

サブバッファＳＵＢ０は、調整信号ＡＤＪ０が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。同様に、サブバッファＳＵＢ１は、調整信号ＡＤＪ１が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。サブバッファＳＵＢ２は、調整信号ＡＤＪ２が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。サブバッファＳＵＢ０−２により、基準バッファ回路ＲＥＦＢＵＦの駆動能力を８通り（７．７から８．４まで０．１刻み）に調整できる。基準バッファ回路ＲＥＦＢＵＦの出力電流は、チェックパッドＣＨＫＰＡＤにより測定できる。

この実施形態では、図９に示したテストシステムを用いて、基準バッファ回路ＲＥＦＢＵＦの駆動能力が調整される。具体的には、まず、ＬＳＩテスタＴＥＳＴにより、図６に示したメインバッファ回路ＭＢＵＦの出力電流（高レベル出力電流ＩＯＨ、低レベル出力電流ＩＯＨ）が測定される。レプリカバッファ回路ＲＥＰＢＵＦは、メインバッファ回路ＭＢＵＦと同じサイズのトランジスタで構成される。このため、レプリカバッファ回路ＲＥＰＢＵＦの出力電流は、メインバッファ回路ＭＢＵＦの出力電流に等しい。

次に、ＬＳＩテスタＴＥＳＴは、調整パッドＡＤＪ０−２の電圧を順次変えながら、基準バッファ回路ＲＥＦＢＵＦの出力電流を測定する。そして、ＬＳＩテスタＴＥＳＴは、例えば、出力電流がメインバッファ回路ＭＢＵＦの出力電流の８０％になるときの、調整信号ＡＤＪ０−２の論理値を求める。この後、ＬＳＩテスタＴＥＳＴは、ヒューズ回路３８Ｆを、求めた調整信号ＡＤＪ０−２の論理に対応する値にプログラムする。ヒューズ回路３８Ｆのヒューズは、レーザ装置等によりプログラムされる。これにより、基準バッファ回路ＲＥＦＢＵＦのレプリカバッファ回路ＲＥＰＢＵＦに対する出力電流の比率を正確に８０％に設定できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、レプリカバッファ回路ＲＥＰＢＵＦと基準バッファ回路ＲＥＦＢＵＦの出力電流の比率を微調整できる。これにより、判定回路ＪＵＤＧにより、アドレスバッファ回路２４Ｆのメインバッファ回路ＭＢＵＦの劣化を正確に判定できる。

図２９は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路は、半導体メモリＭＥＭ（ＦＣＲＡＭ）として構成される。半導体メモリＭＥＭは、図３のアドレスバッファ回路２４およびデータ入出力バッファ回路２６の代わりにアドレスバッファ回路２４Ｃおよびデータ入出力バッファ回路２６Ｇを有している。アドレスバッファ回路２４Ｃは、図２０と同じである。また、メモリＭＥＭは、調整信号ＡＤＪ０−２を受けるための調整パッドおよびヒューズ回路３８Ｆを有している。ヒューズ回路３８Ｆは、図２７と同じである。調整信号ＡＤＪ０−２は、データ入出力バッファ回路２６Ｇに供給される。その他の構成は、図３と同じである。

図３０は、図２９に示したデータ入出力バッファ回路２６Ｇの例を示している。図では、データ入出力バッファ回路２６Ｇの基準バッファ回路ＲＥＦＢＵＦを示している。スイッチ回路ＳＷ２および図示していないスイッチ回路ＳＷ１、レプリカバッファ回路ＲＥＰＢＵＦ、判定回路ＪＵＤＧ、メインバッファ回路ＭＢＵＦおよびサブバッファ回路ＳＢＵＦの構成は、図２２と同じである。

基準バッファ回路ＲＥＦＢＵＦは、メインバッファＭＡＩＮと３つのサブバッファＳＵＢ０−２を有している。括弧で示した数値は、駆動能力の相対値を示している。メインバッファＭＡＩＮは、駆動能力が低いことを除き、図２２の基準バッファ回路ＲＥＦＢＵＦと同じである。サブバッファＳＵＢ０−２は、高レベルの調整信号ＡＤＪ０−２により有効になるトライステート出力バッファである。

サブバッファＳＵＢ０は、調整信号ＡＤＪ０が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。同様に、サブバッファＳＵＢ１は、調整信号ＡＤＪ１が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。サブバッファＳＵＢ２は、調整信号ＡＤＪ２が高レベルのときに有効になり、チェック信号ＣＨＫを受け、基準出力信号ＲＥＦを出力する。サブバッファＳＵＢ０−２により、基準バッファ回路ＲＥＦＢＵＦの駆動能力を８通り（７．７から８．４まで０．１刻み）に調整できる。基準バッファ回路ＲＥＦＢＵＦの出力電流は、チェックパッドＣＨＫＰＡＤにより測定できる。この実施形態においても、図２８で説明したように、図９に示したテストシステムを用いて、基準バッファ回路ＲＥＦＢＵＦの駆動能力が調整される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、レプリカバッファ回路ＲＥＰＢＵＦと基準バッファ回路ＲＥＦＢＵＦの出力電流の比率を微調整できる。これにより、判定回路ＪＵＤＧにより、データ入出力バッファ回路２６Ｇのメインバッファ回路ＭＢＵＦの劣化を正確に判定できる。

なお、上述した実施形態では、アドレスバッファ回路のメインバッファ回路ＭＢＵＦが劣化したときに、サブバッファ回路ＳＢＵＦを追加する例について述べた。しかし、例えば、図３１に示すように、メインバッファ回路ＭＢＵＦにイネーブル信号ＥＮＺの論理を追加して、メインバッファ回路ＭＢＵＦが劣化したときに、メインバッファ回路ＭＢＵＦの動作を禁止してもよい。すなわち、メインバッファ回路ＭＢＵＦが劣化したときに、メインバッファ回路ＭＢＵＦをサブバッファ回路ＳＢＵＦに置き換えてもよい。メインバッファ回路ＭＢＵＦの電源線ＶＤＤ、ＶＳＳにそれぞれ接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、イネーブル信号ＥＮＺ（検出信号）の活性化中にアドレス信号ＣＡＤ０の出力を禁止するマスク回路として動作する。

同様に、図３２に示すように、データ入出力バッファ回路のメインバッファ回路ＭＢＵＦにイネーブル信号ＥＮＺの論理を追加して、メインバッファ回路ＭＢＵＦが劣化したときに、メインバッファ回路ＭＢＵＦの動作を禁止してもよい。すなわち、メインバッファ回路ＭＢＵＦが劣化したときに、メインバッファ回路ＭＢＵＦをサブバッファ回路ＳＢＵＦに置き換えてもよい。メインバッファ回路ＭＢＵＦの電源線ＶＤＤ、ＶＳＳにそれぞれ接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、イネーブル信号ＥＮＺ（検出信号）の活性化中にデータ信号ＤＱ０の出力を禁止するマスク回路として動作する。

上述した図１５、図２０、図２３、図２６、図２７および図２９に示した実施形態は、ＦＣＲＡＭに適用する例について述べた。しかし、これ等実施形態は、ＤＲＡＭに適用してもよい。適用する半導体メモリは、クロック非同期式でもクロック同期式でもよい。さらに、上述した実施形態は、ゲートアレイやマイクロコンピュータ等のロジックＬＳＩに適用できる。

上述した実施形態は、アドレスバッファ回路またはデータ出力バッファ回路のいずれかに適用する例について述べた。しかし、アドレスバッファ回路およびデータ出力バッファ回路の両方に適用できる。あるいは、データ入力バッファ回路や、コマンド入力バッファ回路等にも適用できる。この際、トランジスタの製造プロセス条件が同じとき、すなわち、トランジスタ構造が同じとき、アドレスバッファ回路およびデータ出力バッファ回路等で、チェック信号生成回路ＣＨＫＧＥＮ、スイッチ回路ＳＷ１、ＳＷ２、レプリカバッファ回路ＲＥＰＢＵＦ、基準バッファ回路ＲＥＦＢＵＦおよび判定回路ＪＵＤＧを共通に使用できる。

図３等に示した実施形態では、チェック信号ＣＨＫ、ＣＨＫＷをリフレッシュアドレス信号ＲＲＡＤが一巡したとき、およびパワーオン時に生成する例について述べた。しかし、チェック信号ＣＨＫ、ＣＨＫＷを専用のタイマを用いて生成してもよく、外部リフレッシュコマンドや専用の外部コマンドに同期して生成してもよい。さらに、半導体集積回路が、パワーオン後にパワーオフされないシステムに搭載されるとき、チェック信号ＣＨＫ、ＣＨＫＷをパワーオン時に生成する回路は不要である。反対に、半導体集積回路が、頻繁にパワーオンとパワーオフが繰り返されるシステムに搭載されるとき、チェック信号ＣＨＫ、ＣＨＫＷをパワーオン時にのみ同期して生成してもよい。

図１から図３２に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
リアル入力信号を受けて出力端子にリアル出力信号を出力するメインバッファ回路と、
前記メインバッファ回路と同じ回路を含み、レプリカ入力信号を受けてレプリカ出力信号を出力するとともに、所定の頻度でチェック信号を受けて前記レプリカ出力信号を出力するレプリカバッファ回路と、
前記チェック信号を受けて基準出力信号を出力する基準バッファ回路と、
前記レプリカ出力信号および前記基準出力信号を受け、前記レプリカ出力信号が前記基準出力信号より遅いことを検出したことに応答して、検出信号を活性化する判定回路と、
検出信号の活性化中に動作し、前記リアル入力信号を受けて前記出力端子にサブリアル出力信号を出力するサブバッファ回路とを備えていることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記レプリカバッファ回路は、前記リアル入力信号を前記レプリカ入力信号として受けることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記チェック信号が供給されるときに、前記リアル入力信号の前記レプリカバッファ回路への供給を禁止する禁止回路を備えていることを特徴とする半導体集積回路。
（付記４）
付記１記載の半導体集積回路において、
前記リアル入力信号の供給頻度より高い頻度で前記レプリカ入力信号を生成する周期回路を備えていることを特徴とする半導体集積回路。
（付記５）
付記４記載の半導体集積回路において、
前記周期回路は、外部クロック信号に応じて前記レプリカ入力信号を生成するクロック生成回路を備えていることを特徴とする半導体集積回路。
（付記６）
付記５記載の半導体集積回路において、
前記メインバッファ回路および前記サブバッファ回路を各々有する複数のバッファ部を備え、
前記レプリカバッファ回路、前記基準バッファ回路、前記判定回路は、前記バッファ部に共通に設けられていることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
前記チェック信号を所定の周期で生成するチェック信号生成回路を備えていることを特徴とする半導体集積回路。
（付記８）
付記７記載の半導体集積回路において、
ダイナミックメモリセルと、
前記ダイナミックメモリセルをリフレッシュするためにリフレッシュ要求信号を周期的に生成するリフレッシュ要求回路とを備え、
前記チェック信号生成回路は、前記リフレッシュ要求信号を用いて前記チェック信号を生成することを特徴とする半導体集積回路。
（付記９）
付記１記載の半導体集積回路において、
電源電圧を受け、前記電源電圧が第１電圧を超えたときにスタータ信号を活性化するパワーオン回路と、
前記スタータ信号の活性化に応答して前記チェック信号を生成するチェック信号生成回路とを備えていることを特徴とする半導体集積回路。
（付記１０）
付記８または付記９記載の半導体集積回路において、
前記チェック信号生成回路は、禁止信号を受けたときに前記チェック信号の生成を禁止するマスク回路を備えていることを特徴とする半導体集積回路。
（付記１１）
付記１記載の半導体集積回路において、
前記判定回路は、前記レプリカ出力信号の遷移エッジのタイミングと、前記基準出力信号の遷移エッジのタイミングとを比較し、比較結果に応じて前記検出信号を出力するエッジ判定回路を備えていることを特徴とする半導体集積回路。
（付記１２）
付記１１記載の半導体集積回路において、
前記判定回路は、前記レプリカ出力信号の遷移エッジおよび前記基準出力信号の遷移エッジを鈍らせる波形鈍化回路を備え、
前記エッジ判定回路は、前記波形鈍化回路により鈍化した前記レプリカ出力信号の遷移エッジのタイミングと、前記基準出力信号の遷移エッジのタイミングとを比較することを特徴とする半導体集積回路。
（付記１３）
付記１１または付記１２記載の半導体集積回路において、
前記エッジ判定回路は、
前記レプリカ出力信号の立ち上がりエッジのタイミングと、前記基準出力信号の立ち上がりエッジのタイミングとを比較し、比較結果に応じて前記検出信号を出力する立ち上がりエッジ判定回路と、
前記レプリカ出力信号の立ち下がりエッジのタイミングと、前記基準出力信号の立ち下がりエッジのタイミングとを比較し、比較結果に応じて前記検出信号を出力する立ち下がりエッジ判定回路とを備えていることを特徴とする半導体集積回路。
（付記１４）
付記１記載の半導体集積回路において、
前記基準バッファ回路の駆動能力は、前記レプリカバッファ回路の駆動能力より小さいことを特徴とする半導体集積回路。
（付記１５）
付記１４記載の半導体集積回路において、
調整値を記憶し、記憶している調整値に応じた調整信号を前記基準バッファ回路に出力する不揮発性のプログラム回路を備え、
前記基準バッファ回路は、駆動能力を調整するために、外部からの調整信号または前記プログラム回路からの調整信号の論理値に応じてオンまたはオフする複数のサブ基準バッファ回路を備えていることを特徴とする半導体集積回路。
（付記１６）
付記１記載の半導体集積回路において、
前記メインバッファ回路は、前記検出信号の活性化中に前記リアル出力信号の出力を禁止するマスク回路を備えていることを特徴とする半導体集積回路。
（付記１７）
付記１記載の半導体集積回路において、
複数のメモリセルを備え、
前記メインバッファ回路は、アクセスするメモリセルを選択するために外部から供給さえるアドレス信号を受けるアドレスバッファ回路であることを特徴とする半導体集積回路。（図6,17）
（付記１８）
付記１記載の半導体集積回路において、
メモリセルを備え、
前記メインバッファ回路は、メモリセルから読み出されるデータを外部に出力するデータ出力バッファ回路であることを特徴とする半導体集積回路。
（付記１９）
付記１ないし付記１８のいずれか１項記載の半導体集積回路と、前記半導体集積回路をアクセスするコントローラとを備えたシステム。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

一実施形態を示している。 別の実施形態を示している。 別の実施形態を示している。 図３に示したアドレスバッファ回路の例を示している。 図４に示したチェック信号生成回路の例を示している。 図４に示したスイッチ回路、バッファ回路および判定回路の例を示している。 図６に示した判定回路の例を示している。 図３に示した半導体メモリが搭載されるシステムを示している。 図３に示した半導体メモリをテストするためのテストシステムを示している。 図３に示したメモリのアクセス動作の例を示している。 図３に示したメモリのアクセス動作の別の例を示している。 図３に示したメモリのアクセス動作の別の例を示している。 図３に示したメモリのパワーオン時の動作の例を示している。 図１１から図１３においてアドレスバッファ回路におけるバッファ回路の最大出力電流の変化を示している。 別の実施形態を示している。 図１５に示したアドレスバッファ回路の例を示している。 図１６に示したアドレスバッファ回路の例を示している。 別の実施形態を示している。 図１８に示したメモリのアクセス動作の例を示している。 別の実施形態を示している。 図２０のデータ入出力バッファ回路におけるデータ出力バッファ回路を示している。 図２１に示したスイッチ回路、バッファ回路および判定回路の例を示している。 別の実施形態を示している。 図２３に示したアドレスバッファ回路の例を示している。 図２４に示したチェック信号生成回路の例を示している。 別の実施形態を示している。 別の実施形態を示している。 図２７に示したアドレスバッファ回路の例を示している。 別の実施形態を示している。 図２９に示したデータ入出力バッファ回路の例を示している。 アドレスバッファ回路の別の例を示している。 データ入出力バッファ回路の別の例を示している。

符号の説明

１０、１０Ｂ‥コマンドデコーダ；１２、１２Ｄ‥モードレジスタ；１４‥アービタ；１６、１６Ｂ‥コア制御回路；１８‥リフレッシュタイマ；２０‥リフレッシュ要求生成回路；２２‥リフレッシュアドレスカウンタ；２４、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ、２４Ｆ‥アドレスバッファ回路；２６、２６Ｃ、２６Ｇ‥データ入出力バッファ回路；２８‥アドレス選択回路；３０‥メモリコア；３２‥パワーオン回路；３４Ａ‥クロックバッファ；３６Ａ‥分周器；３８Ｅ、３８Ｆ‥ヒューズ回路；ＣＹＣＬ‥周期回路；ＣＨＫＧＥＮ‥チェック信号生成回路；ＪＵＤＧ‥判定回路；ＭＢＵＦ‥メインバッファ回路；ＭＥＭ‥半導体メモリ；ＲＥＦＢＵＦ‥基準バッファ回路；ＲＥＰＢＵＦ‥レプリカバッファ回路；ＳＢＵＦ‥サブバッファ回路；ＳＥＭ‥半導体集積回路；ＳＷ１、ＳＷ２‥スイッチ回路；ＳＹＳ‥システム；ＴＥＳＴ‥ＬＳＩテスタ

Claims (10)

1. リアル入力信号を受けて出力端子にリアル出力信号を出力するメインバッファ回路と、
   前記メインバッファ回路と同じ回路を含み、レプリカ入力信号を受けてレプリカ出力信号を出力するとともに、所定の頻度でチェック信号を受けて前記レプリカ出力信号を出力するレプリカバッファ回路と、
   前記チェック信号を受けて基準出力信号を出力する基準バッファ回路と、
   前記レプリカ出力信号および前記基準出力信号を受け、前記レプリカ出力信号が前記基準出力信号より遅いことを検出したことに応答して、検出信号を活性化する判定回路と、
   検出信号の活性化中に動作し、前記リアル入力信号を受けて前記出力端子にサブリアル出力信号を出力するサブバッファ回路とを備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記レプリカバッファ回路は、前記リアル入力信号を前記レプリカ入力信号として受けることを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記チェック信号が供給されるときに、前記リアル入力信号の前記レプリカバッファ回路への供給を禁止する禁止回路を備えていることを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   前記リアル入力信号の供給頻度より高い頻度で前記レプリカ入力信号を生成する周期回路を備えていることを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記周期回路は、外部クロック信号に応じて前記レプリカ入力信号を生成するクロック生成回路を備えていることを特徴とする半導体集積回路。
6. 請求項５記載の半導体集積回路において、
   前記メインバッファ回路および前記サブバッファ回路を各々有する複数のバッファ部を備え、
   前記レプリカバッファ回路、前記基準バッファ回路、前記判定回路は、前記バッファ部に共通に設けられていることを特徴とする半導体集積回路。
7. 請求項１記載の半導体集積回路において、
   前記チェック信号を所定の周期で生成するチェック信号生成回路を備えていることを特徴とする半導体集積回路。
8. 請求項１記載の半導体集積回路において、
   電源電圧を受け、前記電源電圧が第１電圧を超えたときにスタータ信号を活性化するパワーオン回路と、
   前記スタータ信号の活性化に応答して前記チェック信号を生成するチェック信号生成回路とを備えていることを特徴とする半導体集積回路。
9. 請求項１記載の半導体集積回路において、
   前記基準バッファ回路の駆動能力は、前記レプリカバッファ回路の駆動能力より小さいことを特徴とする半導体集積回路。
10. 請求項１ないし請求項９のいずれか１項記載の半導体集積回路と、前記半導体集積回路をアクセスするコントローラとを備えたシステム。

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