JP3237112B2 - 半導体集積回路及びそのスルーレート制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力バッファ回路
に好適な半導体集積回路及びそのスルーレート制御方法
に関し、特に半導体集積回路で生成される信号のスルー
レートを自動的に適正範囲に補正する技術に関する。

【０００２】

【従来の技術】従来、半導体集積回路で構成された出力
バッファ回路として、例えば図１３に示すような、ＣＭ
ＯＳトランジスタで構成された反転タイプの出力バッフ
ァ回路が知られている。この出力バッファ回路では、ｐ
チャンネルＭＯＳトランジスタのソースは電源に接続さ
れ、ｎチャンネルＭＯＳトランジスタのソースは接地さ
れている。また、ｐチャンネルＭＯＳトランジスタのド
レイン及びｎチャンネルＭＯＳトランジスタのドレイン
は共に出力端子Ｏｕｔに接続され、更にｐチャンネルＭ
ＯＳトランジスタのゲート及びｎチャンネルＭＯＳトラ
ンジスタのゲートは共に入力端子Ｉｎに接続されてい
る。

【０００３】この出力バッファ回路は、その入力端子Ｉ
ｎに、図１４（Ａ）に示すような入力信号が供給される
と、図１４（Ｂ）及び図１４（Ｃ）に示すような信号、
即ち入力信号から出力バッファ回路の伝播遅延時間だけ
遅れ、且つ位相が反転された信号を出力する。

【０００４】ところで、半導体集積回路では、例えば製
造バラツキ、使用温度、使用電圧、経年変化等によって
該半導体集積回路で生成される信号のスルーレートが変
化することが知られている。以下では、このスルーレー
トが最大、つまり生成される信号の変化が急峻な場合を
「ファスト条件」と言い、スルーレートが最小、つまり
生成される信号の変化が緩慢な場合を「スロー条件」と
言う。

【０００５】図１４（Ｂ）は、上記出力バッファ回路が
ファスト条件にある場合の出力信号の波形を示す。この
場合、出力信号の基準時刻からのディレイ時間は最も短
くなる。なお、基準時刻とは、図１４（Ａ）に示すよう
に、入力信号がスレッショルド電圧Ｖｔｈより小さくな
った時刻をいう。このファスト条件では、出力信号の立
ち上がり変化の部分で発生するオーバーシュート、及び
出力信号の立ち下がり変化の部分で発生するアンダーシ
ュートがそれぞれ大きくなり、この出力信号を受け取る
回路に悪影響を及ぼす。

【０００６】図１４（Ｃ）は、上記出力バッファ回路が
スロー条件にある場合の出力信号の波形を示す。この場
合、オーバーシュートやアンダーシュートは小さいが、
波形の立ち上がり変化が緩慢であるので、出力信号の基
準時刻からの遅延時間は最も長くなる。その結果、この
出力信号を受け取る回路が正常に動作しない場合が発生
する。

【０００７】以上のように、図１３に示す従来の出力バ
ッファ回路では、製造バラツキ、使用温度、使用電圧、
経年変化等によって該半導体集積回路で生成される信号
のスルーレートが変化するので、この出力バッファ回路
からの出力信号を受け取る回路に過度のストレスがかか
ったり誤動作するという問題が生じている。そこで、こ
のような問題を解消するために、従来、幾つかの技術が
開発されている。

【０００８】例えば、実開平５-５７９３１号公報（発
明の名称は「半導体集積回路」）には、外部から入力信
号が供給された場合にスルーレートが補正された信号を
出力する出力バッファ回路が開示されている。この「出
力バッファ回路」は、図１３に示すような「バッファ回
路」が並列に複数接続されることにより構成されてい
る。各バッファ回路は、ｐチャンネルＭＯＳトランジス
タとｎチャンネルＭＯＳトランジスタとが直列接続され
て構成されている。この出力バッファ回路では、外部か
らの制御信号に応じてアクティブにするバッファ回路の
数を制御することによりスルーレートが制御される。

【０００９】また、特開昭６３−９２２０号公報には、
信号の遅延時間やクロックのデューティを外部から制御
できる出力バッファ回路が開示されている。この出力バ
ッファ回路は、ｐチャンネルＭＯＳトランジスタを制御
する信号とｎチャンネルＭＯＳトランジスタを制御する
信号とが外部から別々に供給される点を除けば、上記実
開平５-５７９３１号公報に記載の半導体集積回路とほ
ぼ同様である。

【００１０】また、特開平４−１１７７１２号公報に
は、外部からの制御により内部機能ブロックの駆動能力
を制御できる半導体集積回路が開示されている。この半
導体集積回路に含まれる可変駆動回路は、上記実開平５
-５７９３１号公報に記載の半導体集積回路とほぼ同様
の構成を有し、外部からの制御信号に応じて駆動能力を
変化させることにより信号の遅延時間を変化させる。

【００１１】更に、特開昭６４−２０７２０号公報に
は、負荷によらずに一定の遅延時間に自動的に調整でき
る出力バッファ回路が開示されている。この出力バッフ
ァ回路は、上記実開平５−５７９３１号公報に記載の半
導体集積回路と同様に、並列に接続された複数のバッフ
ァ回路（インバータ）を備えている。そして、当該出力
バッファ回路からの出力信号をモニタし、このモニタ結
果に応じてアクティブにするバッファ回路の数を調整す
ることにより駆動能力を制御し、以て遅延時間を一定に
する。

【００１２】

【発明が解決しようとする課題】上記実開平５−５７９
３１号公報、特開昭６３−９２２０号公報及び特開平４
−１１７７１２号公報に開示された回路は何れも、アク
ティブにするバッファ回路の数を外部からの制御信号に
応じて制御することによりスルーレートを変化させ、以
て該回路に入力された信号の遅延時間を制御する。従っ
て、製造ばらつきや周囲環境に基づいて変化した出力特
性を本来の出力特性に補正するためには、先ず完成した
回路の出力特性を測定し、該測定結果に基づき制御信号
を生成する必要がある。また、例えば周囲温度の変化に
伴って回路の出力特性がダイナミックに変化するような
場合は、上記制御信号をダイナミックに変化させる必要
があり、制御信号の生成が困難である。

【００１３】また、特開昭６４−２０７２０号公報に開
示された出力バッファ回路は、出力信号をフィードバッ
クすることによって駆動能力を変化させる。従って、バ
ッファ回路がアクティブ又はインアクティブにされるま
でに時間がかかり、遅延時間を調整するという所期の目
的を達成できない可能性がある。また、この出力バッフ
ァ回路は、負荷容量の変動に対する補償はできるが、経
時変化や電圧変化に基づく特性の変化は補償できない。

【００１４】本発明は、上述した諸問題を解消するため
になされたものであり、製造バラツキ、使用温度、使用
電圧、経年変化等に起因するスルーレートの変化を補正
できる半導体集積回路及びそのスルーレート制御方法を
提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の第１の態様に係
る半導体集積回路は、上記目的を達成するために、関数
ｆ₁で表される遅延特性を有するように集積回路チップ
上に形成された制御対象回路と、前記関数ｆ₁に比例す
る関数ｆ₂で表される遅延特性を有するように前記集積
回路チップ上に形成されたモニタ回路と、該モニタ回路
を通過する信号の遅延時間に基づき制御信号を生成する
制御信号生成手段と、該制御信号生成手段からの制御信
号に応じて前記制御対象回路の遅延特性を補正し、以て
前記制御対象回路から出力される信号のスルーレートを
補正する補正手段、を備えている。

【００１６】この第１の態様に係る半導体集積回路にお
いては、前記制御信号生成手段は、前記遅延時間に対応
するパルス幅を有するパルス信号を生成するパルス生成
回路と、該パルス生成回路で生成されたパルス信号のパ
ルス幅を検出するパルス検出回路、とを有し、該パルス
検出回路で検出されたパルス幅に基づき前記制御信号を
生成するように構成できる。

【００１７】この場合、前記パルス生成回路は、外部か
ら入力された信号に応答して前記遅延時間に対応するパ
ルス幅を有するパルス信号を生成し、前記パルス検出回
路は、外部から入力されたクロック信号に同期して前記
パルス生成回路で生成されたパルス信号のパルス幅を検
出するように構成できる。或いは、前記パルス生成回路
は、外部から入力されたクロック信号に応答して前記遅
延時間に対応するパルス幅を有するパルス信号を生成
し、前記パルス検出回路は、前記システムクロック信号
に同期して前記パルス生成回路で生成されたパルス信号
のパルス幅を検出するように構成できる。

【００１８】また、前記制御対象回路は、出力端同士が
接続された複数のバッファ回路を有し、前記補正手段
は、前記制御信号生成手段からの制御信号に応じてアク
ティブにするバッファ回路の数を変えることにより前記
制御対象回路の遅延特性を補正するように構成できる。
この場合、前記補正手段は、前記複数のバッファ回路の
少なくとも１つを常時アクティブにし、残余のバッファ
回路のそれぞれを前記制御信号生成手段からの制御信号
に応じてアクティブ又はインアクティブにすることによ
り前記制御対象回路の遅延特性を補正するように構成で
きる。また、前記残余のバッファ回路がｎ個（ｎは正の
整数）である場合に、前記モニタ回路の遅延特性を表す
関数ｆ₂は、前記制御信号生成手段で生成される制御信
号が前記残余のバッファ回路中のｎ／２個、（ｎ＋１）
／２又は（ｎ−１）／２個をアクティブにする遅延特性
となるように、即ち、前記制御信号生成手段で生成され
る制御信号が前記残余のバッファ回路の半分程度をアク
ティブにする遅延特性となるように決定できる。

【００１９】また、この第１の態様に係る半導体集積回
路においては、前記モニタ回路は、インバータ回路又は
トランスファーゲート回路で構成できる。また、前記制
御対象回路を構成する複数のバッファ回路の一部は、関
数ｆ₁で表される遅延特性を有するように形成し、他の
一部は前記関数ｆ₁に比例する関数ｆ₃で表される遅延特
性を有するように形成することができる。また、前記制
御対象回路は、前記集積回路チップ内で生成された信号
又は外部から入力された信号を外部に出力するための出
力バッファ回路とすることができる。

【００２０】更に、前記制御対象回路は、ｐチャンネル
ＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタ
とを含み、前記モニタ回路は、ｐチャンネルＭＯＳトラ
ンジスタ及びｎチャンネルＭＯＳトランジスタを含み、
該モニタ回路に含まれるｐチャンネルＭＯＳトランジス
タ及びｎチャンネルＭＯＳトランジスタのゲート幅と前
記制御対象回路に含まれるｐチャンネルＭＯＳトランジ
スタ及びｎチャンネルＭＯＳトランジスタのゲート幅と
を異ならしめることにより前記関数ｆ₁に比例する前記
関数ｆ₂が決定されるように構成できる。

【００２１】また、本発明の第２の態様に係る半導体集
積回路は、上記と同様の目的で、出力端同士が接続され
た複数のバッファ回路から成る出力バッファ回路と、該
出力バッファ回路の遅延特性を該出力バッファ回路に信
号を加えることなく評価し、該評価結果に基づいて前記
複数のバッファ回路のうちアクティブにするバッファ回
路の数を調整して前記出力バッファ回路の遅延特性を補
正し、以て前記出力バッファ回路から出力される信号の
スルーレートを補正する遅延制御回路、を備えている。

【００２２】この場合、前記遅延制御回路は、前記複数
のバッファ回路の少なくとも１つを常時アクティブに
し、残余のバッファ回路のそれぞれを前記評価結果に基
づいてアクティブ又はインアクティブにすることにより
前記出力バッファ回路の遅延特性を補正するように構成
できる。

【００２３】また、本発明の第３の態様に係る半導体集
積回路のスルーレート制御方法は、上記と同様の目的
で、関数ｆ₁で表される遅延特性を有するように集積回
路チップ上に形成された制御対象回路のスルーレートを
制御する半導体集積回路のスルーレート制御方法であっ
て、前記関数ｆ₁に比例する関数ｆ₂で表される特性を有
するように前記集積回路チップ上にモニタ回路を形成す
る第１ステップと、該第１ステップで形成されたモニタ
回路を通過する信号の遅延時間に基づき制御信号を生成
する第２ステップと、該第２ステップで生成された制御
信号に応じて前記制御対象回路の遅延特性を補正し、以
て前記制御対象回路から出力される信号のスルーレート
を補正する第３ステップ、とを備えている。この場合
も、前記制御対象回路は、前記集積回路チップ内で生成
された信号を外部に出力するための出力バッファ回路と
することができ、以下においても同じである。

【００２４】この第３の態様に係る半導体集積回路のス
ルーレート制御方法においては、前記第２ステップは、
前記遅延時間に対応するパルス幅を有するパルス信号を
生成する第５ステップと、該第５ステップで生成された
パルス信号のパルス幅を検出する第６ステップとを有
し、該第６ステップで検出されたパルス幅に基づき前記
制御信号を生成する。

【００２５】この場合、前記第５ステップでは、外部か
ら入力された信号に応答して前記遅延時間に対応するパ
ルス幅を有するパルス信号を生成し、前記第６ステップ
では、外部から入力されたクロック信号に同期して前記
第５ステップで生成されたパルス信号のパルス幅を検出
するように構成できる。或いは、前記第５ステップで
は、外部から入力されたクロック信号に応答して前記遅
延時間に対応するパルス幅を有するパルス信号を生成
し、前記第６ステップでは、前記クロック信号に同期し
て前記第５ステップで生成されたパルス信号のパルス幅
を検出するように構成できる。

【００２６】また、前記制御対象回路は、出力端同士が
接続された複数のバッファ回路を有し、前記第２ステッ
プでは、前記制御信号に応じてアクティブにするバッフ
ァ回路の数を変えることにより前記制御対象回路の遅延
特性を補正するように構成できる。この場合、前記第２
ステップでは、前記複数のバッファ回路の少なくとも１
つを常時アクティブにし、残余のバッファ回路のそれぞ
れを前記制御信号生成手段からの制御信号に応じてアク
ティブ又はインアクティブにすることにより前記制御対
象回路の遅延特性を補正するように構成できる。また、
前記残余のバッファ回路がｎ個（ｎは正の整数）である
場合に、前記モニタ回路の遅延特性を表す関数ｆ₂は、
前記制御信号が前記残余のバッファ回路中のｎ／２個、
（ｎ＋１）／２又は（ｎ−１）／２個をアクティブにす
る遅延特性となるように、即ち、前記制御信号生成手段
で生成される制御信号が前記残余のバッファ回路の半分
程度をアクティブにする遅延特性となるように決定でき
る。

【００２７】また、この第３の態様に係る半導体集積回
路のスルーレート制御方法においては、前記制御対象回
路を構成する複数のバッファ回路の一部は、関数ｆ₁で
表される遅延特性を有するように形成し、他の一部は前
記関数ｆ₁に比例する関数ｆ₃で表される遅延特性を有す
るように形成することができる。

【００２８】更に、前記制御対象回路は、ｐチャンネル
ＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタ
とを含み、前記モニタ回路は、ｐチャンネルＭＯＳトラ
ンジスタ及びｎチャンネルＭＯＳトランジスタを含み、
該モニタ回路に含まれるｐチャンネルＭＯＳトランジス
タ及びｎチャンネルＭＯＳトランジスタのゲート幅と前
記制御対象回路に含まれるｐチャンネルＭＯＳトランジ
スタ及びｎチャンネルＭＯＳトランジスタのゲート幅と
を異ならしめることにより前記関数ｆ₁に比例する前記
関数ｆ₂が決定されるように構成できる。

【００２９】

【発明の実施形態】以下、本発明の実施の形態を図面を
参照しながら詳細に説明する。以下においては、本発明
の制御対象回路は、４個のバッファ回路から成る出力バ
ッファ回路で構成されるものとする。また、全ての論理
素子はＣＭＯＳトランジスタで構成されるものとする。

【００３０】図１は、本発明の実施の形態に係る半導体
集積回路の回路図を示す。この半導体集積回路は、入力
端子Ｉｎに信号が入力された場合に、スルーレートが補
正された信号を出力端子Ｏｕｔから出力する。

【００３１】この半導体集積回路は、１つの集積回路チ
ップ上に形成されたモニタ回路１０、パルス生成回路１
１、パルス検出回路２０、制御回路３０及び出力バッフ
ァ回路４０から構成されている。そして、入力端子Ｉｎ
から入力された信号が制御回路３０に供給される。この
入力端子Ｉｎには、該半導体集積回路の内部で生成され
た信号が供給されるように構成してもよいし、外部から
の信号が供給されるように構成してもよい。例えば、半
導体集積回路がプロセッサ、カウンタ、レジスタ等とい
った所定の機能を有するＭＳＩ又はＬＳＩである場合
は、該半導体集積回路内部で生成された信号を入力端子
Ｉｎに供給するように構成できる。

【００３２】また、制御クロック入力端子１から入力さ
れた制御クロック信号ＣＣＫがモニタ回路１０及びパル
ス生成回路１１に供給され、システムクロック入力端子
２から入力されたシステムクロック信号ＳＣＫがパルス
検出回路２０に供給される。システムクロック信号ＳＣ
Ｋとしては、この半導体集積回路全体を動作させるため
のフリーランクロックが使用される。制御クロック信号
ＣＣＫとしては、システムクロック信号に同期するパル
スが間欠的に出現する信号が使用される。

【００３３】上記パルス生成回路１１及びパルス検出回
路２０は本発明の制御信号生成手段に対応し、制御回路
３０は本発明の補正手段に対応し、出力バッファ回路４
０は本発明の制御対象回路に対応する。また、本発明の
遅延制御回路は、モニタ回路１０、パルス生成回路１
１、パルス検出回路２０及び制御回路３０から構成され
ている。

【００３４】モニタ回路１０は、制御クロック入力端子
１から入力された制御クロック信号ＣＣＫを遅延させる
ことにより遅延量の異なる３つの遅延信号ＤＬＹ１、Ｄ
ＬＹ２及びＤＬＹ３を生成する。

【００３５】このモニタ回路１０は、インバータ回路１
３、遅延回路１４及び遅延回路１５が直列に接続される
ことにより構成されている。インバータ回路１３は、例
えば図１２に示すようなＣＭＯＳトランジスタで構成で
きる。また、遅延回路１４及び１５は、例えば図２に示
すような、ＣＭＯＳトランジスタで構成されたインバー
タ回路を直列に２段接続した回路、又は図３に示すよう
な、一対のｐチャンネルＭＯＳトランジスタとｎチャン
ネルＭＯＳトランジスタとから構成されたトランスファ
ーゲート回路を用いることができる。

【００３６】モニタ回路１０を構成するｐチャンネルＭ
ＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタ
は、後述する出力バッファ回路４０を構成するｐチャン
ネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトラン
ジスタと相似になるように作製される。ここで、「相
似」とは、出力バッファ回路４０で使用されるｐチャン
ネルＭＯＳトランジスタ及びｎチャンネルＭＯＳトラン
ジスタのドレイン電流特性に依存する遅延特性を関数ｆ
₁で表し、モニタ回路１０で使用されるｐチャンネルＭ
ＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタ
のドレイン電流特性に依存する遅延特性を関数ｆ₂で表
した場合に、関数ｆ₂が関数ｆ₁に比例することを言う。

【００３７】この場合、ドレイン電流特性を決定する種
々のパラメータのうち、モニタ回路１０を構成するｐチ
ャンネルＭＯＳトランジスタ及びｎチャンネルＭＯＳト
ランジスタのゲート幅Ｗ２だけが、出力バッファ回路４
０を構成するｐチャンネルＭＯＳトランジスタ及びｎチ
ャンネルＭＯＳトランジスタのゲート幅Ｗ１と異なるよ
うに作製される。これにより、上記各ＭＯＳトランジス
タのドレイン電流の線形性を失うことなく関数ｆ₁に比
例する関数ｆ₂を得ることができる。

【００３８】このモニタ回路１０は、インバータ回路１
３に入力された制御クロック信号ＣＣＫをインバータ回
路１３の伝播遅延時間だけ遅延させた遅延信号ＤＬＹ１
を生成する。また、この遅延信号ＤＬＹ１を遅延回路１
４の伝播遅延時間だけ遅延させた遅延信号ＤＬＹ２を生
成する。更に、この遅延信号ＤＬＹ２を遅延回路１５の
伝播遅延時間だけ遅延させた遅延信号ＤＬＹ３を生成す
る。このモニタ回路１０で生成された信号ＤＬＹ１、Ｄ
ＬＹ２及びＤＬＹ３は、パルス生成回路１１に供給され
る。

【００３９】パルス生成回路１１は、制御クロック信号
ＣＣＫに同期して同時に立ち上がる３つの信号ＰＧ１、
ＰＧ２及びＰＧ３を生成する。これらの信号ＰＧ１、Ｐ
Ｇ２及びＰＧ３の各パルス幅は、「信号ＰＧ１のパルス
幅＜信号ＰＧ２のパルス幅＜信号ＰＧ３のパルス幅」な
る関係を有する。

【００４０】このパルス生成回路１１は、ＡＮＤ回路１
６、１７及び１８から構成されている。ＡＮＤ回路１
６、１７及び１８のそれぞれの一方の入力端子は制御ク
ロック入力端子１に接続され、そこには制御クロック信
号ＣＣＫが入力される。また、ＡＮＤ回路１６の他方の
端子はインバータ回路１３の出力端子に接続され、そこ
には遅延信号ＤＬＹ１が入力される。また、ＡＮＤ回路
１７の他方の端子は遅延回路１４の出力端子に接続さ
れ、そこには遅延信号ＤＬＹ２が入力される。更に、Ａ
ＮＤ回路１８の他方の端子は遅延回路１５の出力端子に
接続され、そこには遅延信号ＤＬＹ３が入力される。

【００４１】そして、ＡＮＤ回路１５は、制御クロック
信号ＣＣＫと遅延信号ＤＬＹ１との論理積をとることに
より信号ＰＧ１を生成する。また、ＡＮＤ回路１６は、
制御クロック信号ＣＣＫと遅延信号ＤＬＹ２との論理積
をとることにより信号ＰＧ２を生成する。更に、ＡＮＤ
回路１７は、制御クロック信号ＣＣＫと遅延信号ＤＬＹ
３との論理積をとることにより信号ＰＧ３を生成する。
これらの信号ＰＧ１、ＰＧ２及びＰＧ３は、パルス検出
回路２０に供給される。

【００４２】パルス検出回路２０は、パルス生成回路１
１からの信号ＰＧ１、ＰＧ２及びＰＧ３のそれぞれが所
定のスレッショルド電圧Ｖｔｈ以上になったかどうかを
検出し、検出結果を表す制御信号Ｓ１、Ｓ２及びＳ３を
生成する。

【００４３】このパルス検出回路２０は、第１パルス検
出回路２０₁、第２パルス検出回路２０₂及び第３パルス
検出回路２０₃から構成されている。第１パルス検出回
路２０₁は、Ｄタイプの第１フリップフロップ２１₁及び
第２フリップフロップ２２₁から構成されている。これ
ら第１及び第２フリップフロップ２１₁及び２２₁の各非
同期セット端子Ｓはパルス生成回路１１のＡＮＤ回路１
６の出力端子に接続され、そこには信号ＰＧ１が入力さ
れる。また、第１及び第２フリップフロップ２１₁及び
２２₁の各クロック入力端子ＣＬＫはシステムクロック
入力端子２に接続され、そこにはシステムクロック入力
端子２からのシステムクロック信号ＳＣＫが入力され
る。

【００４４】また、第１フリップフロップ２１₁のデー
タ入力端子Ｄは接地され、出力端子Ｑは第２フリップフ
ロップ２２₁のデータ入力端子Ｄに接続されている。そ
して、この第２フリップフロップ２２₁は、その出力端
子Ｑから制御信号Ｓ１を出力する。第２パルス検出回路
２０₂及び第３パルス検出回路２０₃の構成も上記第１パ
ルス検出回路２０₁と同様の構成を有し、それぞれ制御
信号Ｓ２及びＳ３を出力する。これらの制御信号Ｓ１、
Ｓ２及びＳ３は制御回路３０に供給される。

【００４５】制御回路３０は、パルス検出回路２０から
の制御信号Ｓ１、Ｓ２及びＳ３に応じて出力バッファ回
路４０を制御する。この制御回路３０は、４個の制御回
路３０₀、３０₁、３０₂及び３０₃から構成されている。
また、出力バッファ回路４０は、上記制御回路３０₀、
３０₁、３０₂及び３０₃のそれぞれに対応する４個のバ
ッファ回路４０₀、４０₁、４０₂及び４０₃から構成され
ている。

【００４６】各バッファ回路４０₀、４０₁、４０₂及び
４０₃はｐチャンネルＭＯＳトランジスタとｎチャンネ
ルＭＯＳトランジスタとから構成されている。そして、
ｐチャンネルＭＯＳトランジスタのソースは電源に接続
され、ｎチャンネルＭＯＳトランジスタのソースは接地
されている。また、ｐチャンネルＭＯＳトランジスタの
ドレインとｎチャンネルＭＯＳトランジスタのドレイン
とは共に出力端子Ｏｕｔに接続されている。各バッファ
回路４０₀、４０₁、４０₂及び４０₃を構成するｎチャン
ネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラン
ジスタは、同一のディメンジョンで作製される。従っ
て、各バッファ回路４０₀、４０₁、４０₂及び４０₃のド
レイン電流特性、その他の諸特性は同じである。

【００４７】制御回路３１₀は、バッファ回路４０₀を常
時アクティブにする。また、制御回路３０₁、３０₂及び
３０₃のそれぞれは、各パルス検出回路２０₁、２０₂及
び２０₃からの制御信号Ｓ１〜Ｓ３に応じて、残余のバ
ッファ回路４０₁、４０₂及び４０₃のそれぞれをアクテ
ィブ又はインアクティブにする。ここで、「アクティ
ブ」とは、バッファ回路が、入力端子Ｉｎからの入力信
号を出力できるように設定されている状態を言う。ま
た、「インアクティブ」とは、バッファ回路が入力端子
Ｉｎからの入力信号の出力を抑止するように設定されて
いる状態を言う。インアクティブは、バッファ回路の出
力端子をハイインピーダンス状態にすることにより実現
されている。

【００４８】制御回路３０₀は、ＮＡＮＤ回路３１₀、Ｎ
ＯＲ回路３２₀及びインバータ回路３３₀から構成されて
いる。そして、ＮＡＮＤ回路３１₀の一方の入力端子は
電源に接続され、他方の入力端子は入力端子Ｉｎに接続
されている。また、ＮＯＲ回路３２₀の一方の入力端子
はインバータ回路３３₀の出力端子に接続され、他方の
入力端子は入力端子Ｉｎに接続されている。更に、イン
バータ回路３３₀の入力端子は電源に接続されている。
また、ＮＡＮＤ回路３１₀の出力端子はバッファ回路４
０₀のｐチャンネルＭＯＳトランジスタのゲートに接続
され、ＮＯＲ回路３２₀の出力端子はｎチャンネルＭＯ
Ｓトランジスタのゲートに接続されている。

【００４９】この制御回路３０₀は、上記ＮＡＮＤ回路
３１₀の一方の入力端子及びインバータ回路３３₀の入力
端子に電源から高レベル（以下、「Ｈレベル」という）
の信号が印可されることにより、バッファ回路４０₀を
常時アクティブにする。即ち、入力端子ＩｎにＨレベル
の入力信号が印加されると、ＮＡＮＤ回路３１₀から低
レベル（以下、「Ｌレベル」という）の信号が出力さ
れ、ＮＯＲ回路３２₀からＬレベルの信号が出力され
る。これにより、バッファ回路４０₀のｐチャンネルＭ
ＯＳトランジスタがオンになり、ｎチャンネルＭＯＳト
ランジスタはオフになるので、ｐチャンネルＭＯＳトラ
ンジスタとｎチャンネルＭＯＳトランジスタとの接続点
にＨレベルの信号が現れる。

【００５０】一方、入力端子ＩｎにＬレベルの信号が印
加されると、ＮＡＮＤ回路３１₀からＨレベルの信号
が、ＮＯＲ回路３２₀からＨレベルの信号がそれぞれ出
力される。これにより、バッファ回路４０₀のｐチャン
ネルＭＯＳトランジスタはオフになり、ｎチャンネルＭ
ＯＳトランジスタはオンになるので、ｐチャンネルＭＯ
ＳトランジスタとｎチャンネルＭＯＳトランジスタとの
接続点にＬレベルの信号が現れる。以上の動作により、
バッファ回路４０₀は、入力端子Ｉｎへ入力される信号
と同位相の信号を出力する。

【００５１】また、制御回路３０₁は、ＮＡＮＤ回路３
１₁、ＮＯＲ回路３２₁及びインバータ回路３３₁から構
成されている。そして、ＮＡＮＤ回路３１₁の一方の入
力端子はパルス検出回路２０₁の第２フリップフロップ
２２₁の出力端子Ｑに接続され、他方の入力端子は入力
端子Ｉｎに接続されている。また、ＮＯＲ回路３２₁の
一方の入力端子はインバータ回路３３₁の出力端子に接
続され、他方の入力端子は入力端子Ｉｎに接続されてい
る。更に、インバータ回路３３₁の入力端子は上記第２
フリップフロップ２２₁の出力端子Ｑに接続されてい
る。また、ＮＡＮＤ回路３１₁の出力端子はバッファ回
路４０₁のｐチャンネルＭＯＳトランジスタのゲートに
接続され、ＮＯＲ回路３２₁の出力端子はｎチャンネル
ＭＯＳトランジスタのゲートに接続されている。

【００５２】この制御回路３０₁は、上記第２フリップ
フロップ２２₁の出力端子ＱからＮＡＮＤ回路３１₁の一
方の入力端子及びインバータ回路３３₁の入力端子に印
可される制御信号Ｓ１がＨレベルであればバッファ回路
４０₁をアクティブにし、Ｌレベルであればバッファ回
路４０₁をインアクティブにする。

【００５３】即ち、上記制御信号Ｓ１がＨレベルであれ
ば、上記制御回路３０₀と同様の状態になるので、バッ
ファ回路４０₀は、入力端子Ｉｎへ入力される信号と同
位相の信号を出力する。一方、上記制御信号Ｓ１がＬレ
ベルであれば、入力端子Ｉｎから入力される信号のレベ
ルに拘わらず、ＮＡＮＤ回路３１₁はＨレベルの信号
を、ＮＯＲ回路３２₀はＬレベルの信号をそれぞれ出力
する。その結果、バッファ回路４０₁のｐチャンネルＭ
ＯＳトランジスタ及びｎチャンネルＭＯＳトランジスタ
は共にオフになるので、これらの接続点はハイインピー
ダンス状態になる。従って、出力端子Ｏｕｔには常時ア
クティブにされているバッファ回路４０₀からの信号の
みが現れる。

【００５４】制御回路３０₂及び３０₃も、上述した制御
回路３０₁と同様に構成されている。即ち、制御回路３
０₂は第２パルス検出回路２０₂からの制御信号Ｓ２に応
じてバッファ回路４０₂のアクティブ／インアクティブ
を制御し、制御回路３０₃は第３パルス検出回路２０₃か
らの制御信号Ｓ３に応じてバッファ回路４０₃のアクテ
ィブ／インアクティブを制御する。

【００５５】次に、以上のように構成される半導体集積
回路の動作を説明する。

【００５６】先ず、モニタ回路１０及びパルス生成回路
１１の動作を、図４に示したタイミングチャートを参照
しながら説明する。

【００５７】図４（Ａ）に示すような制御クロック信号
ＣＣＫが制御クロック入力端子１に入力されると、イン
バータ回路１３は、図４（Ｂ）に示すような、制御クロ
ック信号ＣＣＫの位相が反転され、且つインバータ回路
１３の伝播遅延時間だけ遅れた遅延信号ＤＬＹ１を出力
する。この遅延信号ＤＬＹ１は遅延回路１４に供給され
ると共にＡＮＤ回路１６の他方の入力端子に供給され
る。

【００５８】遅延信号ＤＬＹ１を受け取った遅延回路１
４は、図４（Ｃ）に示すように、該遅延信号ＤＬＹ１と
同相で、且つ遅延回路１４の伝播遅延時間だけ遅れた遅
延信号ＤＬＹ２を出力する。この遅延信号ＤＬＹ２は遅
延回路１５に供給されると共にＡＮＤ回路１７の他方の
入力端子に供給される。

【００５９】遅延信号ＤＬＹ２を受け取った遅延回路１
５は、図４（Ｄ）に示すように、該遅延信号ＤＬＹ２と
同相で、且つ遅延回路１５の伝播遅延時間だけ遅れた遅
延信号ＤＬＹ３を出力する。この遅延信号ＤＬＹ３はＡ
ＮＤ回路１８の他方の入力端子に供給される。

【００６０】一方、ＡＮＤ回路１６は、遅延信号ＤＬＹ
１と制御クロック信号ＣＣＫとの論理積をとり、図４
（Ｅ）に示すようなパルス状の信号ＰＧ１を出力する。
この信号ＰＧ１のパルス幅は、インバータ回路１３の伝
播遅延時間に相当する。図４（Ｅ）は、信号ＰＧ１のピ
ークがスレッショルド電圧Ｖｔｈに至らない例を示して
いる。

【００６１】また、ＡＮＤ回路１７は、遅延信号ＤＬＹ
２と制御クロック信号ＣＣＫとの論理積をとり、図４
（Ｆ）に示すようなパルス状の信号ＰＧ２を出力する。
この信号ＰＧ２のパルス幅は、インバータ回路１３の伝
播遅延時間と遅延回路１４の伝播遅延時間とを加算した
時間に相当する。図４（Ｆ）は、信号ＰＧ２のピークが
スレッショルド電圧Ｖｔｈ以上であるが電源電圧ＶＤＤ
までは至らない例を示している。

【００６２】更に、ＡＮＤ回路１８は、この遅延信号Ｄ
ＬＹ３と制御クロック信号ＣＣＫとの論理積をとり、図
４（Ｇ）に示すようなパルス状の信号ＰＧ３を出力す
る。この信号ＰＧ３のパルス幅は、インバータ回路１３
の伝播遅延時間、遅延回路１４の伝播遅延時間及び遅延
回路１５の伝播遅延時間を加算した時間に相当する。図
４（Ｄ）は、信号ＰＧ３のピークが電源電圧ＶＤＤに至
った例を示している。

【００６３】ところで、インバータ回路１３、遅延回路
１４及び遅延回路１５のそれぞれを構成するｎチャンネ
ルＭＯＳトランジスタ及びｐチャンネルＭＯＳトランジ
スタは、上述したように、出力バッファ回路４０を構成
するｎチャンネルＭＯＳトランジスタ及びｐチャンネル
ＭＯＳトランジスタと相似になるように作製されてい
る。従って、上記信号ＰＧ１、ＰＧ２及びＰＧ３の各パ
ルス幅はバッファ回路４０を構成するｎチャンネルＭＯ
Ｓトランジスタ及びｐチャンネルＭＯＳトランジスタの
伝播遅延時間を反映している。

【００６４】以上のように、モニタ回路１０及びパルス
生成回路１１は、バッファ回路４０を構成するｎチャン
ネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラン
ジスタの伝播遅延時間を反映したパルス幅を有する３つ
の信号ＰＧ１、ＰＧ２及びＰＧ３を生成し、パルス検出
回路２０に供給する。

【００６５】次に、これらの信号ＰＧ１、ＰＧ２及びＰ
Ｇ３を受け取ったパルス検出回路２０の動作を、図５に
示したタイミングチャートを参照しながら説明する。な
お、第１パルス検出回路２０₁、第２パルス検出回路２
０₂及び第３パルス検出回路２０₃の動作は何れも同じで
あるので、以下では、第１パルス検出回路２０₁の動作
のみを説明する。また、第１〜第３パルス検出回路２０
₁〜２０₃に含まれる各フリップフロップは、初期状態で
は何れもリセットされているものとする。

【００６６】システムクロック入力端子２から、図５
（Ａ）に示すようなシステムクロック信号ＳＣＫが供給
されている状態で、制御クロック入力端子１から、図５
（Ｂ）に示すような間欠的に変化する制御クロック信号
ＣＣＫが入力される場合を考える。

【００６７】システムクロック信号ＳＣＫの区間Ｔ１で
は制御クロック信号ＣＣＫがＬレベルであるので、ＡＮ
Ｄ回路１６から出力される信号ＰＧ１も、図５（Ｃ）に
示すようにＬレベルである。従って、この信号ＰＧ１が
第１及び第２フリップフロップ２１₁及び２２₁の非同期
入力端子Ｓに供給されても、これら第１及び第２フリッ
プフロップ２１₁及び２２₁は変化しない。従って、第１
及び第２フリップフロップ２１₁及び２２₁から出力され
る信号Ｐ１及びＳ１は、図５（Ｄ）及び図５（Ｅ）に示
すように、何れもＬレベルのままである。

【００６８】次いで、システムクロック信号ＳＣＫが区
間Ｔ２の先頭でＬレベルからＨレベルに変化すると、こ
の変化に同期して、第１及び第２フリップフロップ２１
₁及び２２₁には、それらのデータ入力端子Ｄに供給され
ているデータがセットされる。しかし、第１フリップフ
ロップ２１₁のデータ入力端子Ｄは接地されており、ま
た、第２フリップフロップ２２₁のデータ入力端子Ｄに
は第１フリップフロップ２１₁からＬレベルの信号Ｐ１
が供給されているので、信号Ｐ１及び制御信号Ｓ１は何
れもＬレベルのままである。

【００６９】また、システムクロック信号ＳＣＫの区間
Ｔ２において、制御クロック信号ＣＣＫがＨレベルにな
ることにより、ＡＮＤ回路１６は、図５（Ｃ）に示すよ
うなパルス状の信号ＰＧ１を出力する。今、この信号Ｐ
Ｇ１がスレッショルド電圧Ｖｔｈ以上であるとすれば、
この信号ＰＧ１が第１及び第２フリップフロップ２１ ₁
及び２２₁の非同期セット端子Ｓに供給されることによ
り第１及び第２フリップフロップ２１₁及び２２₁は何れ
もセットされる。従って、第１及び第２フリップフロッ
プ２１₁及び２２₁から出力される信号Ｐ１及びＳ１は、
図５（Ｄ）及び図５（Ｅ）に示すように、何れもＨレベ
ルに変化する。

【００７０】次に、システムクロック信号ＳＣＫが区間
Ｔ３の先頭でＬレベルからＨレベルに変化すると、その
変化に同期して、第１フリップフロップ２１₁はリセッ
トされる。従って、信号Ｐ１は、図５（Ｄ）に示すよう
にＬレベルに変化する。一方、第２フリップフロップ２
２₁のデータ入力端子Ｄには第１フリップフロップ２１₁
からＨレベルの信号Ｐ１が供給されているので、該第２
フリップフロップ２１₂の状態は変化しない。従って、
制御信号Ｓ１は、図５（Ｅ）に示すようにＨレベルのま
まである。

【００７１】次に、システムクロック信号ＳＣＫの区間
Ｔ３において、制御クロック信号ＣＣＫがＨレベルにな
ることにより、ＡＮＤ回路１６は、図５（Ｃ）に示すよ
うに、再びパルス状の信号ＰＧ１を出力する。この信号
ＰＧ１が第１フリップフロップ２１₁の非同期セット端
子Ｓに供給されることにより、該第１フリップフロップ
２１₁はセットされる。従って、第１フリップフロップ
２１₁から出力される信号Ｐ１は、図５（Ｄ）に示すよ
うに、再びＨレベルに変化する。一方、第２フリップフ
ロップ２２₁の非同期セット端子Ｓにも信号ＰＧ１が供
給されるが、該第２フリップフロップ２２₁は既にセッ
トされているので、その状態は変化しない。従って、制
御信号Ｓ１は、図５（Ｄ）に示すように、Ｈレベルのま
まである。

【００７２】次に、システムクロック信号ＳＣＫが区間
Ｔ４でＬレベルからＨレベルに変化すると、この変化に
同期して、第１フリップフロップ２１₁はリセットされ
る。従って、信号Ｐ１は、図５（Ｄ）に示すようにＬレ
ベルに変化する。一方、第２フリップフロップ２２₁の
データ入力端子Ｄには第１フリップフロップ２１₁から
Ｈレベルの信号Ｐ１が供給されているので、該第２フリ
ップフロップ２１₂の状態は変化しない。従って、制御
信号Ｓ１は、図５（Ｅ）に示すようにＨレベルのままで
ある。

【００７３】次に、システムクロック信号ＳＣＫの区間
Ｔ４では制御クロック信号ＣＣＫがＬレベルであるの
で、ＡＮＤ回路１６から出力される信号ＰＧ１も、図５
（Ｃ）に示すようにＬレベルである。従って、この信号
ＰＧ１が第１及び第２フリップフロップ２１₁及び２１₂
の非同期入力端子Ｓに供給されても、これらの状態は変
化しない。従って、第１フリップフロップ２１₁から出
力される信号Ｐ１は、図５（Ｄ）に示すように、Ｌレベ
ルのままであり、第２フリップフロップ２２₁から出力
される信号Ｓ２はＨレベルのままである。

【００７４】次に、システムクロック信号ＳＣＫが区間
Ｔ５の先頭でＬレベルからＨレベルに変化すると、その
変化に同期して、第１フリップフロップ２１₁はリセッ
トされる。しかし、第１フリップフロップ２１₁は既に
リセットされているので、信号Ｐ１は、図５（Ｄ）に示
すようにＬレベルのままである。一方、第２フリップフ
ロップ２２₁のデータ入力端子Ｄには第１フリップフロ
ップ２１₁からＬレベルの信号Ｐ１が供給されているの
で、該第２フリップフロップ２１₂はリセットされる。
従って、制御信号Ｓ１は、図５（Ｅ）に示すようにＬレ
ベルに変化する。

【００７５】以上の動作により、システムクロック信号
ＳＣＫの区間Ｔ２からＴ４までは第２フリップフロップ
２２₁がセットされることによって制御信号Ｓ１がＨレ
ベルになる。その結果、この区間では、バッファ回路４
０₁はアクティブにされる。

【００７６】以上のように、バッファ回路４０₁、３０₂
及び３０₃のそれぞれは、パルス検出回路２０からの制
御信号Ｓ１、Ｓ２及びＳ３に応じてアクティブ又はイン
アクティブにされる。この場合、アクティブにされるバ
ッファ回路の数は、各バッファ回路を構成するｎチャン
ネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラン
ジスタの遅延特性に応じて１〜３の間で決定される。そ
の結果、出力端子Ｏｕｔの出力電流を可変にすることが
できるので、出力端子Ｏｕｔから出力される信号のスル
ーレートを制御することができる。

【００７７】上記のように構成される半導体集積回路で
は、モニタ回路１０及び出力バッファ回路４０を構成す
るｎチャンネルＭＯＳトランジスタ及びｐチャンネルＭ
ＯＳトランジスタがファスト条件にある場合、図６に示
すように、パルス生成回路１１から出力される信号ＰＧ
１、ＰＧ２及びＰＧ３の何れもスレッショルド電圧Ｖｔ
ｈに達しない場合がある。この場合は、パルス検出回路
２０からの制御信号Ｓ１、Ｓ２及びＳ３は全てＬレベル
となり、図８に示すように、バッファ回路４０ ₀だけが
アクティブにされ、残余のバッファ回路４０₁、４０₂及
び４０₃は何れもアクティブにされない。

【００７８】逆に、モニタ回路１０及び出力バッファ回
路４０を構成するｎチャンネルＭＯＳトランジスタ及び
ｐチャンネルＭＯＳトランジスタがスロー条件にある場
合、図７に示すように、パルス生成回路１１から出力さ
れる信号ＰＧ１、ＰＧ２及びＰＧ３の全てがスレッショ
ルド電圧Ｖｔｈ以上になる場合がある。この場合は、パ
ルス検出回路２０からの制御信号Ｓ１、Ｓ２及びＳ３は
全てＨレベルとなり、図１０に示すように、バッファ回
路４０₀、４０₁、４０₂及び４０₃の全てがアクティブに
される。

【００７９】そこで、本発明の実施の形態に係る半導体
集積回路では、出力バッファ回路を構成する複数のバッ
ファ回路のうちの半分程度がアクティブになるように、
モニタ回路１０及び出力バッファ回路４０で使用される
ｎチャンネルＭＯＳトランジスタ及びｐチャンネルＭＯ
Ｓトランジスタが設計される。

【００８０】今、バッファ回路４０₀とバッファ回路４
０₁とがアクティブになるようにモニタ回路１０及び出
力バッファ回路４０で使用されるｎチャンネルＭＯＳト
ランジスタ及びｐチャンネルＭＯＳトランジスタが設計
されているとする。この場合、例えば製造のバラツキに
よってファスト条件にあるｎチャンネルＭＯＳトランジ
スタ及びｐチャンネルＭＯＳトランジスタが得られたと
すると、バッファ回路４０₁が自動的にアクティブから
インアクティブに変化するように、上述したモニタ回路
１０、パルス生成回路１１、パルス検出回路２０及び制
御回路３０によって制御される。

【００８１】この場合の入力端子Ｉｎに供給される信号
と出力端子Ｏｕｔから出力される信号との関係を図９に
示す。即ち、出力バッファ回路４０を構成するｎチャン
ネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラン
ジスタがファスト条件にある場合、図９（Ａ）に示すよ
うな信号が入力端子Ｉｎに入力されると、スルーレート
制御がなされない従来の出力バッファ回路では、図９
（Ｂ）の破線で示すように、立ち上がり及び立ち下がり
が急峻な波形を有する信号が得られる。

【００８２】これに対し、この実施の形態に係る半導体
集積回路によってスルーレートが制御されると、図８に
示すようにバッファ回路４０₁がインアクティブにされ
ることによりスルーレートが小さくなるので、図９
（Ｂ）の実線で示すような立ち上がり及び立ち下がりの
速度が抑制された、望ましい波形を有する信号が得られ
る。

【００８３】一方、例えば製造のバラツキによってスロ
ー条件にあるｎチャンネルＭＯＳトランジスタ及びｐチ
ャンネルＭＯＳトランジスタが得られたとすると、バッ
ファ回路４０₂及び４０₃が自動的にインアクティブから
アクティブに変化するように、上述したモニタ回路１
０、パルス生成回路１１、パルス検出回路２０及び制御
回路３０によって制御される。

【００８４】この場合の入力端子Ｉｎに供給される信号
と出力端子Ｏｕｔから出力される信号との関係を図１１
に示す。即ち、出力バッファ回路４０を構成するｎチャ
ンネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラ
ンジスタがスロー条件にある場合、図１１（Ａ）に示す
ような信号が入力端子Ｉｎに入力されると、スルーレー
ト制御がなされない従来の出力バッファ回路では、図１
１（Ｂ）の破線で示すように、立ち上がり及び立ち下が
りが緩やかな波形がを有する信号が得られる。

【００８５】これに対し、この実施の形態に係る半導体
集積回路によってスルーレートが制御されると、図１０
に示すようにバッファ回路４０₂及び４０₃がアクティブ
にされることによりスルーレートが大きくなるので、図
１１（Ｂ）の実線で示すような立ち上がり及び立ち下が
りの速度が大きくなった、望ましい波形を有する信号が
得られる。

【００８６】以上説明した実施の形態では、制御対象回
路として出力バッファ回路を用いた例を説明したが、本
発明は出力バッファ回路に限定されず、種々の回路を制
御対象回路とすることができる。例えば、集積回路内部
のクロックドライバのように、多くの素子を駆動する回
路を制御対象回路とすることができる。

【００８７】また、上述した実施の形態では、パルス生
成回路１１に制御クロック信号ＣＣＫを供給し、パルス
検出回路２０にシステムクロック信号ＳＣＫを供給する
構成としたが、図１２に示すように、パルス生成回路１
１及びパルス検出回路２０の双方にシステムクロック信
号ＳＣＫを供給するように構成できる。この場合、クロ
ック入力端子を減らすことができるので半導体集積回路
のピン数を減らすことができる。また、外部回路で制御
クロック信号ＣＣＫを生成する必要もないので、この半
導体集積回路を利用が簡単になる。

【００８８】また、上述した実施の形態では、各バッフ
ァ回路４０₀〜４０₃は同一のディメンジョンで作製した
ものを用いたが、これらは同一のディメンジョンで作製
される必要はない。但し、バッファ回路４０₀〜４０₃の
一部を、関数ｆ₁で表される遅延特性を有するように形
成すれば、他の一部は前記関数ｆ₁に比例する関数ｆ₃で
表される遅延特性を有するように形成する必要がある。
これは、バッファ回路４０₁〜４０₃を構成するｎチャン
ネルＭＯＳトランジスタ及びｐチャンネルＭＯＳトラン
ジスタのゲート幅だけを変更することにより実現でき
る。

【００８９】例えば、常時アクティブにされるバッファ
回路４０₀を構成するｎチャンネルＭＯＳトランジスタ
及びｐチャンネルＭＯＳトランジスタのゲート幅をＷと
した場合、残余のバッファ回路４０₁〜４０₃を構成する
ｎチャンネルＭＯＳトランジスタ及びｐチャンネルＭＯ
Ｓトランジスタのゲート幅を０．５Ｗとすることができ
る。この構成によれば、バッファ回路を構成するＭＯＳ
トランジスタのドレイン電流を細かい単位で増減できる
ので、スルーレートを細かく制御できる。

【００９０】更に、残余のバッファ回路４０₁〜４０₃を
構成するｎチャンネルＭＯＳトランジスタ及びｐチャン
ネルＭＯＳトランジスタのゲート幅を全て同一にする必
要もない。例えば、残余のバッファ回路４０₁〜４０₃の
一部を構成するｎチャンネルＭＯＳトランジスタ及びｐ
チャンネルＭＯＳトランジスタの一部を０．５Ｗ、他の
一部を構成するｎチャンネルＭＯＳトランジスタ及びｐ
チャンネルＭＯＳトランジスタのゲート幅を０．４、更
に他の一部を構成するｎチャンネルＭＯＳトランジスタ
及びｐチャンネルＭＯＳトランジスタのゲート幅を０．
３といった具合に、要求される仕様に応じて任意に構成
できる。

【００９１】

【発明の効果】以上詳述したように、本発明によれば、
製造バラツキ、使用温度、使用電圧、経年変化等に起因
するスルーレートの変化を補正できる半導体集積回路及
びそのスルーレート制御方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体集積回路の構
成を示す回路図である。

【図２】図１に示したモニタ回路の一例を示す回路図で
ある。

【図３】図１に示したモニタ回路の他の例を示す回路図
である。

【図４】図１に示したパルス発生回路の動作を示すタイ
ミングチャートである。

【図５】図１に示したパルス検出回路の動作を示すタイ
ミングチャートである。

【図６】本発明の半導体集積回路でファスト条件が成立
する場合の動作を示すタイミングチャートである。

【図７】本発明の半導体集積回路でスロー条件下が成立
する場合の動作を示すタイミングチャートである。

【図８】図１に示した出力バッファ回路において、ファ
スト条件が成立する場合にアクティブにされるバッファ
回路を説明するための図である。

【図９】図１に示した出力バッファ回路において、ファ
スト条件が成立する場合にスルーレートを制御した場合
とそうでない場合の波形を比較して示す図である。

【図１０】図１に示した出力バッファ回路において、ス
ロー条件が成立する場合にアクティブにされるバッファ
回路を説明するための図である。

【図１１】図１に示した出力バッファ回路において、ス
ロー条件が成立する場合にスルーレートを制御した場合
とそうでない場合の波形を比較して示す図である。

【図１２】本発明の他の実施の形態に係る半導体集積回
路の構成を示す回路図である。

【図１３】従来の出力バッファ回路の構成を示す回路図
である。

【図１４】図１３に示した出力バッファ回路の入力信号
の波形及び出力信号の波形を示す図である。

【符号の説明】

１ 制御クロック入力端子 ２ システムクロック入力端子 １０ モニタ回路 １１ パルス生成回路 １３ インバータ回路 １４、１５ 遅延回路 １６、１７、１８ ＡＮＤ回路 ２０ パルス検出回路 ２０₁ 第１パルス検出回路 ２０₂ 第２パルス検出回路 ２０₃ 第３パルス検出回路 ２１₁ 第１フリップフロップ ２２₁ 第２フリップフロップ ３０ 制御回路 ３０₀〜３０₃ 制御回路 ３１₀〜３１₃ ＮＡＮＤ回路 ３２₀〜３２₃ ＮＯＲ回路 ３３₀〜３３₃ インバータ回路 ４０ 出力バッファ回路 ４０₀〜４０₃ バッファ回路

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】関数ｆ₁で表される遅延特性を有するよう
   に集積回路チップ上に形成された制御対象回路と、 前記関数ｆ₁に比例する関数ｆ₂で表される遅延特性を有
   するように前記集積回路チップ上に形成されたモニタ回
   路と、 該モニタ回路を通過する信号の遅延時間に応じた電圧値
   を有するパルス信号を生成するパルス生成回路と、 該パルス生成回路で生成されたパルス信号の電圧値を検
   出するパルス検出回路と、 該パルス検出回路で検出された電圧値に基づいて生成さ
   れた 制御信号に応じて前記制御対象回路の遅延特性を補
   正し、以て前記制御対象回路から出力される信号のスル
   ーレートを補正する補正手段、 とを備えた半導体集積回路。
2. 【請求項２】前記制御対象回路は、出力端同士が接続さ
   れた複数のバッファ回路、を含み、 前記補正手段は、前記複数のバッファ回路の少なくとも
   １つを常時アクティブにし、残余のｎ個（ｎは正の整
   数）のバッファ回路の各々を前記制御信号に応じてアク
   ティブ又はインアクティブにすることにより前記制御対
   象回路の遅延特性を補正し、以て前記制御対象回路から
   出力される信号のスルーレートを補正する半導体集積回
   路であって、 前記モニタ回路の遅延特性を表す関数ｆ ₂ は、前記制御
   信号が前記残余のｎ個のバッファ回路中のｎ／２個、
   （ｎ＋１）／２又は（ｎ−１）／２個をアクティブにす
   る遅延特性となるように決定される、 請求項１に記載の
   半導体集積回路。
3. 【請求項３】前記制御対象回路を構成する前記複数のバ
   ッファ回路の一部は、関数ｆ ₁ で表される遅延特性を有
   するように形成され、他の一部は前記関数ｆ ₁ に比例す
   る関数ｆ ₃ で表される遅延特性を有するように形成され
   る請求項２に記載の半導体集積回路。
4. 【請求項４】関数ｆ ₁ で表される遅延特性を有するよう
   に集積回路チップ上に形成された制御対象回路のスルー
   レートを制御する半導体集積回路のスルーレ ート制御方
   法であって、 前記関数ｆ ₁ に比例する関数ｆ ₂ で表される遅延特性を有
   するように前記集積回路チップ上にモニタ回路を形成す
   るステップと、 該形成されたモニタ回路を通過する信号の遅延時間に応
   じた電圧値を有するパルス信号を生成するステップと、 該生成されたパルス信号の電圧値を検出するステップ
   と、 該検出された電圧値に基づいて生成された制御信号に応
   じて前記制御対象回路の遅延特性を補正し、以て前記制
   御対象回路から出力される信号のスルーレートを補正す
   るステップ、 とを備えた半導体集積回路のスルーレート制御方法。
5. 【請求項５】前記制御対象回路は、出力端同士が接続さ
   れた複数のバッファ回路、を含み、 前記スルーレートを補正するステップは、前記複数のバ
   ッファ回路の少なくとも１つを常時アクティブにし、残
   余のｎ個（ｎは正の整数）のバッファ回路の各々を前記
   制御信号に応じてアクティブ又はインアクティブにする
   ことにより前記制御対象回路の遅延特性を補正し、以て
   前記制御対象回路から出力される信号のスルーレートを
   補正し、 前記モニタ回路の遅延特性を表す関数ｆ ₂ は、前記制御
   信号が前記残余のｎ個のバッファ回路中のｎ／２個、
   （ｎ＋１）／２又は（ｎ−１）／２個をアクティブにす
   る遅延特性となるように決定される、請求項４に記載の
   半導体集積回路のスルーレート制御方法。
6. 【請求項６】前記制御対象回路を構成する前記複数のバ
   ッファ回路の一部は、関数ｆ ₁ で表される遅延特性を有
   するように形成され、他の一部は前記関数ｆ ₁ に比例す
   る関数ｆ ₃ で表される遅延特性を有するように形成され
   る請求項５に記載の半導体集積回路のスルーレート制御
   方法。