JP3278597B2

JP3278597B2 - 遅延回路

Info

Publication number: JP3278597B2
Application number: JP33562397A
Authority: JP
Inventors: 秀一井出
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1997-12-05
Filing date: 1997-12-05
Publication date: 2002-04-30
Anticipated expiration: 2017-12-05
Also published as: JPH11168363A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延回路に関し、特
に半導体集積回路で構成されかつ回路規模の小さい遅延
回路に関する。

【０００２】

【従来の技術】従来、半導体集積回路で構成される遅延
回路として、例えば、特開平７−２４９９７０号公報に
示される図７（ａ）のようなものがある。図７（ａ）
は、入力端子２１の信号を一定時間遅延させる遅延回路
２２と、信号を反転し、かつ一定時間遅延させるインバ
ータ２３と、前記遅延回路２２とインバータ２３の出力
に接続されたＮＡＮＤ回路２４で構成され、出力端子２
５から遅延信号を出力している。したがって、この信号
の出力タイミング及びパルス幅、つまり、入力信号の立
ち上がりを起点としてパルスを出力するタイミング及び
その出力されるパルスのパルス幅は、遅延回路２２にお
ける遅延時間とインバータ２３における遅延時間との差
に基づいて決定されることになる。このような遅延回路
では、２種類の遅延回路の組み合わせにより、信号の立
ち上がり及び立ち下がりのタイミングを任意に設定でき
ることに特徴がある。また、これと同様な遅延回路とし
て、図７（ｂ）のように、図７（ａ）のＮＡＮＤ回路２
４をＡＮＤ回路２６に変更したものもある。しかしなが
ら、これら図７に示した遅延回路では、単発的信号に対
しては目的の信号を発生できるが、遅延値と信号の繰り
返しサイクルが近い場合に、目的とする信号を発生でき
ないという問題が発生する。

【０００３】具体的な例として、入力信号の論理的に１
である時間をＴ１、論理的に０である時間をＴ０、立ち
上がりの遅延値をＴｄ１、立ち下がりの遅延値をＴｄ０
としたとき、Ｔｄ０−Ｔｄ１＞Ｔ０の場合、信号の前の
サイクルからの干渉によって目的の信号が発生できな
い。この理由を図７（ｂ）回路の動作タイミングチャー
トである図８で説明する。図８において（Ｓ２１）は入
力信号、（Ｓ２２）は遅延回路２２の出力信号、（Ｓ２
３）はインバータ２３の出力信号、（Ｓ２４）はＡＮＤ
回路２６の出力信号、（Ｓ２５）は本来出力したい目的
の信号である。先ず、１番目のサイクルのインバータ２
３の出力（Ｓ２３）は遅延値がＴｄ０遅れて出力され
る。このため、（Ｓ２３）はＴｄ０の遅延で０となり、
さらに入力信号が論理的に１である時間Ｔ１だけ遅れて
１となる。つまりこのＴｄ０＋Ｔ１遅れて、初めて次の
サイクルの遅延信号を出力する準備が可能になる。次の
サイクルの遅延信号の出力は次のサイクルの初めからＴ
ｄ１遅れた値であるため、Ｔｄ０＋Ｔ１は、Ｔ１＋Ｔ０
＋Ｔｄ１より小さい必要がある。つまり、Ｔｄ０＋Ｔ１＜Ｔ１＋Ｔ０＋Ｔｄ１である。この式から、ｄ０―Ｔｄ１＜Ｔ０でなければ、インバータ２３の信号の準備が、次のサイ
クルの遅延信号の立ち上がりに間に合わなくなり、結果
的に信号の立ち上がりが遅れるか、または目的の遅延信
号である（Ｓ２５）のＴｘの部分が出力されないことに
なる。

【０００４】この問題を解決するには、Ｔｄ０を生成す
るインバータ２３の遅延値を大きくしない方法として、
図９のようにインバータ２３の代わりに遅延回路２７を
使用する方法がある。しかしながら、この場合において
も問題がある。今度は、遅延回路２７の遅延値は、入力
信号の立ち下がりに対しての遅延信号の立ち下がりの遅
れ時間となり、任意の遅延時間は設定できない。この場
合、遅延回路２７の遅延時間をＴｄｘ０とするとＴｄ１―Ｔｄｘ０＞Ｔ０において問題が発生する。その理由を図１０のタイミン
グチャートで説明する。

【０００５】図１０において（Ｓ２１）は入力信号、
（Ｓ２２）は遅延回路２２の出力信号、（Ｓ２７）は遅
延回路２７の出力信号、（Ｓ２６）はＡＮＤ回路２６の
出力信号、（Ｓ２５）は本来出力したい目的の信号であ
る。先ず、１番目のサイクルの遅延回路２２の出力（Ｓ
２２）は遅延値がＴｄ１遅れて出力される。このため、
（Ｓ２２）はＴｄ１の遅延で１となり、さらに入力信号
が論理的に１である時間Ｔ１だけ遅れて０となる。つま
りこのＴｄ０から時間Ｔ１分はまだ前のサイクルの信号
の１が出力されている。そのため、この間に遅延回路２
７の信号が１になるとそこに不要なパルスが発生するこ
とになる。つまり、Ｔｄ１＋Ｔ１は、Ｔ１＋Ｔ０＋Ｔｄ
ｘ０より小さい必要がある。これからＴｄ１＋Ｔ１＜Ｔ１＋Ｔ０＋Ｔｄｘ０である。この式からＴｄ１―Ｔｄｘ０＜Ｔ０でなければ、（Ｓ２６）のＴｙに示すように、次のサイ
クルの最初にＴｄｘ０の遅延の不要なパルスが発生する
ことになる。

【０００６】このような、目的とするパルスが出力され
ないこと、あるいは不要なパルスが発生されることを防
止するための遅延回路として、図１１に示す遅延回路が
提案されている。この遅延回路は、信号の立ち下がりを
遅延しない構成としたものである。つまり図９の従来例
の遅延回路２７を遅延無しにした回路と等価な例であ
る。この図１１の遅延回路は、それぞれ一定の遅延時間
を持った任意数であるｎ個の２入力ＡＮＤ回路７１〜７
ｎを有し、これらｎ個の２入力ＡＮＤ回路７１〜７ｎの
それぞれの一方の入力には入力信号Ｓｉｎが入力され、
第１の２入力ＡＮＤ回路１２の他方の入力にも入力信号
Ｓｉｎが入力され、第１の２入力ＡＮＤ回路１２の出力
は、第２の２入力ＡＮＤ回路７２の片側の入力に接続さ
れている。また、第２の２入力ＡＮＤ回路７２の出力
は、第３の２入力ＡＮＤ回路７３の他方の入力に接続さ
れている。この第２の２入力ＡＮＤ回路７２と第３の２
入力ＡＮＤ回路７３の組み合わせが繰り返されて第ｎの
２入力ＡＮＤ回路７ｎの出力が出力遅延信号Ｓｏｕｔと
なっている。

【０００７】この図１１の遅延回路の動作を図１２のタ
イミングチャートを用いて説明する。図１２において
（Ｓｉｎ）に示してある波形は入力信号であり、第１の
２入力ＡＮＤ回路７１は、一定の遅延時間を持っている
ため、第１の２入力ＡＮＤ回路７１の出力は、（Ｓ７
１）に示してある波形の信号となる。入力信号Ｓｉｎを
第１のゲート入力に接続している第２の２入力ＡＮＤ回
路７２の第２のゲート入力に、前記第１の２入力ＡＮＤ
回路７１の出力を接続することにより、前記第２の２入
力ＡＮＤ回路７２の出力信号の立ち上がり波形は（Ｓ７
２）に示すように、入力信号Ｓｉｎに比べて、第１の２
入力ＡＮＤ回路７１が持っている遅延時間と第２の２入
力ＡＮＤ回路７２が持っている遅延時間の和だけ遅れて
出力される。前記第２の２入力ＡＮＤ回路７２の立ち下
がり波形の出力は、入力信号Ｓｉｎを入力していること
により、入力信号Ｓｉｎの立ち下がりに比べて第２の２
入力ＡＮＤ回路７２が持っている遅延時間分だけ遅れて
出力され、第１の２入力ＡＮＤ回路７１が持っている遅
延時間には影響されない。同じく第３の２入力ＡＮＤ回
路７３の出力信号の立ち上がりは、（Ｓ７３）に示すよ
うに、第１から第３の２入力ＡＮＤ回路７１と２入力Ａ
ＮＤ回路７２と２入力ＡＮＤ回路７３がそれぞれ持って
いる遅延時間の和だけ遅れて出力される。第３の２入力
ＡＮＤ回路７３の出力信号の立ち下がりは、入力信号Ｓ
ｉｎに比べて第３の２入力ＡＮＤ回路７３が持つ遅延時
間分だけ遅れて立ち下がる。これが第ｎの２入力ＡＮＤ
回路７ｎまで繰り返され、（Ｓ７ｎ）に示すように、立
ち上がりは、ｎ個の２入力ＡＮＤ回路がそれぞれ持つ遅
延時間の総和分だけ遅れ、立ち下がりは、第ｎの２入力
ＡＮＤ回路７ｎが持つ遅延時間分だけ遅れた信号を生成
することができる。

【０００８】

【発明が解決しようとする課題】このような従来におけ
る、図７（ａ），（ｂ）あるいは図９の遅延回路では、
前記したように、信号の繰り返しサイクルが遅延値に近
い場合に目的の信号を発生することができないという問
題がある。また、これと同時に、遅延回路と出力信号生
成部とが分離しているために回路規模が大きくなるとい
う問題がある。すなわち、任意の遅延時間を持った信号
を生成する場合、その遅延時間に相当する抵抗値が必要
になり、その遅延時間を生成する回路と出力信号を生成
する回路とを分離している為、それぞれの回路が必要に
なる。また、図９の遅延回路における遅延回路２７を遅
延無しにした回路と等価な図１１の遅延回路の場合にお
いても、遅延回路に加えて２入力ＡＮＤ回路を使用して
いるため、これらを構成するＭＯＳトランジスタの数が
多くなり、回路規模が増大してしまう。特に、図１１の
ように、２入力ＡＮＤ回路を多数個必要とした場合に
は、ＭＯＳトランジスタの数が極めて多数となり、回路
規模の増大が顕著なものとなる。

【０００９】本発明の目的は、回路規模を縮小した遅延
回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の遅延回路は、入
力信号を反転させた反転信号を出力する反転回路と、ｎ
個（ｎは１以上の整数）の小型遅延回路とで構成され、
前記小型遅延回路は、３つの入力端子と１つの出力端子
を有しており、第１の入力端子には前記入力信号が入力
され、第２の入力端子には前記入力信号または前段の小
型遅延回路の出力が入力され、第３の入力端子には前記
反転回路の出力が入力され、出力端子から前記目的とす
る遅延信号を得る構成とし、前記小型遅延回路は、ソー
スを電源に、ゲートが前記第１の入力端子に接続された
第１のＰＭＯＳトランジスタと、ソースが接地され、ゲ
ートが前記第２の入力端子に接続され、ドレインが前記
第１のＰＭＯＳトランジスタのドレインと接続された第
１のＮＭＯＳトランジスタと、ソースが電源に、ゲート
が前記第１のＰＭＯＳトランジスタのドレインに接続さ
れた第２のＰＭＯＳトランジスタと、ソースが接地さ
れ、ゲートが前記第３の入力端子に接続され、ドレイン
が前記第２のＰＭＯＳトランジスタのドレインと接続さ
れている第２のＮＭＯＳトランジスタで構成され、前記
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタの各ドレインの接続点を前記出力端子に接続した構
成とされる。

【００１１】また、本発明の遅延回路は、入力信号を非
反転させた非反転信号を出力する非反転回路と、ｎ個
（ｎは１以上の整数）の小型遅延回路とで構成され、前
記小型遅延回路は、２つの入力端子と１つの出力端子を
有しており、第１の入力端子には前記入力信号が入力さ
れ、第２の入力端子には前記非反転回路の出力が入力さ
れ、出力端子から前記目的とする遅延信号を得る構成と
し、前記小型遅延回路は、ソースが電源に、ゲートが前
記第１の入力端子に接続されたＰＭＯＳトランジスタ
と、ソースが接地され、ゲートが前記第２の入力端子に
接続され、ドレインが前記ＰＭＯＳトランジスタのドレ
インと接続されたＮＭＯＳトランジスタと、前記ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタの各ドレイン
の接続点に入力端が接続された反転回路とで構成され、
前記反転回路の出力端を前記出力端子に接続した構成と
される。

【００１２】本発明によれば、ｎ個の縦続接続された小
型遅延回路のうち、最後段の小型遅延回路の出力を遅延
信号とすることによって立ち上がりのみが遅延された出
力信号を得ることができるとともに、２入力ＡＮＤ回路
を用いることなく遅延回路が構成でき、回路を構成する
素子数を低減し、回路規模の小さい遅延回路が得られ
る。

【００１３】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は、本発明の第１の実施
の形態の構成を示すブロック図である。図１を参照する
と、入力端１に入力される入力信号Ｓｉｎをゲート入力
とする反転回路２と、任意の数であるｎ個（ｎは１以上
の整数）の小型遅延回路３１〜３ｎを有している。前記
入力信号は全ての前記小型遅延回路３１〜３ｎに接続さ
れ、前記反転回路２の出力信号は、反転信号として全て
の前記小型遅延回路３１〜３ｎに接続される。また入力
信号は、第１の小型遅延回路３１にも接続され、第１か
ら第ｎ−１の小型遅延回路３１〜３ｎ−１の出力信号
は、それぞれ次段の小型遅延回路に入力信号として接続
され、出力端４から出力される第ｎの小型遅延回路３ｎ
の出力が目的とする出力信号Ｓｏｕｔになる。

【００１４】図２は前記第１から第ｎまでの小型遅延回
路３１〜３ｎの構成例を示すブロック図である。第１か
ら第ｎまでの小型遅延回路３１〜３ｎは同一構成のた
め、以下は、第１の小型遅延回路３１を例にとり説明す
る。図２において、第１の小型遅延回路３１は、ＰＭＯ
ＳトランジスタＰＭＯＳ１，ＰＭＯＳ２およびＮＭＯＳ
トランジスタＮＭＯＳ１，ＮＭＯＳ２から構成される。
前記入力信号Ｓｉｎをゲート入力とするＰＭＯＳトラン
ジスタＰＭＯＳ１のソースは電源ＶＣＣに接続され、前
段の小型遅延回路からの出力、ここでは前記入力信号Ｓ
ｉｎをゲート入力とするＮＭＯＳトランジスタＮＭＯＳ
１のソースは接地され、ドレインは前記ＰＭＯＳトラン
ジスタＰＭＯＳ１のドレインと接続している。前記ＰＭ
ＯＳトランジスタＰＭＯＳ１のドレインをゲート入力と
するＰＭＯＳトランジスタＰＭＯＳ２のソースは電源Ｖ
ＣＣに接続され、前記反転回路２から出力される反転信
号Ｓｒをゲート入力とするＮＭＯＳトランジスタＮＭＯ
Ｓ２のソースは接地され、ＮＭＯＳトランジスタＮＭＯ
Ｓ２のドレインは前記ＰＭＯＳトランジスタＰＭＯＳ２
のドレインと接続し次段の小型遅延回路の入力信号とし
ての出力信号Ｓｏｕｔ１として出力している。

【００１５】次に、図１の回路の動作について、図３の
タイミングチャーチを参照して説明する。図３におい
て、（Ｓｉｎ）で示してある波形は入力信号であり、反
転回路２及び第１の小型遅延回路３１に接続されている
信号である。同図（Ｓｒ）は反転回路２の出力であり、
この反転回路２の出力信号は、入力信号Ｓｉｎに対して
一定の遅延時間をもって、しかも反転されて出力され
る。前記入力信号Ｓｉｎは、第１の小型遅延回路３１か
ら第ｎの小型遅延回路３ｎにそれぞれ入力され、前記Ｐ
ＭＯＳトランジスタＰＭＯＳ１のゲート入力に接続され
ている。前記入力信号ＳｉｎがＬＯＷレベルの場合、Ｐ
ＭＯＳトランジスタＰＭＯＳ１はＯＮし、ＨＩレベルが
ＰＭＯＳトランジスタＰＭＯＳ２のゲート入力となり、
ＰＭＯＳトランジスタＰＭＯＳ２はＯＦＦする。また、
一方で、入力信号ＳｉｎがＨＩレベルの場合、ＮＭＯＳ
トランジスタＮＭＯＳ１はＯＮし、ＬＯＷレベルがＰＭ
ＯＳトランジスタＰＭＯＳ２のゲート入力となり、ＰＭ
ＯＳトランジスタＰＭＯＳ２はＯＮし、ＨＩレベルが出
力信号Ｓｏｕｔ１として伝搬される。

【００１６】また、図２に示す反転信号ＳｒがＨＩレベ
ルの場合、ＮＭＯＳトランジスタＮＭＯＳ２がＯＮし、
ＬＯＷレベルが出力信号Ｓｏｕｔ１として伝搬される。
つまり、入力信号ＳｉｎがＨＩレベルであり、反転信号
ＳｒがＬＯＷレベルの場合、出力信号Ｓｏｕｔ１はＨＩ
レベルとなる。また、入力信号ＳｉｎがＬＯＷレベルで
あり、反転信号ＳｒがＨＩレベルの場合、出力信号Ｓｏ
ｕｔ１はＬＯＷレベルとなる。

【００１７】したがって、（Ｓ３１）に示すように第１
の小型遅延回路３１の出力信号Ｓｏｕｔ１は、入力信号
Ｓｉｎが立ち上がった場合に、ＮＭＯＳトランジスタＮ
ＭＯＳ１が持つ一定の遅延時間とＰＭＯＳトランジスタ
ＰＭＯＳ２が持つ一定の遅延時間の分だけ遅延されて出
力される。このとき立ち下がりは、反転回路２の出力Ｓ
ｒをゲート入力とする第１の小型遅延回路３１内のＮＭ
ＯＳトランジスタＮＭＯＳ２の作用により、反転回路２
が持つ一定の遅延時間とＮＭＯＳトランジスタＮＭＯＳ
２がもつ一定の遅延時間の分だけ遅延されて立ち下が
る。したがって、第１の小型遅延回路３１の出力を、第
２の小型遅延回路３２の入力信号とすることにより、一
定の遅延時間を持った第２の小型遅延回路３２内のＮＭ
ＯＳトランジスタＮＭＯＳ１及びＰＭＯＳトランジスタ
ＰＭＯＳ２の作用により、第２の小型遅延回路３２の出
力は、同図（Ｓ３２）に示すような第１の小型遅延回路
３１内のＮＭＯＳトランジスタＮＭＯＳ１とＰＭＯＳト
ランジスタＰＭＯＳ２が持つ一定の遅延時間が第２の小
型遅延回路３２内のＮＭＯＳトランジスタＮＭＯＳ１及
びＰＭＯＳトランジスタＰＭＯＳ２が持つ一定の遅延時
間に加算された波形の信号を生成する。これが第ｎの小
型遅延回路３ｎまで伝搬され、同図（Ｓ３ｎ）に示すよ
うな立ち上がりだけ遅延された波形の信号、すなわち出
力信号Ｓｏｕｔを生成する。

【００１８】したがって、この遅延回路では、小型遅延
回路が１つの最小回路構成の場合には、小型遅延回路を
構成する４個のＭＯＳトランジスタと、反転回路を構成
する２個のＭＯＳトランジスタの計６個のＭＯＳトラン
ジスタで構成でき、さらに小型遅延回路が１つ増える毎
に４個のＭＯＳトランジスタが増加する構成とすること
ができる。因みに、従来構成で最もＭＯＳトランジスタ
の数が少なくてすむ、図９の遅延回路において遅延回路
３７を省略した図１１の最小構成の場合でも、インバー
タ２段で構成される遅延回路３２と、２入力ＡＮＤ回路
４２とで、それぞれ４個のＭＯＳトランジスタが必要で
あり、計８個のＭＯＳトランジスタの構成となり、本実
施形態の遅延回路ではより少ないＭＯＳトランジスタで
構成できることが判る。

【００１９】なお、この実施形態の場合には、図２に示
したＰＭＯＳトランジスタＰＭＯＳ１のゲートに非反転
回路（バッファ）を接続し、入力信号Ｓｉｎを若干遅延
させてＰＭＯＳトランジスタＰＭＯＳ１のゲートに入力
させるように構成してもよい。ただし、この場合には非
反転回路を構成するために１個または２個のＭＯＳトラ
ンジスタが必要とされるため、ＭＯＳトランジスタの低
減効果は少なくなる。したがって、従来回路で用いてい
る２入力ＡＮＤ回路４２が５個以上のＭＯＳトランジス
タで構成されて、本実施形態の４個のＭＯＳトランジス
タで構成されている小型遅延回路と比較して遅延回路相
互の比較においてＭＯＳトランジスタの個数に差が生じ
ているような場合には有効である。

【００２０】図４は、本発明の第２の実施の形態の構成
を示すブロック図である。この実施形態では、入力信号
Ｓｉｎが入力される非反転回路１７の出力は、第１から
第ｎの小型遅延回路６１〜６ｎに非反転信号として接続
され、各小型遅延回路の出力信号は、次段の小型遅延回
路に入力信号として接続され、第ｎの小型遅延回路６ｎ
の出力波形が出力信号Ｓｏｕｔとして出力されている。
図５は、図４に示した第１から第ｎまでの小型遅延回路
６１〜６ｎの構成例を示すブロック図である。第１から
第ｎまでの小型遅延回路６１〜６ｎは同一構成のため、
以下は、第１の小型遅延回路６１を例にとり説明する。
図５において、第１の小型遅延回路６１は、ＰＭＯＳト
ランジスタＰＭＯＳ３と、ＮＭＯＳトランジスタＮＭＯ
Ｓ３と、反転回路ＩＮＶから構成される。非反転信号Ｓ
ｎをゲート入力とするＰＭＯＳトランジスタＰＭＯＳ３
のソースは電源ＶＣＣに接続され、前段の出力信号、こ
こでは入力信号Ｓｉｎをゲート入力とするＮＭＯＳトラ
ンジスタＮＭＯＳ３のソースは接地され、ドレインは前
記ＰＭＯＳトランジスタＰＭＯＳ３のドレインと接続し
ている。前記ＰＭＯＳトランジスタＰＭＯＳ３のドレイ
ンをゲート入力とする反転回路ＩＮＶの出力波形が出力
信号、ここでは次段の小型遅延回路の出力信号Ｓｏｕｔ
１として出力されている。

【００２１】次に、図４の回路の動作について、図６の
タイミングチャートを参照して説明する。図６において
（Ｓｉｎ）に示してある波形は入力信号であり、非反転
回路５および第１の小型遅延回路６１に接続されている
信号である。（Ｓｎ）は非反転回路５の出力である。こ
の非反転回路５の出力信号Ｓｎは、入力信号Ｓｉｎに対
して一定の遅延時間をもって出力され、第１の小型遅延
回路６１から第ｎの小型遅延回路６ｎに非反転信号とし
て入力され、ＰＭＯＳトランジスタＰＭＯＳ３のゲート
入力に接続されている。この為、入力信号がＬＯＷレベ
ルからＨＩレベルに変化した場合、（Ｓ５）のように、
一定の時間後に非反転回路５からの非反転信号ＳｎがＨ
Ｉレベルになり、ＰＭＯＳトランジスタＰＭＯＳ３はＯ
ＦＦし、ＮＭＯＳトランジスタＮＭＯＳ３がＯＮし、こ
のＮＭＯＳトランジスタＮＭＯＳ３が持つ一定の時間後
にＬＯＷレベルが反転回路５の入力信号として伝搬さ
れ、（ＳＩＮＶ）に示すように反転回路ＩＮＶが持つ一
定の時間後に反転されて出力信号Ｓｏｕｔ１として伝搬
される。このため、非反転信号ＳｎがＬＯＷレベルの場
合、入力信号ＳｉｎもＬＯＷであり、ＮＭＯＳトランジ
スタＮＭＯＳ３はＯＦＦしており、ＰＭＯＳトランジス
タＰＭＯＳ３はＯＮし、ＨＩレベルが反転回路ＩＮＶの
ゲート入力となり、ＬＯＷレベルが出力信号Ｓｏｕｔ１
として伝搬される。また、入力信号ＳｉｎがＨＩレベル
の場合、非反転信号Ｓｎも非反転回路が持つ一定の時間
後にＨＩレベルとなり、ＰＭＯＳトランジスタＰＭＯＳ
３はＯＦＦし、ＮＭＯＳトランジスタＮＭＯＳ３はＯＮ
し、ＬＯＷレベルが反転回路ＩＮＶのゲート入力とな
り、ＨＩレベルが出力信号Ｓｏｕｔ１として伝搬され
る。

【００２２】したがって、（Ｓｏｕｔ１）に示すように
第１の小型遅延回路６１の出力信号は、入力信号が立ち
上がった場合、ＮＭＯＳトランジスタＮＭＯＳ３が持つ
一定の遅延時間と反転回路ＩＮＶが持つ一定の遅延時間
の分だけ遅延されて出力される。また、入力信号Ｓｉｎ
が立ち下がった場合、ＰＭＯＳトランジスタＰＭＯＳ３
の作用により、非反転回路５が持つ一定の遅延時間とＰ
ＭＯＳトランジスタＰＭＯＳ３が持つ一定の遅延時間と
反転回路ＩＮＶが持つ一定の遅延時間の分だけ遅延され
て立ち下がる。したがって、第１の小型遅延回路６１の
出力信号を第２の小型遅延回路６２の入力信号とするこ
とにより、一定の遅延時間を持った第２の小型遅延回路
６２内のＮＭＯＳトランジスタＮＭＯＳ３及び反転回路
ＩＮＶの作用により、第２の小型遅延回路６２の出力
は、（Ｓ６２）に示すように、前記した第１の小型遅延
回路６２内のＮＭＯＳトランジスタＮＭＯＳ３と反転回
路ＩＮＶが持つ一定の遅延時間に、第２の小型遅延回路
６２内のＮＭＯＳトランジスタＮＭＯＳ３及び反転回路
ＩＮＶが持つ一定の遅延時間に加算された波形の信号を
生成する。これが第ｎの小型遅延回路６ｎまで伝搬さ
れ、（Ｓｏｕｔ）に示すような立ち上がりだけ遅延され
た波形の信号を生成する。

【００２３】この第２の実施形態の遅延回路では、小型
遅延回路が１つの最小回路構成の場合には、小型遅延回
路を構成する２個のＭＯＳトランジスタと反転回路を構
成する２個のＭＯＳトランジスタの計４個のＭＯＳトラ
ンジスタと、非反転回路を構成する１個あるいは２個の
ＭＯＳトランジスタの計５個または６個のＭＯＳトラン
ジスタで構成でき、さらに小型遅延回路が１つ増える毎
に４個のＭＯＳトランジスタが増加する構成とすること
ができる。したがって、前記したように、図１１の最小
構成の場合の計８個のＭＯＳトランジスタの構成に比較
して、本実施形態の遅延回路ではより少ないＭＯＳトラ
ンジスタで構成できることが判る。

【００２４】

【発明の効果】以上説明したように本発明は、縦続接続
されたｎ個の小型遅延回路の構成として、３つの入力端
子と１つの出力端子を有しており、第１の入力端子には
前記入力信号が入力され、第２の入力端子には前記入力
信号または前段の小型遅延回路の出力が入力され、第３
の入力端子には前記反転回路の出力が入力され、出力端
子から遅延信号を得るように構成し、かつ前記小型遅延
回路を４個のＭＯＳトランジスタで構成しているので、
あるいは、小型遅延回路の構成として、２つの入力端子
と１つの出力端子を有しており、第１の入力端子には前
記入力信号が入力され、第２の入力端子には前記非反転
回路の出力が入力され、出力端子から遅延信号を得るよ
うに構成し、前記小型遅延回路を２個のＭＯＳトランジ
スタと反転回路とで構成しているので、遅延回路の中に
信号生成機能が含まれることになり、遅延回路とパルス
発生回路を別々に設ける必要がなく、これによりＭＯＳ
トランジスタの数を低減して回路の簡易化を図るととも
に、集積回路で構成する場合に配置及び配線が容易にな
り、しかも高集積化の点で有利になるという効果があ
る。また、本発明の遅延回路では、立ち上がりのみまた
は立ち下がりのみを遅延させるようになっているので、
入力信号の遅延させたいレベル側とは逆のレベルが遅延
時間より短い場合の異常パルスの発生を防ぐことができ
るという効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図２】図１に示した小型遅延回路の一例を示す回路図
である。

【図３】本発明の第１の実施の形態の動作を示すタイミ
ングチャートである。

【図４】本発明の第２の実施の形態の構成を示すブロッ
ク図である。

【図５】図４に示した小型遅延回路の一例を示す図であ
る。

【図６】本発明の第２の実施の形態の動作を示すタイミ
ングチャートである。

【図７】従来の遅延回路の一例と他の例を示すブロック
図である。

【図８】図７の回路の動作例を示すタイミングチャート
である。

【図９】従来の遅延回路のさらに他の例を示すブロック
図である。

【図１０】図９の回路の動作例を示すタイミングチャー
トである。

【図１１】従来の遅延回路の改善された一例を示すブロ
ック図である。

【図１２】図１１の回路の動作例を示すタイミングチャ
ートである。

【符号の説明】

１入力端子２反転回路３１〜３ｎ小型遅延回路４出力端子５非反転回路６１〜６ｎ小型遅延回路７１〜７ｎ２入力ＡＮＤ回路ＰＭＯＳ１〜３ＰＭＯＳトランジスタＮＭＯＳ１〜３ＮＭＯＳトランジスタＩＮＶ反転回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平９−214305（ＪＰ，Ａ) 特開平６−188698（ＪＰ，Ａ) 特開平10−200384（ＪＰ，Ａ) 特開平５−14149（ＪＰ，Ａ) 特開平７−86887（ＪＰ，Ａ) 特開平10−322178（ＪＰ，Ａ) 実開昭62−188823（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】所要の論理入力信号を入力してその信号
を遅延させた目的の遅延信号を得るための遅延回路にお
いて、入力信号を反転させた反転信号を出力する反転回
路と、ｎ個（ｎは１以上の整数）の小型遅延回路とで構
成され、前記小型遅延回路は、３つの入力端子と１つの
出力端子を有しており、第１の入力端子には前記入力信
号が入力され、第２の入力端子には前記入力信号または
前段の小型遅延回路の出力が入力され、第３の入力端子
には前記反転回路の出力が入力され、出力端子から前記
目的とする遅延信号を得る構成とし、前記小型遅延回路
は、ソースを電源に、ゲートが前記第１の入力端子に接
続された第１のＰＭＯＳトランジスタと、ソースが接地
され、ゲートが前記第２の入力端子に接続され、ドレイ
ンが前記第１のＰＭＯＳトランジスタのドレインと接続
された第１のＮＭＯＳトランジスタと、ソースが電源
に、ゲートが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続された第２のＰＭＯＳトランジスタと、ソース
が接地され、ゲートが前記第３の入力端子に接続され、
ドレインが前記第２のＰＭＯＳトランジスタのドレイン
と接続されている第２のＮＭＯＳトランジスタで構成さ
れ、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳ
トランジスタの各ドレインの接続点を前記出力端子に接
続していることを特徴とする遅延回路。
【請求項２】前記小型遅延回路は複数個が縦続接続さ
れており、第１段の小型遅延回路の第２の入力端子には
前記入力信号が入力され、第２段以降の小型遅延回路の
第２の入力端子にはそれぞれの前段の小型遅延回路の出
力端子が接続され、最終段の小型遅延回路の出力端子か
ら目的とする遅延信号を出力させることを特徴とする請
求項１に記載の遅延回路。
【請求項３】目的の論理入力信号を入力してその信号
を遅延させる遅延回路において、入力信号を非反転させ
た非反転信号を出力する非反転回路と、ｎ個（ｎは１以
上の整数）の小型遅延回路とで構成され、前記小型遅延
回路は、２つの入力端子と１つの出力端子を有してお
り、第１の入力端子には前記入力信号が入力され、第２
の入力端子には前記非反転回路の出力が入力され、出力
端子から前記目的とする遅延信号を得る構成とし、前記
小型遅延回路は、ソースが電源に、ゲートが前記第１の
入力端子に接続されたＰＭＯＳトランジスタと、ソース
が接地され、ゲートが前記第２の入力端子に接続され、
ドレインが前記ＰＭＯＳトランジスタのドレインと接続
されたＮＭＯＳトランジスタと、前記ＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタの各ドレインの接続点に
入力端が接続された反転回路とで構成され、前記反転回
路の出力端を前記出力端子に接続していることを特徴と
する遅延回路。
【請求項４】前記小型遅延回路は複数個が縦続接続さ
れており、第１段の小型遅延回路の第２の入力端子には
前記入力信号が入力され、第２段以降の小型遅延回路の
第２の入力端子にはそれぞれの前段の小型遅延回路の出
力端子が接続され、最終段の小型遅延回路の出力端子か
ら目的とする遅延信号を出力させることを特徴とする請
求項３に記載の遅延回路。