JPH10303709A - パルス幅整形回路 - Google Patents

パルス幅整形回路

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JPH10303709A
JPH10303709A JP9108447A JP10844797A JPH10303709A JP H10303709 A JPH10303709 A JP H10303709A JP 9108447 A JP9108447 A JP 9108447A JP 10844797 A JP10844797 A JP 10844797A JP H10303709 A JPH10303709 A JP H10303709A
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delay
gate
signal
input
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Masakatsu Suda
昌克 須田
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Abstract

(57)【要約】 【課題】整形された出力パルス信号の出力タイミングが
より安定なパルス幅整形回路を実現。 【解決手段】入力パルス信号を受け、第１遅延素子から
の遅延パルス信号を受けて、両信号を論理和して出力す
る加算手段と、該加算手段の加算パルス信号を受けて所
定遅延量を遅延して出力する第２遅延素子と、入力パル
ス信号を受け、該第２遅延素子からの遅延パルス信号を
受けて、入力パルス信号が有る場合に該第２遅延素子か
らの遅延パルス信号の出力を禁止し、入力パルス信号が
無い場合に該第２遅延素子からの遅延パルス信号を出力
するゲート手段。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一定のパルス幅
に整形するパルス幅整形回路に関する。
【０００２】
【従来の技術】従来技術例について図４のパルス幅整形
回路例とパルス幅整形タイミング図を示して説明する。
回路構成は、図４（ａ）に示すように、パルス幅積分回
路３０とパルス幅微分回路４５とを直列に接続した構成
で成る。
【０００３】パルス幅積分回路３０は、パルス幅を広げ
るものであり、第１遅延素子１とＯＲゲート３とで成
る。即ち、入力パルス信号Ｐaを受けて、第１遅延素子
１で遅延した遅延パルス信号ＰbをＯＲゲート３で論理
和加算したパルス信号Ｐcを出力する。この動作を図４
（ｂ）のパルス信号Ｐa、Ｐb、Ｐcのタイミング波形
と、入力パルス幅Ｐwa、出力パルス幅Ｐwcの関係を示
す。
【０００４】パルス幅微分回路４５は、所定パルス幅Ｐ
weに整形して出力するものであり、第２遅延素子２とＡ
ＮＤゲート４とで成る。即ち、上記パルス幅積分回路３
０からのパルス信号Ｐcを受けて、所定パルス幅Ｄ２を
与える第２遅延素子２に接続し、この遅延されたパルス
信号ＰdをＡＮＤゲート４の一方の入力端に接続し、Ａ
ＮＤゲート４の負入力端にはパルス幅積分回路３０から
のパルス信号Ｐcを接続し、両信号を論理積したパルス
信号Ｐeを出力する。この出力パルス信号Ｐeのパルス幅
Ｐweがパルス幅整形された信号出力である。この状態を
図４（ｂ）のパルス信号Ｐc、Ｐd、Ｐeのタイミング波
形に示す。
【０００５】尚、上述の第１遅延素子１、第２遅延素子
２は、固定の遅延素子あるいは外部から遅延量を可変設
定できる可変遅延素子である。
【０００６】しかし、上記回路構成には実用上の難点が
ある。第１の難点は、細いパルス幅の入力パルス信号Ｐ
aに対応する為に第１遅延素子１によりなるべくパルス
幅を広げることが望まれるが、図４（ｂ）の後縁遅れ遅
延ＴＤ１（＝Ｄ１）に示すように、この第１遅延素子１
の遅延量Ｄ１を多くすればするほど入力パルス信号Ｐa
の後縁からこの遅延量Ｄ１時間分遅れて出力パルス信号
Ｐeが出力されるという難点がある。逆に遅延量Ｄ１が
少ないとパルス幅Ｐwc＜Ｐweとなり易くなり、所定パル
ス幅Ｐweが出力されなくなるという不具合を生じる場合
があり好ましくない。第２の難点は、通過するパルス信
号の出力タイミング精度のばらつきが多くなる難点であ
る。半導体遅延素子は製造プロセスや、回路チップ部の
温度変動に伴う伝播遅延の変動を生じることが知られて
いる。この為、後縁遅れ遅延ＴＤ１を有する従来回路に
おいては、この第１遅延素子１の遅延ばらつきに依存し
て出力パルス信号Ｐeの出力タイミングが変動する。こ
のことは、高精度のタイミングパルスが要求されるパル
ス幅整形回路においては実用上好ましくない。
【０００７】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする課題は、整形された出力パルス信号の出力
タイミングがより安定なパルス幅整形回路を実現するこ
とである。
【０００８】
【課題を解決するための手段】第１図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、入力パルス信号Ｐaを受けて
所定遅延量を遅延して出力する第１遅延素子１を具備
し、入力パルス信号Ｐaを受け、第１遅延素子１からの
遅延パルス信号Ｐbを受けて、両信号を論理和して出力
する加算手段を具備し、加算手段の加算パルス信号Ｐc
を受けて所定遅延量を遅延して出力する第２遅延素子２
を具備し、入力パルス信号Ｐaを受け、第２遅延素子２
からの遅延パルス信号Ｐdを受けて、入力パルス信号Ｐa
が有る場合（正論理パルスの場合はハイレベル）に第２
遅延素子２からの遅延パルス信号Ｐdの出力を禁止し、
入力パルス信号Ｐaが無い場合（正論理パルスの場合は
ローレベル）に第２遅延素子２からの遅延パルス信号Ｐ
dを出力するゲート手段を具備する構成手段とする。こ
れにより、出力パルス信号の出力タイミングがより安定
なパルス幅整形回路を実現する。
【０００９】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、入力パルス信号Ｐaを受けて所定遅延量を遅延
して出力する第１遅延素子１を具備し、入力パルス信号
Ｐaを受けてＯＲゲート３の一方の入力端に接続し、第
１遅延素子１からの遅延パルス信号ＰbをＯＲゲート３
の他方の入力端に接続し、両信号を論理和して出力する
ＯＲゲート３を具備し、ＯＲゲート３の加算パルス信号
Ｐcを受けて所定遅延量を遅延して出力する第２遅延素
子２を具備し、入力パルス信号Ｐaを受けてＡＮＤゲー
ト４の負入力端に接続し、第２遅延素子２からの遅延信
号ＰdをＡＮＤゲート４の他方の入力端に接続し、両信
号を論理積して出力するＡＮＤゲート４を具備する構成
手段がある。
【００１０】第２図は、本発明に係る解決手段を示して
いる。第３に、上記課題を解決するために、本発明の構
成では、入力パルス信号Ｐaを受けて所定遅延量を遅延
して出力する第１遅延素子１と、入力パルス信号Ｐaを
受け、第１遅延素子１からの遅延パルス信号Ｐbを受け
て、両信号を論理和して出力する加算手段とからなるパ
ルス幅積分回路３０を具備し、パルス幅積分回路３０を
複数Ｎ設けて直列接続し、入力パルス信号Ｐaを受け、
複数Ｎ段パルス幅積分回路３０の最終段からの遅延信号
ＰcNを受けて、入力パルス信号Ｐaがハイレベルの場合
に最終段からの遅延信号ＰcNの出力を禁止し、入力パル
ス信号Ｐaがローレベルの場合に最終段からの遅延信号
ＰcNを出力するゲート手段を具備する構成手段とする。
これにより、出力パルス信号の出力タイミングがより安
定なパルス幅整形回路を実現する。特に入力パルス信号
Ｐaのパルス幅が少なくとも遅延量ΔＤ以上の狭パルス
であれば正常に所定パルス幅Ｐweに整形出力できるとい
う大きな利点がある。
【００１１】第２図は、本発明に係る解決手段を示して
いる。第４に、上記課題を解決するために、本発明の構
成では、入力パルス信号Ｐaを受けて所定遅延量を遅延
して出力する第１遅延素子１と、入力パルス信号Ｐaを
受けてＯＲゲート３の一方の入力端に接続し、第１遅延
素子１からの遅延パルス信号ＰbをＯＲゲート３の他方
の入力端に接続し、両信号を論理和して出力するＯＲゲ
ート３からなるパルス幅積分回路３０を具備し、パルス
幅積分回路３０を複数Ｎ設けて直列接続し、入力パルス
信号Ｐaを受けてＡＮＤゲート４の負入力端に接続し、
Ｎ段の直列接続されたパルス幅積分回路３０の最終段か
らの遅延信号ＰcNを受けてＡＮＤゲート４の他方の入力
端に接続し、両信号を論理積して出力するＡＮＤゲート
４を具備する構成手段がある。
【００１２】第３図は、本発明に係る解決手段を示して
いる。第５に、上記課題を解決するために、本発明の構
成では、入力パルス信号Ｐaを受けて所定遅延量を遅延
して出力する第１遅延素子１を具備し、入力パルス信号
Ｐaを受けてＯＲゲート３の一方の入力端に接続し、第
１遅延素子１からの遅延パルス信号ＰbをＯＲゲート３
の他方の入力端に接続し、両信号を論理和して出力する
ＯＲゲート３を具備し、入力パルス信号Ｐaを受けてＡ
ＮＤゲート４の負入力端に接続し、ＯＲゲート３からの
遅延信号ＰcをＡＮＤゲート４の他方の入力端に接続
し、両信号を論理積して出力するＡＮＤゲート４を具備
する構成手段がある。
【００１３】尚、上述の遅延素子としては、固定遅延素
子あるいは可変遅延素子を使用する回路構成がある。ま
た、上述パルス幅整形回路としては、入力パルス信号Ｐ
aが正論理の入力パルス信号Ｐaあるいは負論理の入力パ
ルス信号Ｐaを受けて動作する正論理あるいは負論理構
成で実現するパルス幅整形回路があり、いずれにも適用
できる。
【００１４】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
【００１５】（実施例１）本発明実施例について図１の
パルス幅整形回路例とパルス幅整形タイミング図を示し
て説明する。尚、従来構成に対応する要素は同一符号を
付す。回路構成は、図１（ａ）に示すように、パルス幅
積分回路３０とパルス幅微分回路４０とで成る。この構
成で、パルス幅積分回路３０は従来と同様であるが、パ
ルス幅微分回路４０は接続が異なる為、パルス幅積分回
路３０を内包する構成となっている。
【００１６】パルス幅微分回路４０は、パルス幅積分回
路３０と、第２遅延素子２と、ＡＮＤゲート４で成る。
第２遅延素子２は、パルス幅積分回路３０によって所定
パルス幅Ｔwcに広げられたパルス信号Ｐcを受けて、所
定遅延量Ｄ１の時間遅延させたパルス信号ＰdをＡＮＤ
ゲート４の一方の入力端に供給する。ＡＮＤゲート４
は、入力パルス信号Ｐaを負入力端へ供給し、上記第２
遅延素子２の遅延パルス信号Ｐdを一方の入力端へ供給
して、両信号を論理積して所定パルス幅Ｐweに整形した
パルス信号Ｐeを出力する。
【００１７】この動作を図１（ｂ）のパルス信号Ｐa、
Ｐc、Ｐd、Ｐeと、入力パルス幅Ｐwa、出力所定パルス
幅Ｐweのタイミング波形関係図に示す。この図から特筆
すべき特徴が判る。第１に図１（ｂ）のＰe波形から、
所定パルス幅Ｐweに必要な遅延量は、第１遅延素子１と
第２遅延素子２の両方を加算した遅延量（Ｄ１＋Ｄ２）
が得られる特徴点である。本回路において第１遅延素子
１は、パルス幅を広げる作用と同時に所定パルス幅Ｐwe
に微分する遅延用として両方の役割を有している。従っ
て従来より遅延素子の規模を明らかに小さくできる大き
な利点が得られることが判る。第２に図１（ｂ）のＰe
波形から、入力パルス信号Ｐaの後縁位置から直ちに出
力パルス信号Ｐeが出力される特徴点が判る。即ち出力
パルス信号Ｐeの出力タイミングの前縁は、第１遅延素
子１の遅延の影響を全く受けないという特筆した利点が
得られる。この結果、高精度のタイミングパルスが要求
されるパルス幅整形回路においては優れた利点となる。
【００１８】（実施例２）本発明実施例について図２の
パルス幅整形回路例とパルス幅整形タイミング図を示し
て説明する。回路構成は、図２（ａ）に示すように、複
数Ｎブロックのパルス幅積分回路３０1〜３０Nと、これ
を内包するパルス幅微分回路４０で成る。
【００１９】パルス幅積分回路３０1〜３０Nは、従来同
様にパルス幅を広げる回路を複数Ｎブロック直列接続し
た構成で成る。そして最終段のパルス幅積分回路３０N
のパルス信号ＰcNをＡＮＤゲート４の一方の入力端に供
給する。これらパルス幅積分回路により入力パルス信号
Ｐaは全遅延素子を加算した遅延量（Ｎ×ΔＤ）にパル
ス幅が広げられる。ここで各遅延素子の遅延量をΔＤと
する。ここで特徴的なことは、入力パルス信号Ｐaのパ
ルス幅が少なくとも遅延量ΔＤ以上の狭パルスであれば
正常に所定パルス幅Ｐweに整形出力できるという大きな
利点が得られる点である。
【００２０】この動作を図２（ｂ）のパルス信号Ｐa、
Ｐc1〜ＰcN、Ｐeと、入力パルス幅Ｐwa、出力所定パル
ス幅Ｐweのタイミング波形関係図に示す。この図から実
施例１同様に構成する全遅延素子の遅延量を加算した遅
延量（Ｎ×ΔＤ）が得られることが判る。また本回路に
おいも各遅延素子は、パルス幅を広げる作用と同時に所
定パルス幅Ｐweに微分する両方の役割を有していること
も判る。従って従来より遅延素子の規模を明らかに小さ
くできる大きな利点が得られることも判る。また、入力
パルス信号Ｐaの後縁位置から直ちに出力パルス信号Ｐe
が出力されることも実施例１と同様である。
【００２１】尚、上述実施例１の説明では、図１に示す
ように１つのパルス幅積分回路３０とする構成例で説明
していたが、所望によりこのパルス幅積分回路３０を、
図２に示すＮ段の比較的微小な遅延素子によるパルス幅
積分回路３０1〜３０Nに代えた構成としても良い。
【００２２】尚、上述実施例２の説明では、Ｎ段の比較
的微小な遅延素子によるパルス幅積分回路３０1〜３０N
の直列接続構成例で説明していたが、所望により図３に
示すように、１つのパルス幅積分回路３０とし所定パル
ス幅を与える遅延量の遅延素子を設ける構成としても良
い。この場合は入力パルス信号Ｐaのパルス幅Ｐwaより
も狭い所定パルス幅Ｐwe出力で良い場合において適用可
能である。
【００２３】尚、上述説明のＯＲゲート３は、図５
（ａ）に示すように同一ブール代数式となる反転入力型
のＮＡＮＤゲートに置換えて構成しても良い。また上述
説明のＡＮＤゲート４についても、図５（ｂ）に示すよ
うに同一ブール代数式となる一方が反転入力型のＮＯＲ
ゲートに置換えて構成しても良い。
【００２４】尚、上述図１、図２、図３の回路構成例で
は、正論理の入力パルス信号Ｐaで動作する具体例で説
明していたが、負論理の入力パルス信号Ｐaで動作する
ように、負論理入力パルスに対応したパルス幅積分回路
や、パルス幅微分回路による構成としても良く、同様に
して実施可能であることは明らかである。
【００２５】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。第１に、パルス幅積分回路３
０側が有する遅延量とパルス幅微分回路４０側が有する
遅延量を加算した遅延量により所定パルス幅Ｐweが与え
られる回路構成としたことにより、遅延素子の回路規模
を従来より少なくなり、より安価に実現できる大きな利
点が得られる。第２に、入力パルス信号Ｐaの後縁位置
から直ちに出力パルス信号Ｐeが出力される回路構成と
したことにより、出力パルス信号Ｐeの出力タイミング
の前縁は、第１遅延素子１の遅延の影響を全く受けない
という特筆した利点が得られる。従って、高精度のタイ
ミングパルスが要求されるパルス幅整形回路においては
優れた利点となる。図２の構成においては、入力パルス
信号Ｐaのパルス幅が少なくとも遅延量ΔＤ以上の狭パ
ルスであれば正常に所定パルス幅Ｐweに整形出力できる
という大きな利点も得られる。
【図面の簡単な説明】
【図１】 本発明実施例１の、パルス幅整形回路例とパ
ルス幅整形タイミング図である。
【図２】 本発明実施例２の、パルス幅整形回路例とパ
ルス幅整形タイミング図である。
【図３】 本発明の、他のパルス幅整形回路例である。
【図４】 従来の、パルス幅整形回路とパルス幅整形タ
イミング図である。
【図５】 本発明の、ゲート回路の他の例である。
【符号の説明】
１ 第１遅延素子 ２ 第２遅延素子 ３ ＯＲゲート ４ ＡＮＤゲート ３０，３０1〜３０N パルス幅積分回路 ４０，４５ パルス幅微分回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力パルス信号を受けて所定遅延量を遅
    延して出力する第１遅延素子と、 入力パルス信号を受け、第１遅延素子からの遅延パルス
    信号を受けて、両信号を論理和して出力する加算手段
    と、 該加算手段の加算パルス信号を受けて所定遅延量を遅延
    して出力する第２遅延素子と、 入力パルス信号を受け、該第２遅延素子からの遅延パル
    ス信号を受けて、入力パルス信号が有る場合に該第２遅
    延素子からの遅延パルス信号の出力を禁止し、入力パル
    ス信号が無い場合に該第２遅延素子からの遅延パルス信
    号を出力するゲート手段と、 以上を具備していることを特徴としたパルス幅整形回
    路。
  2. 【請求項２】 入力パルス信号を受けて所定遅延量を遅
    延して出力する第１遅延素子と、 入力パルス信号を受けてＯＲゲートの一方の入力端に接
    続し、第１遅延素子からの遅延パルス信号をＯＲゲート
    の他方の入力端に接続し、両信号を論理和して出力する
    ＯＲゲートと、 該ＯＲゲートの加算パルス信号を受けて所定遅延量を遅
    延して出力する第２遅延素子と、 入力パルス信号を受けてＡＮＤゲートの負入力端に接続
    し、該第２遅延素子からの遅延信号をＡＮＤゲートの他
    方の入力端に接続し、両信号を論理積して出力するＡＮ
    Ｄゲートと、 以上を具備していることを特徴としたパルス幅整形回
    路。
  3. 【請求項３】 入力パルス信号を受けて所定遅延量を遅
    延して出力する第１遅延素子と、入力パルス信号を受
    け、第１遅延素子からの遅延パルス信号を受けて、両信
    号を論理和して出力する加算手段とからなるパルス幅積
    分回路と、 該パルス幅積分回路を複数Ｎ設けて直列接続し、 入力パルス信号を受け、該複数Ｎ段パルス幅積分回路の
    最終段からの遅延信号を受けて、入力パルス信号がハイ
    レベルの場合に該最終段からの遅延信号の出力を禁止
    し、入力パルス信号がローレベルの場合に該最終段から
    の遅延信号を出力するゲート手段と、 以上を具備していることを特徴としたパルス幅整形回
    路。
  4. 【請求項４】 入力パルス信号を受けて所定遅延量を遅
    延して出力する第１遅延素子と、入力パルス信号を受け
    てＯＲゲートの一方の入力端に接続し、第１遅延素子か
    らの遅延パルス信号をＯＲゲートの他方の入力端に接続
    し、両信号を論理和して出力するＯＲゲートからなるパ
    ルス幅積分回路と、 該パルス幅積分回路を複数Ｎ設けて直列接続し、 入力パルス信号を受けてＡＮＤゲートの負入力端に接続
    し、Ｎ段の直列接続された該パルス幅積分回路の最終段
    からの遅延信号を受けてＡＮＤゲートの他方の入力端に
    接続し、両信号を論理積して出力するＡＮＤゲートと、 以上を具備していることを特徴としたパルス幅整形回
    路。
  5. 【請求項５】 入力パルス信号を受けて所定遅延量を遅
    延して出力する第１遅延素子と、 入力パルス信号を受けてＯＲゲートの一方の入力端に接
    続し、第１遅延素子からの遅延パルス信号をＯＲゲート
    の他方の入力端に接続し、両信号を論理和して出力する
    ＯＲゲートと、 入力パルス信号を受けてＡＮＤゲートの負入力端に接続
    し、該ＯＲゲートからの遅延信号をＡＮＤゲートの他方
    の入力端に接続し、両信号を論理積して出力するＡＮＤ
    ゲートと、 以上を具備していることを特徴としたパルス幅整形回
    路。
  6. 【請求項６】 遅延素子は固定遅延素子あるいは可変遅
    延素子を使用する請求項１〜５記載のパルス幅整形回
    路。
  7. 【請求項７】 入力パルス信号は正論理の入力パルス信
    号あるいは負論理の入力パルス信号を受けて動作する請
    求項１、３記載のパルス幅整形回路。
JP9108447A 1997-04-25 1997-04-25 パルス幅整形回路 Withdrawn JPH10303709A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021388A (ja) * 2011-07-07 2013-01-31 Seiko Npc Corp Ｃｍｏｓインバータ
JP2013118494A (ja) * 2011-12-02 2013-06-13 Internatl Business Mach Corp <Ibm> パルス幅調整回路および方法
JP2013118449A (ja) * 2011-12-01 2013-06-13 Internatl Business Mach Corp <Ibm> パルス幅延長回路および方法
US9685944B1 (en) 2015-12-18 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and high frequency antenna switch
CN112865781A (zh) * 2021-01-20 2021-05-28 长鑫存储技术有限公司 信号宽度修复电路、方法及电子设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538465B1 (en) * 2001-11-23 2003-03-25 Mosaid Technologies Incorporated Digitally controlled pulse width adjusting circuit
US6833736B2 (en) * 2003-02-07 2004-12-21 Toshiba America Electronic Components, Inc. Pulse generating circuit
US8054119B2 (en) * 2005-04-19 2011-11-08 International Business Machines Corporation System and method for on/off-chip characterization of pulse-width limiter outputs
JP4612865B2 (ja) * 2005-05-20 2011-01-12 キヤノン株式会社 撮像装置及びその電源制御方法
US7358785B2 (en) * 2006-04-06 2008-04-15 International Business Machines Corporation Apparatus and method for extracting a maximum pulse width of a pulse width limiter
JP4871636B2 (ja) * 2006-04-28 2012-02-08 エルピーダメモリ株式会社 波形幅調整回路
US20080134573A1 (en) * 2006-12-08 2008-06-12 Flaster Richard J Device for protection against wind damage
US8065102B2 (en) * 2008-08-28 2011-11-22 Advantest Corporation Pulse width measurement circuit
US8344777B2 (en) * 2010-02-24 2013-01-01 Intersil Americas Inc. Method and apparatus for adaptively modifying a pulse width of a pulse width modulated output
KR101166800B1 (ko) * 2010-05-28 2012-07-26 에스케이하이닉스 주식회사 지연회로
TWI444091B (zh) * 2011-08-12 2014-07-01 Raydium Semiconductor Corp 發光二極體驅動裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4077010A (en) * 1976-12-08 1978-02-28 Motorola, Inc. Digital pulse doubler with 50 percent duty cycle
KR970000560B1 (ko) * 1986-10-01 1997-01-13 아오이 죠이치 반도체집적회로
JPH0541088A (ja) * 1991-08-06 1993-02-19 Nec Ic Microcomput Syst Ltd 半導体集積回路
US5396110A (en) * 1993-09-03 1995-03-07 Texas Instruments Incorporated Pulse generator circuit and method
US5672990A (en) * 1996-01-26 1997-09-30 United Microelectronics Corporation Edge-trigger pulse generator
US5764090A (en) * 1996-08-26 1998-06-09 United Microelectronics Corporation Write-control circuit for high-speed static random-access-memory (SRAM) devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021388A (ja) * 2011-07-07 2013-01-31 Seiko Npc Corp Ｃｍｏｓインバータ
JP2013118449A (ja) * 2011-12-01 2013-06-13 Internatl Business Mach Corp <Ibm> パルス幅延長回路および方法
US9287854B2 (en) 2011-12-01 2016-03-15 International Business Machines Corporation Pulse stretching circuit and method
JP2013118494A (ja) * 2011-12-02 2013-06-13 Internatl Business Mach Corp <Ibm> パルス幅調整回路および方法
US9685944B1 (en) 2015-12-18 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and high frequency antenna switch
CN112865781A (zh) * 2021-01-20 2021-05-28 长鑫存储技术有限公司 信号宽度修复电路、方法及电子设备
CN112865781B (zh) * 2021-01-20 2022-04-12 长鑫存储技术有限公司 信号宽度修复电路、方法及电子设备

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US5969555A (en) 1999-10-19

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