JP3815209B2 - クロック信号からのパルス信号の生成 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一定周期のクロック信号から特定のパルス信号を生成する技術に関する。
【０００２】
【従来の技術】
図１３は、クロック信号ＣＬＫから特定のパルス信号Ｑ２３０を生成するための従来のパルス信号生成回路２００の一例を示すブロック図である。この回路２００は、Ｄフリップフロップ２１０（以下、「ＤＦＦ２１０」と呼ぶ）と、直列に接続された２つの遅延素子２２０，２２２と、２つの入力端子の一方が反転入力端子となっているＮＡＮＤゲート２３０とを備えている。クロック信号ＣＬＫは、ＤＦＦ２１０のクロック入力端子に与えられている。ＤＦＦ２１０の出力Ｑ２１０は第１の遅延素子２２０に入力されており、反転出力＃Ｑ２１０はＤ入力端子にフィードバックされている。第１の遅延素子２２０で遅延された遅延信号Ｑ２２０は、ＮＡＮＤゲート２３０の非反転入力端子に入力される。また、この遅延信号Ｑ２２０は、第２の遅延素子２２２でさらに遅延された後にＮＡＮＤゲート２３０の反転入力端子に入力される。
【０００３】
図１４（ａ）〜（ｆ）は、このパルス信号生成回路２００の動作を示すタイミングチャートである。第１の遅延素子２２０から出力される第１の遅延信号Ｑ２２０（図１４（ｃ））は、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延したエッジを有している。また、第２の遅延素子２２２から出力される第２の遅延信号Ｑ２２２（図１４（ｄ））は、第１の遅延信号Ｑ２２０の立ち上がりエッジからさらに第２の遅延時間Ｔｄ２だけ遅延したエッジを有している。従って、第２の遅延信号Ｑ２２２のエッジは、クロック信号ＣＬＫの立ち上がりエッジからは、遅延時間（Ｔｄ１＋Ｔｄ２）だけ遅延している。ＮＡＮＤゲート２３０は、これらの２つの遅延信号Ｑ２２０，Ｑ２２２から、図１４（ｅ）に示すパルス信号Ｑ２３０（図１４（ｅ））を生成する。
【０００４】
このパルス信号Ｑ２３０は、例えばＲＡＭの書き込み制御信号として使用される。すなわち、パルス信号Ｑ２３０は、クロック信号ＣＬＫの一周期Ｔｃの間に、特定の期間ＴｗだけＬレベルとなるような信号として設計されている。この期間Ｔｗの直前にはセットアップ時間Ｔｓが設定されており、また、期間Ｔｗの直後にはホールド時間Ｔｈが設定されている。これらの期間Ｔｓ，Ｔｗ，Ｔｈには、設計上の要求値がそれぞれ設定される。２つの遅延時間Ｔｄ１，Ｔｄ２は、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するように設定される。
【０００５】
【発明が解決しようとする課題】
しかし、この回路の設計においては、遅延素子２２０，２２２の製造誤差や温度依存性等による遅延時間のバラツキを考慮して、遅延時間Ｔｄ１，Ｔｄ２にかなり大きな誤差を想定するのが普通である。このため、図１３に示す従来の回路の設計では、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するように遅延時間Ｔｄ１，Ｔｄ２を設定することが困難な場合がある。ここで、仮に、３つの期間Ｔｓ，Ｔｗ，Ｔｈに以下のような要求値が設定されている場合を想定する。
【０００６】
条件Ｃ１：Ｔｓ≧１ｎｓ；
条件Ｃ２：Ｔｗ≧１０ｎｓ；
条件Ｃ３：Ｔｈ≧３ｎｓ
【０００７】
ところで、温度特性等による遅延時間Ｔｄ１，Ｔｄ２の変動は、通常は、ノミナル値（典型値）の約０．６倍から約１．６倍の間の値を取る。従って、遅延時間Ｔｄ１，Ｔｄ２の最大値は、最小値の約２．７倍（＝１．６／０．６）程度にもなりうる。このような誤差を考慮すると、上記条件Ｃ１〜Ｃ３は、以下のように書き換えられる。
【０００８】
条件Ｃ１ａ：Ｔｓ＝Ｔｄ１＝１ｎｓ（min）〜２．７ｎｓ（max）；
条件Ｃ２ａ：Ｔｗ＝Ｔｄ２＝１０ｎｓ（min）〜２７ｎｓ（max）；
条件Ｃ３ａ：Ｔｈ≧３ｎｓ
【０００９】
ここで、（min）は遅延時間Ｔｄ１，Ｔｄ２が最小値となる条件を意味し、（max）は遅延時間Ｔｄ１，Ｔｄ２が最大値となる条件を意味する。従って、遅延時間Ｔｄ１，Ｔｄ２がいずれも最大値となる条件では、クロック周期Ｔｃは約３３ｎｓ（＝２．７＋２７＋３）となり、これは約３０ＭＨｚに相当する。一方、上記条件Ｃ１ａ〜Ｃ３ａから決まるクロック周期Ｔｃの最小値（ＲＡＭのサイクル期間）は１４（＝１＋１０＋３）ｎｓであり、これは約７１ＭＨｚに相当する。すなわち、約７１ＭＨｚで動作させることが可能なＲＡＭを用いたとしても、図１３の回路で書き込み制御信号を生成する場合には、そのＲＡＭを約３０ＭＨｚ（約４２％の速度）で動作させることができるだけである。
【００１０】
このように、従来のパルス信号生成回路では、パルス信号の特定の期間に関する要求値を満足させるためには、遅延素子における遅延時間の変動を考慮して、クロック信号の周期をかなり低下させなければならないという問題があった。
【００１１】
本発明は、上述した従来の課題を解決するためになされたものであり、遅延素子における遅延時間の変動を考慮しても、クロック信号の周期を過度に低下させずにパルス信号の特定の期間に関する要求値を満足させることのできる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明は、一定周期のクロック信号から、前記クロック信号と等しい周期を有する遅延した特定パルス信号を生成するための回路であって、
前記クロック信号に応じて第１のパルス信号を生成する前段回路と、
前記クロック信号と、前記前段回路からの出力信号とに応じて第２のパルス信号を生成する後段回路と、
前記第１と第２のパルス信号の論理演算を行うことによって、前記特定パルス信号を生成する論理演算回路と、
を備え、
前記前段回路と前記後段回路のそれぞれは、
前記クロック信号の立ち上がりエッジと立ち下がりエッジとを検出するエッジ検出部と、
第１の遅延量を有する少なくとも１つの第１の遅延素子を有し、前記クロック信号の立ち上がりエッジから前記第１の遅延量で遅延した第１の遅延エッジを有する第１の遅延信号を生成する第１の遅延信号生成部と、
第２の遅延量を有する少なくとも１つの第２の遅延素子を有し、前記クロック信号の立ち下がりエッジから前記第２の遅延量で遅延した第２の遅延エッジを有する第２の遅延信号を生成する第２の遅延信号生成部と、
前記第１と第２の遅延信号の論理演算を行うことによって前記第１又は第２のパルス信号を生成する論理演算部と、
を備え、
前記エッジ検出部は、
第１のクロック入力端子と第１のＤ入力端子と第１の出力端子と第１の反転出力端子とを有し、前記クロック信号が第１のクロック入力端子に入力されているともに、前記第１の出力端子からの出力が前記第１の遅延信号生成部に入力されている第１のＤフリップフロップと、
第２のクロック入力端子と第２のＤ入力端子と第２の出力端子と第２の反転出力端子とを有し、前記クロック信号を反転した反転クロック信号が前記第２のクロック入力端子に入力され、前記第１のＤフリップフロップの前記第１の出力端子からの出力が前記第２のＤ入力端子に入力されているとともに、前記第２の出力端子からの出力が前記第２の遅延信号生成部に入力されている第２のフリップフロップと、
を有しており、
前記前段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、当該第１のＤフリップフロップの前記第１の反転出力端子からの反転出力がフィードバックされており、
前記後段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、前記前段回路内の前記第２のＤフリップフロップの前記第２の出力端子からの出力が入力されていることを特徴とする。
【００１３】
このパルス信号生成回路では、クロック信号の立ち上がりエッジから第１の遅延信号を生成し、クロック信号の立ち下がりエッジから第２の遅延信号を生成して、これらの遅延信号の論理演算を行うことによってパルス信号を生成するので、従来のようにクロック信号の立ち上がりエッジのみからパルス信号を生成する場合に比べて、遅延量の変動の影響を小さくすることができる。この結果、遅延素子における遅延量の変動を考慮しても、クロック信号の周期を過度に低下させずにパルス信号の特定の期間に関する要求値を満足させることが可能である。
【００１５】
また、前記第１と第２の遅延量は、前記クロック信号の一周期の１／２未満の値にそれぞれ設定されていることが好ましい。この構成では、遅延量そのものが小さくなるので、温度特性などに起因する遅延量の変動も小さく抑えることが可能である。
【００１６】
さらに、前記第１と第２の遅延量は互いに等しいことが好ましい。この構成では、遅延量が変動しても、第１の遅延量で決定されるパルス信号のエッジと、第２の遅延量で決定されるパルス信号のエッジとの間の期間が常にほぼ一定に保たれる。
【００１９】
なお、本発明は、種々の態様で実現することが可能であり、例えば、パルス信号生成回路やパルス信号生成方法等の態様で実現することができる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ｂ．第２実施例：
Ｃ．第３実施例：
Ｄ．第４実施例：
Ｅ．第５実施例：
Ｆ．第６実施例：
Ｇ．変形例：
【００２１】
Ａ．第１実施例：
図１は、本発明の第１実施例としてのパルス信号生成回路１００の構成を示すブロック図である。このパルス信号生成回路１００は、２つのＤフリップフロップ２０，２２と、２つの遅延素子３０，３２と、２つの入力端子の一方が非反転入力端子となっているＮＡＮＤゲート４０とを備えている。なお、以下では「Ｄフリップフロップ」を「ＤＦＦ」と呼ぶ。
【００２２】
クロック信号ＣＬＫは、第１のＤＦＦ２０のクロック入力端子に入力されているとともに、反転されて第２のＤＦＦ２２のクロック端子にも入力されている。第１のＤＦＦ２０の反転出力＃Ｑ２０は、第１のＤＦＦ２０のＤ入力端子にフィードバックされている。第１のＤＦＦ２０の出力Ｑ２０は、第２のＤＦＦ２２のＤ入力端子に入力されているとともに、第１の遅延素子３０にも入力されている。第２のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２に入力されている。第１の遅延素子３０で遅延された第１の遅延信号Ｑ３０は、ＮＡＮＤゲート４０の非反転入力端子に入力される。また、第２の遅延素子３２で遅延された第２の遅延信号Ｑ３２は、ＮＡＮＤゲート４０の反転入力端子に入力される。なお、２つのＤＦＦ２０，２２は、初期状態ではリセットされているので、初期状態ではそれらの出力Ｑ２０，Ｑ２２はＬレベルをとる。
【００２３】
図２は、第１実施例のパルス信号生成回路１００の動作を示すタイミングチャートである。第１のＤＦＦ２０の出力Ｑ２０（図２（ｂ））は、クロック信号ＣＬＫの立ち上がりエッジのたびにレベルが反転する信号である。一方、第２のＤＦＦ２２の出力Ｑ２２（図２（ｃ））は、クロック信号ＣＬＫの立ち下がりエッジのたびにレベルが反転する信号である。
【００２４】
第１のＤＦＦ２０の出力Ｑ２０は、第１の遅延素子３０で第１の遅延時間Ｔｄ１だけ遅延されて第１の遅延信号Ｑ３０（図２（ｄ））となる。一方、第２のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２で第２の遅延時間Ｔｄ２だけ遅延されて第２の遅延信号Ｑ３２（図２（ｅ））となる。すなわち、第１の遅延信号Ｑ３０は、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延したエッジを有する信号である。また、第２の遅延信号Ｑ３２は、クロック信号ＣＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ遅延したエッジを有する信号である。ＮＡＮＤゲート４０は、これらの遅延信号Ｑ３０，Ｑ３２を論理演算することによって、パルス信号Ｑ４０（図２（ｆ））を生成する。
【００２５】
パルス信号Ｑ４０の立ち下がりエッジは、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延している。また、パルス信号Ｑ４０の立ち上がりエッジは、クロック信号ＣＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ遅延している。このように、第１実施例のパルス信号生成回路１００では、パルス信号Ｑ４０の立ち下がりエッジと立ち上がりエッジとが、同じクロック信号の異なる種類のエッジからの遅延によってそれぞれ生成されているので、遅延時間の誤差によるパルス信号への影響が少なくて済むという利点がある。この結果、以下に説明するように、クロック信号ＣＬＫの周期Ｔｃを従来に比べて短く設定することが可能である。
【００２６】
ここでは、上述した従来技術で説明した例と同様に、ＮＡＮＤゲート４０からの出力信号Ｑ４０（図２（ｆ））の３つの期間Ｔｓ，Ｔｗ，Ｔｈに、それぞれ以下のような条件Ｃ１〜Ｃ３が設定されているものと仮定する。
【００２７】
条件Ｃ１：Ｔｓ≧１ｎｓ；
条件Ｃ２：Ｔｗ≧１０ｎｓ；
条件Ｃ３：Ｔｈ≧３ｎｓ
【００２８】
図２（ｆ）から理解できるように、これらの期間Ｔｓ，Ｔｗ，Ｔｈは、クロック信号ＣＬＫの周期Ｔｃおよび遅延時間Ｔｄ１，Ｔｄ２と、以下の（１）〜（３）式の関係がある。
【００２９】
Ｔｓ＝Ｔｄ１ …（１）
Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１ …（２）
Ｔｈ＝Ｔｃ／２−Ｔｄ２ …（３）
【００３０】
このとき、上記条件Ｃ１〜Ｃ３は、以下の条件Ｃ４〜Ｃ６に書き換えられる。条件Ｃ４：Ｔｓ＝Ｔｄ１≧１ｎｓ；
条件Ｃ５：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎｓ；
条件Ｃ６：Ｔｈ＝Ｔｃ／２−Ｔｄ２≧３ｎｓ
【００３１】
ここで、第１の遅延時間Ｔｄ１の最大値Ｔｄ１maxは、その最小値Ｔｄ１minの２．７倍であると仮定し、第２の遅延時間Ｔｄ２の最大値Ｔｄ２maxもその最小値Ｔｄ２minの２．７倍であると仮定する。また、２つの遅延時間Ｔｄ１，Ｔｄ２のうちの一方が最小値を取るときには他方も最小値をとり、一方が最大値を取るときには他方も最大値をとると仮定する。この後者の仮定は、遅延時間の最大値や最小値に、遅延素子３０，３２の温度依存性の影響が含まれていることを考慮したものである。すなわち、一方の遅延素子が温度依存性の影響で最大値を取るときに他方の遅延素子が温度依存性の影響で最小値を取る、という事態は考えられず、両方が共に最小値を取るか、共に最大値を取ると考えるのが妥当である。
【００３２】
ところで、上記条件Ｃ４は、第１の遅延時間Ｔｄ１がその最小値Ｔｄ１minを取るときに最も厳しい。また、上記条件Ｃ６は、第２の遅延時間Ｔｄ２がその最大値Ｔｄ２max（＝２．７×Ｔｄ２min）を取るときに最も厳しい。従って、条件Ｃ４〜Ｃ６は、次の条件Ｃ４ａ〜Ｃ６ａに書き換えることができる。
【００３３】
条件Ｃ４ａ：Ｔｓ＝Ｔｄ１min≧１ｎｓ
条件Ｃ５ａ：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎｓ
条件Ｃ６ａ：Ｔｈ＝Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ
【００３４】
ここで、遅延時間Ｔｄ１，Ｔｄ２がそれぞれの最小値Ｔｄ１min，Ｔｄ２minを取るときに、期間Ｔｗが１０ｎｓとなる場合を想定する。このとき、次の（４）〜（６）式が成立する。
Ｔｄ１min≧１ｎｓ …（４）
Ｔｄ２min＋Ｔｃ／２−Ｔｄ１min＝１０ｎｓ …（５）
Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ …（６）
【００３５】
（５）式を（４）式に代入すると、次の（７）式が得られる。
Ｔｄ２min＋Ｔｃ／２≧１１ｎｓ …（７）
【００３６】
（６）式と（７）式をＴｃについて解くと、下記の（８）式が得られる。
Ｔｃ≧１７．７ｎｓ …（８）
【００３７】
ここで、Ｔｄ１min＝１ｎｓ，Ｔｃ＝１７．７ｎｓの場合を考えると、（５）式から、Ｔｄ２minは２．１５ｎｓとなる。Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１min＝１ｎｓ，Ｔｄ２＝Ｔｄ２min＝２．１５ｎｓのときに上記条件Ｃ４〜Ｃ６が成立することは、容易に確認できる。
【００３８】
一方、遅延時間Ｔｄ１，Ｔｄ２の最大値Ｔｄ１max，Ｔｄ２maxは、それぞれの最小値Ｔｄ１min，Ｔｄ２minの２．７倍なので、それぞれ２．７ｎｓ，５．８ｎｓとなる。この最大値条件のとき、すなわち、Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１max＝２．７ｎｓ，Ｔｄ２＝Ｔｄ２max＝５．８ｎｓのときも、上記条件Ｃ４〜Ｃ６が成立することが確認できる。従って、遅延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃを１７．７ｎｓ（５６．５ＭＨｚ）に設定すれば、パルス信号Ｑ４０の各期間Ｔｓ，Ｔｗ，Ｔｈの要求値を満足することが可能である。
【００３９】
ところで、上記条件Ｃ１〜Ｃ３から決まるクロック周期Ｔｃの最小値は１４（＝１＋１０＋３）ｎｓであり、これは約７１ＭＨｚに相当する。これに対して、本実施例では、遅延時間の変動を考慮しても、クロック周期を１７．７ｎｓ（５６．５ＭＨｚ）に設定することが可能である。例えば、このパルス信号Ｑ４０をＲＡＭの書き込み制御信号として使用するときには、ＲＡＭの最大可能動作周波数（７１ＭＨｚ）の約８０％の周波数で動作させることが可能である。一方、従来技術で説明したように、図１３に示した従来の回路では、ＲＡＭの最大可能動作周波数の約４２％の周波数（３０ＭＨｚ）で動作させることが可能であるにすぎなかった。すなわち、第１実施例の回路では、図１３に示した従来の回路に比べて約１．９倍の周波数のパルス信号を生成することが可能である。
【００４０】
以上の説明から理解できるように、第１実施例の回路では、遅延素子３０，３２における遅延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃを過度に低下させずにパルス信号Ｑ４０の各期間に関する要求値を満足させることができる。
【００４１】
但し、遅延時間Ｔｄ１，Ｔｄ２は、クロック周期Ｔｃの１／２未満の値に設定することが好ましい。これは、以下のような理由による。例えば、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合には、パルス信号Ｑ４０の立ち下がりエッジは、クロック信号ＣＬＫの立ち下がりエッジの後に発生する。従って、このときには、パルス信号Ｑ４０の立ち下がりエッジを、クロック信号ＣＬＫの立ち下がりエッジから生成することが可能になる。換言すれば、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合には、遅延時間Ｔｄ１からクロック信号の半周期Ｔｃ／２だけ減算した時間（Ｔｄ１−Ｔｃ／２）を算出し、クロック信号ＣＬＫの立ち下がりエッジからこの時間（Ｔｄ１−Ｔｃ／２）だけ遅延した時刻で、パルス信号Ｑ４０の立ち下がりエッジを発生させることができる。この方法では、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合に比べて遅延時間の変動による影響が少なくなるという利点がある。従って、図１の回路においては、遅延時間Ｔｄ１，Ｔｄ２はクロック周期Ｔｃの１／２未満の値に設定することが好ましい。
【００４２】
ところで、パルス信号Ｑ４０のＬレベルの期間Ｔｗは、遅延時間Ｔｄ１，Ｔｄ２の変動に応じて変化するが、その変化の仕方は２つの遅延時間Ｔｄ１，Ｔｄ２の大小関係によって異なる。図３は、第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合（図３（ｂ））と、最大値をとる場合（図３（ｃ））とを比較して示す説明図である。第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときには、遅延時間が最小値をとる場合よりも最大値をとる場合の方が期間Ｔｗが長くなることが理解できる。
【００４３】
図４は、第１と第２の遅延時間Ｔｄ１，Ｔｄ２が等しいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合と、それぞれ最大値をとる場合とを比較して示す説明図である。２つの遅延時間Ｔｄ１，Ｔｄ２が等しいときには、遅延時間が変動しても、期間Ｔｗの長さはほぼ一定に保たれる。
【００４４】
図５は、第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合と最大値をとる場合とを比較して示す説明図である。第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときには、遅延時間が最小値をとる場合よりも、最大値をとる場合の方が期間Ｔｗが短くなる。
【００４５】
このように、期間Ｔｗ（すなわち、クロック信号の立ち上がりエッジを遅延させて得られた遅延エッジと、立ち下がりエッジを遅延させて得られた遅延エッジとで挟まれる期間）の長さに対する遅延時間Ｔｄ１，Ｔｄ２の変動の影響は、遅延時間Ｔｄ１，Ｔｄ２の大小関係に依存している。従って、期間Ｔｗの要求値の条件に応じて、遅延時間Ｔｄ１，Ｔｄ２の大小関係を適切に設定することが好ましい。例えば、期間Ｔｗの長さを常にほぼ一定にするためには、遅延時間Ｔｄ１，Ｔｄ２を等しく設定することが好ましい。
【００４６】
パルス信号Ｑ４０は、ＲＡＭの書き込み制御のみでなく、他の用途にも利用することが可能である。図６は、パルス信号Ｑ４０を、データバス上のデータ転送のためのストローブパルスとして使用する例を示す説明図である。図６（ｂ）は遅延時間Ｔｄ１，Ｔｄ２が最小値をとる条件におけるパルス信号Ｑ４０を示し、図６（ｄ）はその条件におけるデータバス上のデータ信号のタイミングを示している。また、図６（ｃ）は遅延時間Ｔｄ１，Ｔｄ２が最大値をとる条件におけるパルス信号Ｑ４０を示し、図６（ｅ）はその条件におけるデータバス上のデータ信号のタイミングを示している。
【００４７】
この例から理解できるように、遅延時間Ｔｄ１，Ｔｄ２が温度依存性等に起因して変動し、これに応じてパルス信号Ｑ４０のタイミングが変化するときには、データバス上のデータ信号のタイミングもこれと同様な傾向で変化する。すなわち、データ信号の変化点からパルス信号Ｑ４０の立ち下がりエッジまでの期間Ｔｐや、パルス信号Ｑ４０の立ち上がりエッジからデータ信号の変化点までの期間Ｔｑは、温度による影響を受けたとしても一定以上の長さに保たれる。従って、データ信号のタイミングが温度依存性等の影響で変化しても、パルス信号Ｑ４０をストローブパルスとして用いれば、データ転送を確実に行うことが可能である。また、上述したように、第１実施例の回路１００によれば、パルス信号Ｑ４０の周波数を従来よりも大きな値に設定することができるので、データ転送を高速に行うことが可能である。
【００４８】
Ｂ．第２実施例：
図７は、本発明の第２実施例のパルス信号生成回路１１０の構成を示すブロック図である。このパルス信号生成回路１１０は、前段回路１１２と、後段回路１１４と、ＡＮＤゲート５０とを有している。前段回路１１２は、図１に示した第１実施例のパルス信号生成回路１００と同じ構成を有している。後段回路１１４は、２つのＤＦＦ２４，２６と、２つの遅延素子３４，３６と、２つの入力端子の一方が反転入力端子となっているＮＡＮＤゲート４２とを有している。後段回路１１４内の各素子の間の接続状態は、前段回路１１２内の各素子の間の接続状態と基本的に同じである。また、後段回路１１４内の遅延素子３４，３６は、前段回路１１２内の遅延素子３０，３２とそれぞれ同じ遅延時間Ｔｄ１，Ｔｄ２を有している。但し、後段回路１１４内の第１のＤＦＦ２４のＤ入力端子には、前段回路１１２内の第２のＤＦＦ２２からの出力Ｑ２２が入力されている。また、前段回路１１２の第１のＤＦＦ２０と異なり、後段回路１１４の第１のＤＦＦ２４の反転出力は、ＤＦＦ２４のＤ入力端子にはフィードバックされていない。また、後段回路１１４内の２つのＤＦＦ２４，２６は初期状態ではセットされているので、初期状態ではそれらの出力Ｑ２４，Ｑ２６はＨレベルをとる。ＡＮＤゲート５０は、前段回路１１２と後段回路１１４の出力Ｑ４０，Ｑ４２（すなわち２つのＮＡＮＤゲート４０，４２の出力）の論理積をとることによって、最終的なパルス信号Ｓoutを生成する。
【００４９】
図８は、第２実施例のパルス信号生成回路１１０の動作を示すタイミングチャートである。図８（ａ），（ｂ），（ｃ），（ｄ）に示す信号ＣＬＫ，Ｑ３０，Ｑ３２，Ｑ４０は、前段回路１１２の信号であり、第１実施例において図２（ａ），（ｄ），（ｅ），（ｆ）に示した対応する信号とそれぞれ同じものである。また、図８（ｅ），（ｆ），（ｇ）に示す信号Ｑ３４，Ｑ３６，Ｑ４２は、後段回路１１４の信号であり、前段回路１１２における信号Ｑ３０，Ｑ３２，Ｑ４０からそれぞれクロック周期Ｔｃだけ後ろにシフトした信号になっている。例えば、前段回路１１２からの出力Ｑ４０が奇数番目の周期Ｔｃにおけるパルス信号に相当し、後段回路１１４からの出力Ｑ４２は偶数番目の周期Ｔｃにおけるパルス信号に相当する。ＡＮＤゲート５０から出力されるパルス信号Ｓoutは、これらの出力Ｑ４０，Ｑ４２のいずれかがＬレベルである期間にＬレベルとなるように、これらの出力Ｑ４０，Ｑ４２を論理演算することによって生成されている。この結果、このパルス信号Ｓoutは、各クロック周期Ｔｃ毎にＬレベルとなる期間Ｔｗが１回ずつ現れる信号となっている。
【００５０】
以上の説明から理解できるように、第２実施例のパルス信号生成回路１１０は、クロック信号ＣＬＫの各周期Ｔｃ毎に、Ｌレベルとなる期間Ｔｗが１回ずつ現れるパルス信号Ｓoutを生成することができる。また、このパルス信号Ｓoutを反転すれば、クロック信号ＣＬＫの各周期Ｔｃ毎にＨレベルとなる期間Ｔｗが１回ずつ現れるパルス信号も容易に作成可能である。従って、第２実施例のパルス信号生成回路１１０では、クロック信号ＣＬＫの各周期Ｔｃ毎に、所定の論理レベルをとる期間Ｔｗが１回ずつ現れるようなパルス信号Ｓoutを生成することが可能である。
【００５１】
上述した第１実施例におけるＲＡＭの動作周波数に関する計算は、正確には図７に示す第２実施例のパルス信号生成回路１１０に対して適用されるものである。但し、第１実施例のパルス信号生成回路１００は、図１３に示した回路の約１．９倍の周波数のパルス信号を生成できる点に変わりは無い。第２実施例のパルス信号生成回路１１０は、第１実施例のパルス信号生成回路１００のさらに２倍の周波数を有するパルス信号を生成することが可能である。
【００５２】
Ｃ．第３実施例：
図９は、本発明の第３実施例のパルス信号生成回路１２０の構成を示すブロック図である。このパルス信号生成回路１２０は、図７に示した第２実施例の回路から、２つのＤＦＦ２４，２６を省略した構成を有している。また、この回路１２０では、２組目の遅延素子３４，３６の入力が、第２実施例の回路とは異なる。すなわち、第１の遅延時間Ｔｄ１を有する遅延素子３４には、第１のＤＦＦ２０の反転出力が入力されており、第２の遅延時間Ｔｄ２を有する遅延素子３６には、第２のＤＦＦ２２の反転出力が入力されている。
【００５３】
この第３実施例のパルス信号生成回路１２０も、第２実施例のパルス信号生成回路１１０とほぼ同じパルス信号Ｓoutを生成することが可能である。また、第３実施例は、第２実施例よりも回路構成が単純であるという利点がある。
【００５４】
Ｄ．第４実施例：
図１０は、本発明の第４実施例のパルス信号生成回路１３０の構成を示すブロック図である。このパルス信号生成回路１３０は、図９に示した第３実施例の回路から、２つの遅延素子３４，３６を省略した構成を有している。また、このパルス信号生成回路１３０では、第１の遅延素子３０の出力Ｑ３０が、第１のＮＡＮＤゲート４０の非反転入力端子と第２のＮＡＮＤゲート４２の反転入力端子とに入力されている。また、第２の遅延素子３２の出力Ｑ３２が、第１のＮＡＮＤゲート４０の反転入力端子と第２のＮＡＮＤゲート４２の非反転入力端子とに入力されている。
【００５５】
この第４実施例のパルス信号生成回路１３０も、第２実施例や第３実施例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを生成することが可能である。また、第４実施例は、第３実施例よりもさらに回路構成が単純であるという利点がある。
【００５６】
Ｅ．第５実施例：
図１１は、本発明の第５実施例のパルス信号生成回路１４０の構成を示すブロック図である。このパルス信号生成回路１４０は、図１０に示した第４実施例の回路の２つのＮＡＮＤゲート４０，４２とＡＮＤゲート５０とを、１つのＥＸＮＯＲゲート６０に置き換えた構成を有している。この第５実施例のパルス信号生成回路１４０も、第２ないし第４実施例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを生成することが可能である。
【００５７】
Ｆ．第６実施例：
図１２は、本発明の第６実施例のパルス信号生成回路１５０の構成を示すブロック図である。このパルス信号生成回路１５０は、図１１に示した第５実施例の回路の第１のＤＦＦ２０のＤ入力端子の前段に、イネーブル制御回路７０を追加した構成を有している。イネーブル制御回路７０は、２つのＡＮＤゲート７２，７４と、ＯＲゲート７６とを有している。第１のＡＮＤゲート７２の２つの入力端子うちの一方は反転入力端子である。
【００５８】
外部から与えられるイネーブル信号ＥＮは、第１のＡＮＤゲート７２の反転入力端子と、第２のＡＮＤゲート７４の一方の入力端子とに共通に入力される。第１のＡＮＤゲート７２の他方の入力端子には第１のＤＦＦ２０の出力Ｑ２０が入力されている。また、第２のＡＮＤゲート７４の他方の入力端子には、第１のＤＦＦの反転出力＃Ｑ２０が入力されている。２つのＡＮＤゲート７２，７４の出力は、ＯＲゲート７６に入力されており、ＯＲゲート７６の出力は第１のＤＦＦのＤ入力端子に供給されている。
【００５９】
この第６実施例のパルス信号生成回路１５０では、イネーブル信号ＥＮのレベルによって動作の有無が制御される。すなわち、イネーブル信号ＥＮがＬレベルのときにはパルス信号生成回路１５０は動作せず、パルス信号ＳoutはＬレベルに保たれる。一方、イネーブル信号ＥＮがＨレベルのときには、パルス信号生成回路１５０は、前述した図８（ｈ）に示したパルス信号Ｓoutを生成する。
【００６０】
この例からも理解できるように、本発明のパルス信号生成回路としては種々の回路構成を採用することが可能であり、また、パルス信号を生成する機能以外の他の機能を実現するために、付加的な回路を設けることも可能である。
【００６１】
Ｇ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形が可能である。
【００６２】
Ｇ１．変形例１：
上記実施例では、クロック信号のエッジを検出するエッジ検出回路として複数のＤフリップフロップを用いていたが、Ｄフリップフロップ以外の回路素子を用いてエッジ検出回路を構成してもよい。
【００６３】
Ｇ２．変形例２：
上記実施例では、クロック信号ＣＬＫの１周期の中で一定期間ＴｗだけＬレベルとなるようなパルス信号を生成していたが、本発明は、これ以外の種々のパルス信号を生成するための回路に適用可能である。
【００６４】
Ｇ３．変形例３：
第２実施例（図７）や第３実施例（図８）の回路では、クロック信号の立ち上がりエッジから第１の遅延量Ｔｄ１だけ遅延したエッジを有する２つの第１の遅延信号Ｑ３０，Ｑ３４が生成されており、また、クロック信号の立ち下がりエッジから第２の遅延量Ｔｄ２だけ遅延したエッジを有する２つの第２の遅延信号Ｑ３２，Ｑ３６が生成されている。一方、第１実施例（図１）や第４実施例（図１０）、第５実施例（図１１）、第６実施例（図１２）の回路では、第１の遅延信号Ｑ３０と第２の遅延信号Ｑ３２はいずれも１つずつしか生成されていない。これから理解できるように、本発明では、クロック信号の立ち上がりエッジから第１の遅延量で遅延したエッジを有する少なくとも１つの第１の遅延信号が生成されるとともに、クロック信号の立ち下がりエッジから第２の遅延量で遅延したエッジを有する少なくとも１つの第２の遅延信号を生成される。そして、これらの少なくとも１つの第１の遅延信号と、少なくとも１つの第２の遅延信号との論理演算を行うことによってパルス信号が生成される。
【図面の簡単な説明】
【図１】第１実施例のパルス信号生成回路１００の構成を示すブロック図。
【図２】第１実施例のパルス信号生成回路１００の動作を示すタイミングチャート。
【図３】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図４】第１と第２の遅延時間Ｔｄ１，Ｔｄ２が等しいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図５】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図６】外部バスのデータ転送のためにパルス信号Ｑ４０を使用する例を示す説明図。
【図７】第２実施例のパルス信号生成回路１１０の構成を示すブロック図。
【図８】第２実施例のパルス信号生成回路１１０の動作を示すタイミングチャート。
【図９】第３実施例のパルス信号生成回路１２０の構成を示すブロック図。
【図１０】第４実施例のパルス信号生成回路１３０の構成を示すブロック図。
【図１１】第５実施例のパルス信号生成回路１４０の構成を示すブロック図。
【図１２】第６実施例のパルス信号生成回路１５０の構成を示すブロック図。
【図１３】従来のパルス信号生成回路２００の一例を示すブロック図。
【図１４】従来のパルス信号生成回路２００の動作を示すタイミングチャート。
【符号の説明】
２０，２２，２４，２６…Ｄフリップフロップ
３０，３２，３４，３６…遅延素子
４０，４２…ＮＡＮＤゲート
５０…ＡＮＤゲート
６０…ＥＸＮＯＲゲート
７０…イネーブル制御回路
７２，７４…ＡＮＤゲート
７６…ＯＲゲート
１００…パルス信号生成回路（第１実施例）
１１０…パルス信号生成回路（第２実施例）
１１２…前段回路
１１４…後段回路
１２０…パルス信号生成回路（第３実施例）
１３０…パルス信号生成回路（第４実施例）
１４０…パルス信号生成回路（第５実施例）
１５０…パルス信号生成回路（第６実施例）
２００…パルス信号生成回路（従来例）
２１０…Ｄフリップフロップ
２２０，２２２…遅延素子
２３０…ＮＡＮＤゲート
【発明の属する技術分野】
この発明は、一定周期のクロック信号から特定のパルス信号を生成する技術に関する。
【０００２】
【従来の技術】
図１３は、クロック信号ＣＬＫから特定のパルス信号Ｑ２３０を生成するための従来のパルス信号生成回路２００の一例を示すブロック図である。この回路２００は、Ｄフリップフロップ２１０（以下、「ＤＦＦ２１０」と呼ぶ）と、直列に接続された２つの遅延素子２２０，２２２と、２つの入力端子の一方が反転入力端子となっているＮＡＮＤゲート２３０とを備えている。クロック信号ＣＬＫは、ＤＦＦ２１０のクロック入力端子に与えられている。ＤＦＦ２１０の出力Ｑ２１０は第１の遅延素子２２０に入力されており、反転出力＃Ｑ２１０はＤ入力端子にフィードバックされている。第１の遅延素子２２０で遅延された遅延信号Ｑ２２０は、ＮＡＮＤゲート２３０の非反転入力端子に入力される。また、この遅延信号Ｑ２２０は、第２の遅延素子２２２でさらに遅延された後にＮＡＮＤゲート２３０の反転入力端子に入力される。
【０００３】
図１４（ａ）〜（ｆ）は、このパルス信号生成回路２００の動作を示すタイミングチャートである。第１の遅延素子２２０から出力される第１の遅延信号Ｑ２２０（図１４（ｃ））は、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延したエッジを有している。また、第２の遅延素子２２２から出力される第２の遅延信号Ｑ２２２（図１４（ｄ））は、第１の遅延信号Ｑ２２０の立ち上がりエッジからさらに第２の遅延時間Ｔｄ２だけ遅延したエッジを有している。従って、第２の遅延信号Ｑ２２２のエッジは、クロック信号ＣＬＫの立ち上がりエッジからは、遅延時間（Ｔｄ１＋Ｔｄ２）だけ遅延している。ＮＡＮＤゲート２３０は、これらの２つの遅延信号Ｑ２２０，Ｑ２２２から、図１４（ｅ）に示すパルス信号Ｑ２３０（図１４（ｅ））を生成する。
【０００４】
このパルス信号Ｑ２３０は、例えばＲＡＭの書き込み制御信号として使用される。すなわち、パルス信号Ｑ２３０は、クロック信号ＣＬＫの一周期Ｔｃの間に、特定の期間ＴｗだけＬレベルとなるような信号として設計されている。この期間Ｔｗの直前にはセットアップ時間Ｔｓが設定されており、また、期間Ｔｗの直後にはホールド時間Ｔｈが設定されている。これらの期間Ｔｓ，Ｔｗ，Ｔｈには、設計上の要求値がそれぞれ設定される。２つの遅延時間Ｔｄ１，Ｔｄ２は、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するように設定される。
【０００５】
【発明が解決しようとする課題】
しかし、この回路の設計においては、遅延素子２２０，２２２の製造誤差や温度依存性等による遅延時間のバラツキを考慮して、遅延時間Ｔｄ１，Ｔｄ２にかなり大きな誤差を想定するのが普通である。このため、図１３に示す従来の回路の設計では、これらの期間Ｔｓ，Ｔｗ，Ｔｈがそれぞれの要求値を満足するように遅延時間Ｔｄ１，Ｔｄ２を設定することが困難な場合がある。ここで、仮に、３つの期間Ｔｓ，Ｔｗ，Ｔｈに以下のような要求値が設定されている場合を想定する。
【０００６】
条件Ｃ１：Ｔｓ≧１ｎｓ；
条件Ｃ２：Ｔｗ≧１０ｎｓ；
条件Ｃ３：Ｔｈ≧３ｎｓ
【０００７】
ところで、温度特性等による遅延時間Ｔｄ１，Ｔｄ２の変動は、通常は、ノミナル値（典型値）の約０．６倍から約１．６倍の間の値を取る。従って、遅延時間Ｔｄ１，Ｔｄ２の最大値は、最小値の約２．７倍（＝１．６／０．６）程度にもなりうる。このような誤差を考慮すると、上記条件Ｃ１〜Ｃ３は、以下のように書き換えられる。
【０００８】
条件Ｃ１ａ：Ｔｓ＝Ｔｄ１＝１ｎｓ（min）〜２．７ｎｓ（max）；
条件Ｃ２ａ：Ｔｗ＝Ｔｄ２＝１０ｎｓ（min）〜２７ｎｓ（max）；
条件Ｃ３ａ：Ｔｈ≧３ｎｓ
【０００９】
ここで、（min）は遅延時間Ｔｄ１，Ｔｄ２が最小値となる条件を意味し、（max）は遅延時間Ｔｄ１，Ｔｄ２が最大値となる条件を意味する。従って、遅延時間Ｔｄ１，Ｔｄ２がいずれも最大値となる条件では、クロック周期Ｔｃは約３３ｎｓ（＝２．７＋２７＋３）となり、これは約３０ＭＨｚに相当する。一方、上記条件Ｃ１ａ〜Ｃ３ａから決まるクロック周期Ｔｃの最小値（ＲＡＭのサイクル期間）は１４（＝１＋１０＋３）ｎｓであり、これは約７１ＭＨｚに相当する。すなわち、約７１ＭＨｚで動作させることが可能なＲＡＭを用いたとしても、図１３の回路で書き込み制御信号を生成する場合には、そのＲＡＭを約３０ＭＨｚ（約４２％の速度）で動作させることができるだけである。
【００１０】
このように、従来のパルス信号生成回路では、パルス信号の特定の期間に関する要求値を満足させるためには、遅延素子における遅延時間の変動を考慮して、クロック信号の周期をかなり低下させなければならないという問題があった。
【００１１】
本発明は、上述した従来の課題を解決するためになされたものであり、遅延素子における遅延時間の変動を考慮しても、クロック信号の周期を過度に低下させずにパルス信号の特定の期間に関する要求値を満足させることのできる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明は、一定周期のクロック信号から、前記クロック信号と等しい周期を有する遅延した特定パルス信号を生成するための回路であって、
前記クロック信号に応じて第１のパルス信号を生成する前段回路と、
前記クロック信号と、前記前段回路からの出力信号とに応じて第２のパルス信号を生成する後段回路と、
前記第１と第２のパルス信号の論理演算を行うことによって、前記特定パルス信号を生成する論理演算回路と、
を備え、
前記前段回路と前記後段回路のそれぞれは、
前記クロック信号の立ち上がりエッジと立ち下がりエッジとを検出するエッジ検出部と、
第１の遅延量を有する少なくとも１つの第１の遅延素子を有し、前記クロック信号の立ち上がりエッジから前記第１の遅延量で遅延した第１の遅延エッジを有する第１の遅延信号を生成する第１の遅延信号生成部と、
第２の遅延量を有する少なくとも１つの第２の遅延素子を有し、前記クロック信号の立ち下がりエッジから前記第２の遅延量で遅延した第２の遅延エッジを有する第２の遅延信号を生成する第２の遅延信号生成部と、
前記第１と第２の遅延信号の論理演算を行うことによって前記第１又は第２のパルス信号を生成する論理演算部と、
を備え、
前記エッジ検出部は、
第１のクロック入力端子と第１のＤ入力端子と第１の出力端子と第１の反転出力端子とを有し、前記クロック信号が第１のクロック入力端子に入力されているともに、前記第１の出力端子からの出力が前記第１の遅延信号生成部に入力されている第１のＤフリップフロップと、
第２のクロック入力端子と第２のＤ入力端子と第２の出力端子と第２の反転出力端子とを有し、前記クロック信号を反転した反転クロック信号が前記第２のクロック入力端子に入力され、前記第１のＤフリップフロップの前記第１の出力端子からの出力が前記第２のＤ入力端子に入力されているとともに、前記第２の出力端子からの出力が前記第２の遅延信号生成部に入力されている第２のフリップフロップと、
を有しており、
前記前段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、当該第１のＤフリップフロップの前記第１の反転出力端子からの反転出力がフィードバックされており、
前記後段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、前記前段回路内の前記第２のＤフリップフロップの前記第２の出力端子からの出力が入力されていることを特徴とする。
【００１３】
このパルス信号生成回路では、クロック信号の立ち上がりエッジから第１の遅延信号を生成し、クロック信号の立ち下がりエッジから第２の遅延信号を生成して、これらの遅延信号の論理演算を行うことによってパルス信号を生成するので、従来のようにクロック信号の立ち上がりエッジのみからパルス信号を生成する場合に比べて、遅延量の変動の影響を小さくすることができる。この結果、遅延素子における遅延量の変動を考慮しても、クロック信号の周期を過度に低下させずにパルス信号の特定の期間に関する要求値を満足させることが可能である。
【００１５】
また、前記第１と第２の遅延量は、前記クロック信号の一周期の１／２未満の値にそれぞれ設定されていることが好ましい。この構成では、遅延量そのものが小さくなるので、温度特性などに起因する遅延量の変動も小さく抑えることが可能である。
【００１６】
さらに、前記第１と第２の遅延量は互いに等しいことが好ましい。この構成では、遅延量が変動しても、第１の遅延量で決定されるパルス信号のエッジと、第２の遅延量で決定されるパルス信号のエッジとの間の期間が常にほぼ一定に保たれる。
【００１９】
なお、本発明は、種々の態様で実現することが可能であり、例えば、パルス信号生成回路やパルス信号生成方法等の態様で実現することができる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ｂ．第２実施例：
Ｃ．第３実施例：
Ｄ．第４実施例：
Ｅ．第５実施例：
Ｆ．第６実施例：
Ｇ．変形例：
【００２１】
Ａ．第１実施例：
図１は、本発明の第１実施例としてのパルス信号生成回路１００の構成を示すブロック図である。このパルス信号生成回路１００は、２つのＤフリップフロップ２０，２２と、２つの遅延素子３０，３２と、２つの入力端子の一方が非反転入力端子となっているＮＡＮＤゲート４０とを備えている。なお、以下では「Ｄフリップフロップ」を「ＤＦＦ」と呼ぶ。
【００２２】
クロック信号ＣＬＫは、第１のＤＦＦ２０のクロック入力端子に入力されているとともに、反転されて第２のＤＦＦ２２のクロック端子にも入力されている。第１のＤＦＦ２０の反転出力＃Ｑ２０は、第１のＤＦＦ２０のＤ入力端子にフィードバックされている。第１のＤＦＦ２０の出力Ｑ２０は、第２のＤＦＦ２２のＤ入力端子に入力されているとともに、第１の遅延素子３０にも入力されている。第２のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２に入力されている。第１の遅延素子３０で遅延された第１の遅延信号Ｑ３０は、ＮＡＮＤゲート４０の非反転入力端子に入力される。また、第２の遅延素子３２で遅延された第２の遅延信号Ｑ３２は、ＮＡＮＤゲート４０の反転入力端子に入力される。なお、２つのＤＦＦ２０，２２は、初期状態ではリセットされているので、初期状態ではそれらの出力Ｑ２０，Ｑ２２はＬレベルをとる。
【００２３】
図２は、第１実施例のパルス信号生成回路１００の動作を示すタイミングチャートである。第１のＤＦＦ２０の出力Ｑ２０（図２（ｂ））は、クロック信号ＣＬＫの立ち上がりエッジのたびにレベルが反転する信号である。一方、第２のＤＦＦ２２の出力Ｑ２２（図２（ｃ））は、クロック信号ＣＬＫの立ち下がりエッジのたびにレベルが反転する信号である。
【００２４】
第１のＤＦＦ２０の出力Ｑ２０は、第１の遅延素子３０で第１の遅延時間Ｔｄ１だけ遅延されて第１の遅延信号Ｑ３０（図２（ｄ））となる。一方、第２のＤＦＦ２２の出力Ｑ２２は、第２の遅延素子３２で第２の遅延時間Ｔｄ２だけ遅延されて第２の遅延信号Ｑ３２（図２（ｅ））となる。すなわち、第１の遅延信号Ｑ３０は、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延したエッジを有する信号である。また、第２の遅延信号Ｑ３２は、クロック信号ＣＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ遅延したエッジを有する信号である。ＮＡＮＤゲート４０は、これらの遅延信号Ｑ３０，Ｑ３２を論理演算することによって、パルス信号Ｑ４０（図２（ｆ））を生成する。
【００２５】
パルス信号Ｑ４０の立ち下がりエッジは、クロック信号ＣＬＫの立ち上がりエッジから第１の遅延時間Ｔｄ１だけ遅延している。また、パルス信号Ｑ４０の立ち上がりエッジは、クロック信号ＣＬＫの立ち下がりエッジから第２の遅延時間Ｔｄ２だけ遅延している。このように、第１実施例のパルス信号生成回路１００では、パルス信号Ｑ４０の立ち下がりエッジと立ち上がりエッジとが、同じクロック信号の異なる種類のエッジからの遅延によってそれぞれ生成されているので、遅延時間の誤差によるパルス信号への影響が少なくて済むという利点がある。この結果、以下に説明するように、クロック信号ＣＬＫの周期Ｔｃを従来に比べて短く設定することが可能である。
【００２６】
ここでは、上述した従来技術で説明した例と同様に、ＮＡＮＤゲート４０からの出力信号Ｑ４０（図２（ｆ））の３つの期間Ｔｓ，Ｔｗ，Ｔｈに、それぞれ以下のような条件Ｃ１〜Ｃ３が設定されているものと仮定する。
【００２７】
条件Ｃ１：Ｔｓ≧１ｎｓ；
条件Ｃ２：Ｔｗ≧１０ｎｓ；
条件Ｃ３：Ｔｈ≧３ｎｓ
【００２８】
図２（ｆ）から理解できるように、これらの期間Ｔｓ，Ｔｗ，Ｔｈは、クロック信号ＣＬＫの周期Ｔｃおよび遅延時間Ｔｄ１，Ｔｄ２と、以下の（１）〜（３）式の関係がある。
【００２９】
Ｔｓ＝Ｔｄ１ …（１）
Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１ …（２）
Ｔｈ＝Ｔｃ／２−Ｔｄ２ …（３）
【００３０】
このとき、上記条件Ｃ１〜Ｃ３は、以下の条件Ｃ４〜Ｃ６に書き換えられる。条件Ｃ４：Ｔｓ＝Ｔｄ１≧１ｎｓ；
条件Ｃ５：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎｓ；
条件Ｃ６：Ｔｈ＝Ｔｃ／２−Ｔｄ２≧３ｎｓ
【００３１】
ここで、第１の遅延時間Ｔｄ１の最大値Ｔｄ１maxは、その最小値Ｔｄ１minの２．７倍であると仮定し、第２の遅延時間Ｔｄ２の最大値Ｔｄ２maxもその最小値Ｔｄ２minの２．７倍であると仮定する。また、２つの遅延時間Ｔｄ１，Ｔｄ２のうちの一方が最小値を取るときには他方も最小値をとり、一方が最大値を取るときには他方も最大値をとると仮定する。この後者の仮定は、遅延時間の最大値や最小値に、遅延素子３０，３２の温度依存性の影響が含まれていることを考慮したものである。すなわち、一方の遅延素子が温度依存性の影響で最大値を取るときに他方の遅延素子が温度依存性の影響で最小値を取る、という事態は考えられず、両方が共に最小値を取るか、共に最大値を取ると考えるのが妥当である。
【００３２】
ところで、上記条件Ｃ４は、第１の遅延時間Ｔｄ１がその最小値Ｔｄ１minを取るときに最も厳しい。また、上記条件Ｃ６は、第２の遅延時間Ｔｄ２がその最大値Ｔｄ２max（＝２．７×Ｔｄ２min）を取るときに最も厳しい。従って、条件Ｃ４〜Ｃ６は、次の条件Ｃ４ａ〜Ｃ６ａに書き換えることができる。
【００３３】
条件Ｃ４ａ：Ｔｓ＝Ｔｄ１min≧１ｎｓ
条件Ｃ５ａ：Ｔｗ＝Ｔｄ２＋Ｔｃ／２−Ｔｄ１≧１０ｎｓ
条件Ｃ６ａ：Ｔｈ＝Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ
【００３４】
ここで、遅延時間Ｔｄ１，Ｔｄ２がそれぞれの最小値Ｔｄ１min，Ｔｄ２minを取るときに、期間Ｔｗが１０ｎｓとなる場合を想定する。このとき、次の（４）〜（６）式が成立する。
Ｔｄ１min≧１ｎｓ …（４）
Ｔｄ２min＋Ｔｃ／２−Ｔｄ１min＝１０ｎｓ …（５）
Ｔｃ／２−２．７×Ｔｄ２min≧３ｎｓ …（６）
【００３５】
（５）式を（４）式に代入すると、次の（７）式が得られる。
Ｔｄ２min＋Ｔｃ／２≧１１ｎｓ …（７）
【００３６】
（６）式と（７）式をＴｃについて解くと、下記の（８）式が得られる。
Ｔｃ≧１７．７ｎｓ …（８）
【００３７】
ここで、Ｔｄ１min＝１ｎｓ，Ｔｃ＝１７．７ｎｓの場合を考えると、（５）式から、Ｔｄ２minは２．１５ｎｓとなる。Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１min＝１ｎｓ，Ｔｄ２＝Ｔｄ２min＝２．１５ｎｓのときに上記条件Ｃ４〜Ｃ６が成立することは、容易に確認できる。
【００３８】
一方、遅延時間Ｔｄ１，Ｔｄ２の最大値Ｔｄ１max，Ｔｄ２maxは、それぞれの最小値Ｔｄ１min，Ｔｄ２minの２．７倍なので、それぞれ２．７ｎｓ，５．８ｎｓとなる。この最大値条件のとき、すなわち、Ｔｃ＝１７．７ｎｓ，Ｔｄ１＝Ｔｄ１max＝２．７ｎｓ，Ｔｄ２＝Ｔｄ２max＝５．８ｎｓのときも、上記条件Ｃ４〜Ｃ６が成立することが確認できる。従って、遅延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃを１７．７ｎｓ（５６．５ＭＨｚ）に設定すれば、パルス信号Ｑ４０の各期間Ｔｓ，Ｔｗ，Ｔｈの要求値を満足することが可能である。
【００３９】
ところで、上記条件Ｃ１〜Ｃ３から決まるクロック周期Ｔｃの最小値は１４（＝１＋１０＋３）ｎｓであり、これは約７１ＭＨｚに相当する。これに対して、本実施例では、遅延時間の変動を考慮しても、クロック周期を１７．７ｎｓ（５６．５ＭＨｚ）に設定することが可能である。例えば、このパルス信号Ｑ４０をＲＡＭの書き込み制御信号として使用するときには、ＲＡＭの最大可能動作周波数（７１ＭＨｚ）の約８０％の周波数で動作させることが可能である。一方、従来技術で説明したように、図１３に示した従来の回路では、ＲＡＭの最大可能動作周波数の約４２％の周波数（３０ＭＨｚ）で動作させることが可能であるにすぎなかった。すなわち、第１実施例の回路では、図１３に示した従来の回路に比べて約１．９倍の周波数のパルス信号を生成することが可能である。
【００４０】
以上の説明から理解できるように、第１実施例の回路では、遅延素子３０，３２における遅延時間Ｔｄ１，Ｔｄ２の変動を考慮しても、クロック周期Ｔｃを過度に低下させずにパルス信号Ｑ４０の各期間に関する要求値を満足させることができる。
【００４１】
但し、遅延時間Ｔｄ１，Ｔｄ２は、クロック周期Ｔｃの１／２未満の値に設定することが好ましい。これは、以下のような理由による。例えば、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合には、パルス信号Ｑ４０の立ち下がりエッジは、クロック信号ＣＬＫの立ち下がりエッジの後に発生する。従って、このときには、パルス信号Ｑ４０の立ち下がりエッジを、クロック信号ＣＬＫの立ち下がりエッジから生成することが可能になる。換言すれば、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合には、遅延時間Ｔｄ１からクロック信号の半周期Ｔｃ／２だけ減算した時間（Ｔｄ１−Ｔｃ／２）を算出し、クロック信号ＣＬＫの立ち下がりエッジからこの時間（Ｔｄ１−Ｔｃ／２）だけ遅延した時刻で、パルス信号Ｑ４０の立ち下がりエッジを発生させることができる。この方法では、遅延時間Ｔｄ１がクロック周期Ｔｃの１／２以上である場合に比べて遅延時間の変動による影響が少なくなるという利点がある。従って、図１の回路においては、遅延時間Ｔｄ１，Ｔｄ２はクロック周期Ｔｃの１／２未満の値に設定することが好ましい。
【００４２】
ところで、パルス信号Ｑ４０のＬレベルの期間Ｔｗは、遅延時間Ｔｄ１，Ｔｄ２の変動に応じて変化するが、その変化の仕方は２つの遅延時間Ｔｄ１，Ｔｄ２の大小関係によって異なる。図３は、第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合（図３（ｂ））と、最大値をとる場合（図３（ｃ））とを比較して示す説明図である。第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときには、遅延時間が最小値をとる場合よりも最大値をとる場合の方が期間Ｔｗが長くなることが理解できる。
【００４３】
図４は、第１と第２の遅延時間Ｔｄ１，Ｔｄ２が等しいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合と、それぞれ最大値をとる場合とを比較して示す説明図である。２つの遅延時間Ｔｄ１，Ｔｄ２が等しいときには、遅延時間が変動しても、期間Ｔｗの長さはほぼ一定に保たれる。
【００４４】
図５は、第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときに、遅延時間Ｔｄ１，Ｔｄ２がそれぞれ最小値をとる場合と最大値をとる場合とを比較して示す説明図である。第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときには、遅延時間が最小値をとる場合よりも、最大値をとる場合の方が期間Ｔｗが短くなる。
【００４５】
このように、期間Ｔｗ（すなわち、クロック信号の立ち上がりエッジを遅延させて得られた遅延エッジと、立ち下がりエッジを遅延させて得られた遅延エッジとで挟まれる期間）の長さに対する遅延時間Ｔｄ１，Ｔｄ２の変動の影響は、遅延時間Ｔｄ１，Ｔｄ２の大小関係に依存している。従って、期間Ｔｗの要求値の条件に応じて、遅延時間Ｔｄ１，Ｔｄ２の大小関係を適切に設定することが好ましい。例えば、期間Ｔｗの長さを常にほぼ一定にするためには、遅延時間Ｔｄ１，Ｔｄ２を等しく設定することが好ましい。
【００４６】
パルス信号Ｑ４０は、ＲＡＭの書き込み制御のみでなく、他の用途にも利用することが可能である。図６は、パルス信号Ｑ４０を、データバス上のデータ転送のためのストローブパルスとして使用する例を示す説明図である。図６（ｂ）は遅延時間Ｔｄ１，Ｔｄ２が最小値をとる条件におけるパルス信号Ｑ４０を示し、図６（ｄ）はその条件におけるデータバス上のデータ信号のタイミングを示している。また、図６（ｃ）は遅延時間Ｔｄ１，Ｔｄ２が最大値をとる条件におけるパルス信号Ｑ４０を示し、図６（ｅ）はその条件におけるデータバス上のデータ信号のタイミングを示している。
【００４７】
この例から理解できるように、遅延時間Ｔｄ１，Ｔｄ２が温度依存性等に起因して変動し、これに応じてパルス信号Ｑ４０のタイミングが変化するときには、データバス上のデータ信号のタイミングもこれと同様な傾向で変化する。すなわち、データ信号の変化点からパルス信号Ｑ４０の立ち下がりエッジまでの期間Ｔｐや、パルス信号Ｑ４０の立ち上がりエッジからデータ信号の変化点までの期間Ｔｑは、温度による影響を受けたとしても一定以上の長さに保たれる。従って、データ信号のタイミングが温度依存性等の影響で変化しても、パルス信号Ｑ４０をストローブパルスとして用いれば、データ転送を確実に行うことが可能である。また、上述したように、第１実施例の回路１００によれば、パルス信号Ｑ４０の周波数を従来よりも大きな値に設定することができるので、データ転送を高速に行うことが可能である。
【００４８】
Ｂ．第２実施例：
図７は、本発明の第２実施例のパルス信号生成回路１１０の構成を示すブロック図である。このパルス信号生成回路１１０は、前段回路１１２と、後段回路１１４と、ＡＮＤゲート５０とを有している。前段回路１１２は、図１に示した第１実施例のパルス信号生成回路１００と同じ構成を有している。後段回路１１４は、２つのＤＦＦ２４，２６と、２つの遅延素子３４，３６と、２つの入力端子の一方が反転入力端子となっているＮＡＮＤゲート４２とを有している。後段回路１１４内の各素子の間の接続状態は、前段回路１１２内の各素子の間の接続状態と基本的に同じである。また、後段回路１１４内の遅延素子３４，３６は、前段回路１１２内の遅延素子３０，３２とそれぞれ同じ遅延時間Ｔｄ１，Ｔｄ２を有している。但し、後段回路１１４内の第１のＤＦＦ２４のＤ入力端子には、前段回路１１２内の第２のＤＦＦ２２からの出力Ｑ２２が入力されている。また、前段回路１１２の第１のＤＦＦ２０と異なり、後段回路１１４の第１のＤＦＦ２４の反転出力は、ＤＦＦ２４のＤ入力端子にはフィードバックされていない。また、後段回路１１４内の２つのＤＦＦ２４，２６は初期状態ではセットされているので、初期状態ではそれらの出力Ｑ２４，Ｑ２６はＨレベルをとる。ＡＮＤゲート５０は、前段回路１１２と後段回路１１４の出力Ｑ４０，Ｑ４２（すなわち２つのＮＡＮＤゲート４０，４２の出力）の論理積をとることによって、最終的なパルス信号Ｓoutを生成する。
【００４９】
図８は、第２実施例のパルス信号生成回路１１０の動作を示すタイミングチャートである。図８（ａ），（ｂ），（ｃ），（ｄ）に示す信号ＣＬＫ，Ｑ３０，Ｑ３２，Ｑ４０は、前段回路１１２の信号であり、第１実施例において図２（ａ），（ｄ），（ｅ），（ｆ）に示した対応する信号とそれぞれ同じものである。また、図８（ｅ），（ｆ），（ｇ）に示す信号Ｑ３４，Ｑ３６，Ｑ４２は、後段回路１１４の信号であり、前段回路１１２における信号Ｑ３０，Ｑ３２，Ｑ４０からそれぞれクロック周期Ｔｃだけ後ろにシフトした信号になっている。例えば、前段回路１１２からの出力Ｑ４０が奇数番目の周期Ｔｃにおけるパルス信号に相当し、後段回路１１４からの出力Ｑ４２は偶数番目の周期Ｔｃにおけるパルス信号に相当する。ＡＮＤゲート５０から出力されるパルス信号Ｓoutは、これらの出力Ｑ４０，Ｑ４２のいずれかがＬレベルである期間にＬレベルとなるように、これらの出力Ｑ４０，Ｑ４２を論理演算することによって生成されている。この結果、このパルス信号Ｓoutは、各クロック周期Ｔｃ毎にＬレベルとなる期間Ｔｗが１回ずつ現れる信号となっている。
【００５０】
以上の説明から理解できるように、第２実施例のパルス信号生成回路１１０は、クロック信号ＣＬＫの各周期Ｔｃ毎に、Ｌレベルとなる期間Ｔｗが１回ずつ現れるパルス信号Ｓoutを生成することができる。また、このパルス信号Ｓoutを反転すれば、クロック信号ＣＬＫの各周期Ｔｃ毎にＨレベルとなる期間Ｔｗが１回ずつ現れるパルス信号も容易に作成可能である。従って、第２実施例のパルス信号生成回路１１０では、クロック信号ＣＬＫの各周期Ｔｃ毎に、所定の論理レベルをとる期間Ｔｗが１回ずつ現れるようなパルス信号Ｓoutを生成することが可能である。
【００５１】
上述した第１実施例におけるＲＡＭの動作周波数に関する計算は、正確には図７に示す第２実施例のパルス信号生成回路１１０に対して適用されるものである。但し、第１実施例のパルス信号生成回路１００は、図１３に示した回路の約１．９倍の周波数のパルス信号を生成できる点に変わりは無い。第２実施例のパルス信号生成回路１１０は、第１実施例のパルス信号生成回路１００のさらに２倍の周波数を有するパルス信号を生成することが可能である。
【００５２】
Ｃ．第３実施例：
図９は、本発明の第３実施例のパルス信号生成回路１２０の構成を示すブロック図である。このパルス信号生成回路１２０は、図７に示した第２実施例の回路から、２つのＤＦＦ２４，２６を省略した構成を有している。また、この回路１２０では、２組目の遅延素子３４，３６の入力が、第２実施例の回路とは異なる。すなわち、第１の遅延時間Ｔｄ１を有する遅延素子３４には、第１のＤＦＦ２０の反転出力が入力されており、第２の遅延時間Ｔｄ２を有する遅延素子３６には、第２のＤＦＦ２２の反転出力が入力されている。
【００５３】
この第３実施例のパルス信号生成回路１２０も、第２実施例のパルス信号生成回路１１０とほぼ同じパルス信号Ｓoutを生成することが可能である。また、第３実施例は、第２実施例よりも回路構成が単純であるという利点がある。
【００５４】
Ｄ．第４実施例：
図１０は、本発明の第４実施例のパルス信号生成回路１３０の構成を示すブロック図である。このパルス信号生成回路１３０は、図９に示した第３実施例の回路から、２つの遅延素子３４，３６を省略した構成を有している。また、このパルス信号生成回路１３０では、第１の遅延素子３０の出力Ｑ３０が、第１のＮＡＮＤゲート４０の非反転入力端子と第２のＮＡＮＤゲート４２の反転入力端子とに入力されている。また、第２の遅延素子３２の出力Ｑ３２が、第１のＮＡＮＤゲート４０の反転入力端子と第２のＮＡＮＤゲート４２の非反転入力端子とに入力されている。
【００５５】
この第４実施例のパルス信号生成回路１３０も、第２実施例や第３実施例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを生成することが可能である。また、第４実施例は、第３実施例よりもさらに回路構成が単純であるという利点がある。
【００５６】
Ｅ．第５実施例：
図１１は、本発明の第５実施例のパルス信号生成回路１４０の構成を示すブロック図である。このパルス信号生成回路１４０は、図１０に示した第４実施例の回路の２つのＮＡＮＤゲート４０，４２とＡＮＤゲート５０とを、１つのＥＸＮＯＲゲート６０に置き換えた構成を有している。この第５実施例のパルス信号生成回路１４０も、第２ないし第４実施例のパルス信号生成回路とほぼ同じパルス信号Ｓoutを生成することが可能である。
【００５７】
Ｆ．第６実施例：
図１２は、本発明の第６実施例のパルス信号生成回路１５０の構成を示すブロック図である。このパルス信号生成回路１５０は、図１１に示した第５実施例の回路の第１のＤＦＦ２０のＤ入力端子の前段に、イネーブル制御回路７０を追加した構成を有している。イネーブル制御回路７０は、２つのＡＮＤゲート７２，７４と、ＯＲゲート７６とを有している。第１のＡＮＤゲート７２の２つの入力端子うちの一方は反転入力端子である。
【００５８】
外部から与えられるイネーブル信号ＥＮは、第１のＡＮＤゲート７２の反転入力端子と、第２のＡＮＤゲート７４の一方の入力端子とに共通に入力される。第１のＡＮＤゲート７２の他方の入力端子には第１のＤＦＦ２０の出力Ｑ２０が入力されている。また、第２のＡＮＤゲート７４の他方の入力端子には、第１のＤＦＦの反転出力＃Ｑ２０が入力されている。２つのＡＮＤゲート７２，７４の出力は、ＯＲゲート７６に入力されており、ＯＲゲート７６の出力は第１のＤＦＦのＤ入力端子に供給されている。
【００５９】
この第６実施例のパルス信号生成回路１５０では、イネーブル信号ＥＮのレベルによって動作の有無が制御される。すなわち、イネーブル信号ＥＮがＬレベルのときにはパルス信号生成回路１５０は動作せず、パルス信号ＳoutはＬレベルに保たれる。一方、イネーブル信号ＥＮがＨレベルのときには、パルス信号生成回路１５０は、前述した図８（ｈ）に示したパルス信号Ｓoutを生成する。
【００６０】
この例からも理解できるように、本発明のパルス信号生成回路としては種々の回路構成を採用することが可能であり、また、パルス信号を生成する機能以外の他の機能を実現するために、付加的な回路を設けることも可能である。
【００６１】
Ｇ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形が可能である。
【００６２】
Ｇ１．変形例１：
上記実施例では、クロック信号のエッジを検出するエッジ検出回路として複数のＤフリップフロップを用いていたが、Ｄフリップフロップ以外の回路素子を用いてエッジ検出回路を構成してもよい。
【００６３】
Ｇ２．変形例２：
上記実施例では、クロック信号ＣＬＫの１周期の中で一定期間ＴｗだけＬレベルとなるようなパルス信号を生成していたが、本発明は、これ以外の種々のパルス信号を生成するための回路に適用可能である。
【００６４】
Ｇ３．変形例３：
第２実施例（図７）や第３実施例（図８）の回路では、クロック信号の立ち上がりエッジから第１の遅延量Ｔｄ１だけ遅延したエッジを有する２つの第１の遅延信号Ｑ３０，Ｑ３４が生成されており、また、クロック信号の立ち下がりエッジから第２の遅延量Ｔｄ２だけ遅延したエッジを有する２つの第２の遅延信号Ｑ３２，Ｑ３６が生成されている。一方、第１実施例（図１）や第４実施例（図１０）、第５実施例（図１１）、第６実施例（図１２）の回路では、第１の遅延信号Ｑ３０と第２の遅延信号Ｑ３２はいずれも１つずつしか生成されていない。これから理解できるように、本発明では、クロック信号の立ち上がりエッジから第１の遅延量で遅延したエッジを有する少なくとも１つの第１の遅延信号が生成されるとともに、クロック信号の立ち下がりエッジから第２の遅延量で遅延したエッジを有する少なくとも１つの第２の遅延信号を生成される。そして、これらの少なくとも１つの第１の遅延信号と、少なくとも１つの第２の遅延信号との論理演算を行うことによってパルス信号が生成される。
【図面の簡単な説明】
【図１】第１実施例のパルス信号生成回路１００の構成を示すブロック図。
【図２】第１実施例のパルス信号生成回路１００の動作を示すタイミングチャート。
【図３】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも小さいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図４】第１と第２の遅延時間Ｔｄ１，Ｔｄ２が等しいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図５】第１の遅延時間Ｔｄ１が第２の遅延時間Ｔｄ２よりも大きいときに、遅延時間が最小値をとる場合と最大値をとる場合とを比較して示す説明図。
【図６】外部バスのデータ転送のためにパルス信号Ｑ４０を使用する例を示す説明図。
【図７】第２実施例のパルス信号生成回路１１０の構成を示すブロック図。
【図８】第２実施例のパルス信号生成回路１１０の動作を示すタイミングチャート。
【図９】第３実施例のパルス信号生成回路１２０の構成を示すブロック図。
【図１０】第４実施例のパルス信号生成回路１３０の構成を示すブロック図。
【図１１】第５実施例のパルス信号生成回路１４０の構成を示すブロック図。
【図１２】第６実施例のパルス信号生成回路１５０の構成を示すブロック図。
【図１３】従来のパルス信号生成回路２００の一例を示すブロック図。
【図１４】従来のパルス信号生成回路２００の動作を示すタイミングチャート。
【符号の説明】
２０，２２，２４，２６…Ｄフリップフロップ
３０，３２，３４，３６…遅延素子
４０，４２…ＮＡＮＤゲート
５０…ＡＮＤゲート
６０…ＥＸＮＯＲゲート
７０…イネーブル制御回路
７２，７４…ＡＮＤゲート
７６…ＯＲゲート
１００…パルス信号生成回路（第１実施例）
１１０…パルス信号生成回路（第２実施例）
１１２…前段回路
１１４…後段回路
１２０…パルス信号生成回路（第３実施例）
１３０…パルス信号生成回路（第４実施例）
１４０…パルス信号生成回路（第５実施例）
１５０…パルス信号生成回路（第６実施例）
２００…パルス信号生成回路（従来例）
２１０…Ｄフリップフロップ
２２０，２２２…遅延素子
２３０…ＮＡＮＤゲート
Claims (3)
- 一定周期のクロック信号から、前記クロック信号と等しい周期を有する遅延した特定パルス信号を生成するための回路であって、
前記クロック信号に応じて第１のパルス信号を生成する前段回路と、
前記クロック信号と、前記前段回路からの出力信号とに応じて第２のパルス信号を生成する後段回路と、
前記第１と第２のパルス信号の論理演算を行うことによって、前記特定パルス信号を生成する論理演算回路と、
を備え、
前記前段回路と前記後段回路のそれぞれは、
前記クロック信号の立ち上がりエッジと立ち下がりエッジとを検出するエッジ検出部と、
第１の遅延量を有する少なくとも１つの第１の遅延素子を有し、前記クロック信号の立ち上がりエッジから前記第１の遅延量で遅延した第１の遅延エッジを有する第１の遅延信号を生成する第１の遅延信号生成部と、
第２の遅延量を有する少なくとも１つの第２の遅延素子を有し、前記クロック信号の立ち下がりエッジから前記第２の遅延量で遅延した第２の遅延エッジを有する第２の遅延信号を生成する第２の遅延信号生成部と、
前記第１と第２の遅延信号の論理演算を行うことによって前記第１又は第２のパルス信号を生成する論理演算部と、
を備え、
前記エッジ検出部は、
第１のクロック入力端子と第１のＤ入力端子と第１の出力端子と第１の反転出力端子とを有し、前記クロック信号が第１のクロック入力端子に入力されているともに、前記第１の出力端子からの出力が前記第１の遅延信号生成部に入力されている第１のＤフリップフロップと、
第２のクロック入力端子と第２のＤ入力端子と第２の出力端子と第２の反転出力端子とを有し、前記クロック信号を反転した反転クロック信号が前記第２のクロック入力端子に入力され、前記第１のＤフリップフロップの前記第１の出力端子からの出力が前記第２のＤ入力端子に入力されているとともに、前記第２の出力端子からの出力が前記第２の遅延信号生成部に入力されている第２のフリップフロップと、
を有しており、
前記前段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、当該第１のＤフリップフロップの前記第１の反転出力端子からの反転出力がフィードバックされており、
前記後段回路内の前記第１のＤフリップフロップの前記第１のＤ入力端子には、前記前段回路内の前記第２のＤフリップフロップの前記第２の出力端子からの出力が入力されていることを特徴とするパルス信号生成回路。 - 請求項１記載のパルス信号生成回路であって、
前記第１と第２の遅延量は、前記クロック信号の一周期の１／２未満の値にそれぞれ設定されている、パルス信号生成回路。 - 請求項１又は２記載のパルス信号生成回路であって、
前記第１と第２の遅延量は互いに等しい、パルス信号生成回路。
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