CN111464153A - 脉冲信号生成电路、方法、时钟生成模组和显示装置 - Google Patents

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Abstract

本发明提供一种脉冲信号生成电路、方法、时钟生成模组和显示装置。脉冲信号生成电路包括反相器和2N个触发器；N为正整数；所述反相器的输入端与第N触发器的信号输出端电连接，所述反相器的输出端与第一触发器的触发端电连接；第n触发器的信号输出端与第n+1触发器的触发端电连接，n为小于2N的正整数；所述2N个触发器的时钟信号输入端都与控制时钟信号端电连接；所述控制时钟信号端用于提供控制时钟信号；所述触发器用于在所述控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。本发明可实现脉冲信号组输出，使得相邻的脉冲信号之间的相位差分布均匀，并没有额外的相位抖动。

Description

脉冲信号生成电路、方法、时钟生成模组和显示装置
技术领域
本发明涉及脉冲信号生成技术领域，尤其涉及一种脉冲信号生成电路、方法、时钟生成模组和显示装置。
背景技术
随着电子技术的高速发展，现代电子技术对脉冲的时序要求越来越高，脉冲信号之间的相位抖动或是固定延迟将造成电子失效或系统宕机。目前相位均匀分布的脉冲信号组需要使用锁相环(phase locked loop，PLL)来生成，PLL是一种数模混合电路，不但设计难度高，需要从底层开始设计，设计周期长，成本高，不适合目前产品的快速迭代。
发明内容
本发明的主要目的在于提供一种脉冲信号生成电路、方法、时钟生成模组和显示装置，解决现有技术中生成相位均匀分布的脉冲信号组的电路设计难度高的问题。
为了达到上述目的，本发明提供了一种脉冲信号生成电路，包括反相器和2N个触发器；N为正整数；
所述反相器的输入端与第N触发器的信号输出端电连接，所述反相器的输出端与第一触发器的触发端电连接，所述反相器用于对其输入端接入的信号进行反相，得到反相脉冲信号，并通过所述输出端输出所述反相脉冲信号；
第n触发器的信号输出端与第n+1触发器的触发端电连接，n为小于2N的正整数；
所述2N个触发器的时钟信号输入端都与控制时钟信号端电连接；所述控制时钟信号端用于提供控制时钟信号；
所述触发器用于在所述控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
可选的，所述反相器和所述触发器设置于现场可编程门阵列FPGA芯片上。
可选的，所述反相器为由查找表LUT配置成的反相器。
可选的，所述触发器具体用于当所述控制时钟信号处于上升沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；或者，所述触发器具体用于当所述控制时钟信号处于下降沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
可选的，所述触发器为D触发器。
本发明还提供了一种脉冲信号生成方法，应用于上述的脉冲信号生成电路，所述脉冲信号生成方法包括：
所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；
第N触发器通过其信号输出端输出第N脉冲信号至反相器的输入端，所述反相器对所述第N脉冲信号进行反相，得到反相脉冲信号，并将所述反相脉冲信号输出至第一触发器的触发端；
N为正整数。
可选的，所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端步骤包括：
当所述控制时钟信号处于上升沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端；或者，当所述控制时钟信号处于下降沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端。
可选的，所述脉冲信号生成电路包括的各触发器输出的脉冲信号的频率相同；
所述控制时钟信号的频率为该脉冲信号的频率的2N倍。
本发明还提供了一种时钟生成模组，包括上述的脉冲信号生成电路。
本发明还提供了一种显示装置，包括上述的时钟生成模组。
本发明实施例所述的脉冲信号生成电路、方法、时钟生成模组和显示装置本发明实施例仅采用一个反相器即可实现脉冲信号组输出，使得相邻的脉冲信号之间的相位差分布均匀，并没有额外的相位抖动，本发明实施例所述的脉冲信号生成电路架构简单，电路易于实现，易于集成，工作极限频率高。
附图说明
图1是本发明实施例所述的脉冲信号生成电路的结构图；
图2是本发明实施例所述的脉冲信号生成电路的工作时序图；
图3是本发明另一实施例所述的脉冲信号生成电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的脉冲信号生成电路包括反相器和2N个触发器；N为正整数；
所述反相器的输入端与第N触发器的信号输出端电连接，所述反相器的输出端与第一触发器的触发端电连接，所述反相器用于对其输入端接入的信号进行反相，得到反相脉冲信号，并通过所述输出端输出所述反相脉冲信号；
第n触发器的信号输出端与第n+1触发器的触发端电连接，n为小于2N的正整数；
所述2N个触发器的时钟信号输入端都与控制时钟信号端电连接；所述控制时钟信号端用于提供控制时钟信号；
所述触发器用于在所述控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
本发明实施例仅采用一个反相器即可实现脉冲信号组输出，使得相邻的脉冲信号之间的相位差分布均匀，并没有额外的相位抖动，本发明实施例所述的脉冲信号生成电路架构简单，电路易于实现，易于集成，工作极限频率高，适用于高精度控制、时钟生成等复杂的IP(知识产权)Cores(芯核)中。
本发明实施例所述的脉冲信号生成电路在工作时，通过对控制时钟信号的调节，可以使得2N个触发器输出的脉冲信号都为T，并使得第n触发器通过其信号输出端输出的第n脉冲信号的相位，与第n+1触发器通过其信号输出端输出的第n+1脉冲信号的相位之间的相位差t0为T/2N。
在具体实施时，可以将所述控制时钟信号的频率设置为所述触发器输出的脉冲信号的频率的2N倍，以使得本发明实施例所述的脉冲信号生成电路生成相位均匀分布的脉冲信号组。
下面以N等于8为例说明本发明实施例所述的脉冲信号生成电路。在具体实施时，N并不限于等于8，N的取值可以根据实际情况选定。
如图1所示，本发明实施例所述的脉冲信号生成电路包括反相器Inv、第一触发器A1、第二触发器A2、第三触发器A3、第四触发器A4、第五触发器A5、第六触发器A6、第七触发器A7、第八触发器A8、第九触发器A9、第十触发器A10、第十一触发器A11、第十二触发器A12、第十三触发器A13、第十四触发器A14、第十五触发器A15和第十六触发器A16，其中，
第一触发器A1的触发端与所述反相器Inv的输出端电连接，第一触发器A1的信号输出端与第二触发器A2的触发端电连接，第二触发器A2的信号输出端与第三触发器A3的触发端电连接，第三触发器A3的信号输出端与第四触发器A4的触发端电连接，第四触发器A4的信号输出端与第五触发器A5的触发端电连接，第五触发器A5的信号输出端与第六触发器A6的触发端电连接，第七触发器A7的信号输出端与第八触发器A8的触发端电连接；所述第八触发器A8的信号输出端与所述反相器Inv的输入端电连接；第八触发器A8的信号输出端与第九触发器A9的触发端电连接；
第九触发器A9的信号输出端与第十触发器A10的触发端电连接，第十触发器A10的信号输出端与第十一触发器A11的触发端电连接，第十一触发器A11的信号输出端与第十二触发器A12的触发端电连接，第十二触发器A12的信号输出端与第十三触发器A13的触发端电连接，第十三触发器A13的信号输出端与第十四触发器A14的触发端电连接；第十四触发器A14的信号输出端与第十五触发器A15的触发端电连接，第十五触发器A15的信号输出端与第十六触发器A16的触发端电连接；
A1的时钟信号输入端、A1的时钟信号输入端、A2的时钟信号输入端、A3的时钟信号输入端、A4的时钟信号输入端、A5的时钟信号输入端、A6的时钟信号输入端、A7的时钟信号输入端、A8的时钟信号输入端、A9的时钟信号输入端、A10的时钟信号输入端、A11的时钟信号输入端、A12的时钟信号输入端、A13的时钟信号输入端、A14的时钟信号输入端、A15的时钟信号输入端、A16的时钟信号输入端、A17的时钟信号输入端和A18的时钟信号输入端都接入同一控制时钟信号CLKc。
本发明如图1所示的脉冲信号生成电路在工作时，当控制时钟信号CLKc处于上升沿时，将各触发器的触发端接入的信号传送至各触发器的信号输出端。
在本发明如图1所示的脉冲信号生成电路的实施例上电时，A8通过其信号输出端提供初始脉冲信号至所述反相器Inv的输入端，所述反相器Inv对所述初始脉冲信号进行反相，得到并通过所述反相器Inv的输出端输出起始脉冲信号至A1的触发端；
在本发明如图1所示的脉冲信号生成电路的实施例上电后，
当CLKc处于上升沿时，各触发器将其触发端接入的信号传送至各触发器的信号输出端。
图2是图1所示的脉冲信号生成电路的实施例的工作时序图。
如图2所示，标号为S1为A1通过其信号输出端输出的第一脉冲信号，标号为S2的为A2通过其信号输出端输出的第二脉冲信号，标号为S3为A3通过其信号输出端输出的第三脉冲信号，标号为S4的为A4通过其信号输出端输出的第四脉冲信号，标号为S5为A5通过其信号输出端输出的第五脉冲信号，标号为S6的为A6通过其信号输出端输出的第六脉冲信号，标号为S7为A7通过其信号输出端输出的第七脉冲信号，标号为S8的为A8通过其信号输出端输出的第八脉冲信号，标号为S9为A9通过其信号输出端输出的第九脉冲信号，标号为S10的为A10通过其信号输出端输出的第十脉冲信号，标号为S11为A11通过其信号输出端输出的第十一脉冲信号，标号为S12的为A12通过其信号输出端输出的第十二脉冲信号，标号为S13为A13通过其信号输出端输出的第十三脉冲信号，标号为S14的为A14通过其信号输出端输出的第十四脉冲信号，标号为S15为A15通过其信号输出端输出的第十五脉冲信号，标号为S16的为A16通过其信号输出端输出的第十六脉冲信号；
如图2所示，第一脉冲信号的周期、第二脉冲信号的周期、第三脉冲信号的周期、第四脉冲信号的周期、第五脉冲信号的周期、第六脉冲信号的周期、第七脉冲信号的周期、第八脉冲信号的周期、第九脉冲信号的周期、第十脉冲信号的周期、第十一脉冲信号的周期、第十二脉冲信号的周期、第十三脉冲信号的周期、第十四脉冲信号的周期、第十五脉冲信号的周期和第十六脉冲信号的周期都为T；CLKc的周期为Tc；T为Tc的16倍。
如图2所示，S1与S2之间的相位差为t0，S2与S3之间的相位差为t0，S3与S4之间的相位差为t0，S4与S5之间的相位差为t0，S5与S6之间的相位差为t0，S6与S7之间的相位差为t0，S7与S8之间的相位差为t0，S8与S9之间的相位差为t0，S9与S10之间的相位差为t0，S10与S11之间的相位差为t0，S11与S12之间的相位差为t0，S12与S13之间的相位差为t0，S13与S4之间的相位差为t0，S14与S15之间的相位差为t0，S15与S16之间的相位差为t0；
在图2中，t0等于T/16。
如图2所示，各脉冲信号的频率相同，所述控制时钟信号CLKc的频率为各脉冲信号的频率的16倍。
优选的，所述反相器和所述触发器设置于现场可编程门阵列芯片上。
FPGA芯片是可编程逻辑器件，在开发周期，可重构上拥有最够的优越性，因此，在优选情况下，所述反相器和所述触发器设置于FPGA(Field Programmable Gate Array,现场可编程门阵列)芯片上。
在具体实施时，所述反相器可以为由LUT(Look Up Table，查找表)配置成的反相器。
在本发明实施例中，LUT本质上就是一个RAM(Random Access Memory，随机存取存储器)。用户通过原理图或HDL(Hardware Description Language，硬件描述语言)语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
本发明实施例仅采用一次LUT实现反相，其余全部采用触发器输出脉冲信号，可以保证足够高的精度，适用于高精度控制，时钟生成等复杂IP芯核中。
在具体实施时，LUT在FPGA中具有较大的延迟，且组合电路时序较难控制，因此本发明实施例仅采用一个由LUT配置成的反相器，其余2N个触发器属于同一时钟的同步电路(也即所述2N个触发器都接入同一控制时钟信号)，具有较小的时间差，因此能够提高脉冲输出相位均匀性，并能够减小脉冲信号的相位抖动。
在具体实施时，所述触发器可以为D触发器，但不以此为限。在本发明实施例中，所述触发器也可以为其他类型的触发器，例如RS触发器，但是需要经过配置，使得触发器能够在控制时钟信号的控制下处传输脉冲信号。
可选的，所述触发器具体用于当所述控制时钟信号处于上升沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；或者，所述触发器具体用于当所述控制时钟信号处于下降沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
如图3所示，在图1所示的脉冲信号生成电路的基础上，各触发器都为D触发器，其中，标号为D的为触发端，标号为Q的为信号输出端，标号为CP的为时钟信号输入端；所述反相器Inv为由LUT配置成的反相器，各D触发器和所述反相器Inv都设置于FPGA芯片上。本发明如图3所示的实施例以最小的资源替代了原始约翰计数器的作用。
本发明实施例所述的脉冲信号生成方法，应用于上述的脉冲信号生成电路，所述脉冲信号生成方法包括：
所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；
第N触发器通过其信号输出端输出第N脉冲信号至反相器的输入端，所述反相器对所述第N脉冲信号进行反相，得到反相脉冲信号，并将所述反相脉冲信号输出至第一触发器的触发端；
N为正整数。
本发明实施例可实现脉冲信号组输出，使得相邻的脉冲信号之间的相位差分布均匀，并使得输出的脉冲信号没有额外的相位抖动。
在本发明实施例所述的脉冲信号生成方法中，通过对控制时钟信号的调节，可以使得2N个触发器输出的脉冲信号都为T，并使得第n触发器通过其信号输出端输出的第n脉冲信号的相位，与第n+1触发器通过其信号输出端输出的第n+1脉冲信号的相位之间的相位差t0为T/2N；n为小于2N的正整数。
可选的，所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端步骤包括：
当所述控制时钟信号处于上升沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端；或者，当所述控制时钟信号处于下降沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端。
在本发明实施例中，所述脉冲信号生成电路包括的各触发器输出的脉冲信号的频率相同；
所述控制时钟信号的频率为该脉冲信号的频率的2N倍。
在具体实施时，可以将所述控制时钟信号的频率设置为所述触发器输出的脉冲信号的频率的2N倍，以使得本发明实施例所述的脉冲信号生成电路生成相位均匀分布的脉冲信号组。
本发明实施例所述的时钟生成模组包括上述的脉冲信号生成电路。
本发明实施例所述的显示装置包括上述的时钟生成模组。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种脉冲信号生成电路，其特征在于，包括反相器和2N个触发器；N为正整数；
所述反相器的输入端与第N触发器的信号输出端电连接，所述反相器的输出端与第一触发器的触发端电连接，所述反相器用于对其输入端接入的信号进行反相，得到反相脉冲信号，并通过所述输出端输出所述反相脉冲信号；
第n触发器的信号输出端与第n+1触发器的触发端电连接，n为小于2N的正整数；
所述2N个触发器的时钟信号输入端都与控制时钟信号端电连接；所述控制时钟信号端用于提供控制时钟信号；
所述触发器用于在所述控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
2.如权利要求1所述的脉冲信号生成电路，其特征在于，所述反相器和所述触发器设置于现场可编程门阵列FPGA芯片上。
3.如权利要求1或2所述的脉冲信号生成电路，其特征在于，所述反相器为由查找表LUT配置成的反相器。
4.如权利要求1或2所述的脉冲信号生成电路，其特征在于，所述触发器具体用于当所述控制时钟信号处于上升沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；或者，所述触发器具体用于当所述控制时钟信号处于下降沿时，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端。
5.如权利要求1或2所述的脉冲信号生成电路，其特征在于，所述触发器为D触发器。
6.一种脉冲信号生成方法，应用于如权利要求1至5中任一权利要求所述的脉冲信号生成电路，其特征在于，所述脉冲信号生成方法包括：
所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端；
第N触发器通过其信号输出端输出第N脉冲信号至反相器的输入端，所述反相器对所述第N脉冲信号进行反相，得到反相脉冲信号，并将所述反相脉冲信号输出至第一触发器的触发端；
N为正整数。
7.如权利要求6所述的脉冲信号生成方法，其特征在于，所述脉冲信号生成电路包括的各触发器在控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端步骤包括：
当所述控制时钟信号处于上升沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端；或者，当所述控制时钟信号处于下降沿时，所述触发器控制将其触发端接入的信号，传送至该触发器的信号输出端。
8.如权利要求6所述的脉冲信号生成方法，其特征在于，所述脉冲信号生成电路包括的各触发器输出的脉冲信号的频率相同；
所述控制时钟信号的频率为该脉冲信号的频率的2N倍。
9.一种时钟生成模组，其特征在于，包括如权利要求1至5中任一权利要求所述的脉冲信号生成电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的时钟生成模组。
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