KR20030031860A - 디지털 필터 및 디지털 신호 필터링 방법 - Google Patents

디지털 필터 및 디지털 신호 필터링 방법 Download PDF

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KR20030031860A
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보나포스자비에다비드
탄귀장미셀
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 글리치(G)라고 알려진 전압 피크를 포함하고 있는 디지털 입력 신호(INPUT(G))를 수신하는 디지털 필터에 관한 것이다. 상기 디지털 필터는
- 지연된 디지털 입력 신호(INPUT(G)+Δt)를 생성하는 지연 라인(T),
- 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 각각 상승 에지(P) 및 하강 에지(N) 표시 신호를 생성하는 상승 에지 검출기(PD) 및 하강 에지 검출기(ND),
- 상기 디지털 입력 신호(INPUT(G)), 및 상기 상승 에지 표시 신호(P) 및 하강 에지 표시 신호(N)로부터 상승 에지 필터 표시 신호(P') 및 하강 에지 필터 표시 신호(N')를 생성하는 제 1 (M1) 및 제 2 (M2) 혼합 수단,
- 상승 에지 필터 표시 신호(P')로부터 및 하강 에지 필터 표시 신호(N')로부터 글리치가 없는 디지털 출력 신호(OUTPUT)를 생성하는 제 3 혼합 수단(M3)을 포함하는 것을 특징으로 한다.

Description

디지털 필터 및 디지털 신호 필터링 방법{DIGITAL FILTER FOR REDUCING VOLTAGE PEAKS}
본 발명은 디지털 입력 신호를 수신하고, 상승 에지 검출기, 하강 에지 검출기 및 상기 디지털 입력 신호를 지연시키는 지연 라인을 포함하고 있는 디지털 필터에 관한 것이고, 상기 디지털 입력 신호는 전압 피크를 포함하고 있다. 본 발명은 또한 상기 디지털 신호에 포함되어 있는 전압 피크를 필터링하기에 적합한 디지털 필터링 방법에 관한 것이다.
본 발명은 모바일 텔레폰에 주목할만한 특정 애플리케이션을 나타내고 있다.
1999년 3월 19일에 출원된 미국 특허 제 5,878,094 호에는 입력 신호를 수신해서 출력 신호를 생성하는 디지털 신호 필터링 회로가 개시되어 있다. 상기 필터링 회로에는 지연 라인, 상승 에지 검출기 및 하강 에지 검출기가 배치되어 있어서, 입력 신호가 상태를 변화시킨 직후, 일정 기간 동안 이전 상태로 돌아가는 것을 방지한다. 결론적으로, 전압 피크가 이 일정 기간 동안 존재한다면, 이 전압 피크는 필터링된다.
비록 이 종래의 기술의 발명이 전압 피크를 필터링할 수 있다고 하더라도, 이는 에지의 변화 이후에 일정 기간 동안에만 전압 피크를 필터링한다. 결론적으로, 하이 또는 로우 상태에 전압 피크가 존재하면, 필터링되지 않을 것이다.
이와 같이, 본 발명의 목적에 의해 해결되야 하는 한가지 기술적인 과제는 전압 피크를 가지고 있는 디지털 입력 신호를 수신하고, 상승 에지 검출기, 하강에지 검출기 및 상기 디지털 입력 신호를 지연시키는 지연 라인을 포함하고 있는 디지털 필터를 제안하고, 상기 디지털 입력 신호가 하이 또는 로우 상태에 있을 때 언제든지 상기 디지털 입력 신호로부터 전압 피크를 제거할 수 있는 디지털 신호 처리 방법을 제안하는 것이다.
본 발명은 도면에 도시된 실시예를 참조로 설명될 것이지만, 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명에 따른 디지털 필터의 구조를 도식적으로 도시한 도면,
도 2는 도 1의 디지털 필터에 의해 제어되는, 디지털 입력 신호, 에지 표시 신호, 에지 표시 필터 신호 및 출력 신호를 도시한 제 1 도면,
도 3은 도 1의 디지털 필터에 의해 제어되는, 두 상태 사이의 다수의 전압 피크, 상승 에지 및 하강 에지 표시 신호, 및 출력 신호를 포함하고 있는 디지털 신호를 도시한 제 1 도면,
도 4는 도 1의 디지털 필터에 의해 제어되는 신호의 에지 효과 현상을 도시한 도면,
도 5는 도 1의 디지털 필터의 실시예를 도시하는 도면.
제시된 기술적인 과제에 대한 한 가지 해법은 본 발명의 제 1 목적에 따라,
- 상승 에지 검출기는 지연된 디지털 입력 신호로부터 상승 에지 표시 신호를 생성하며,
- 하강 에지 검출기는 지연된 디지털 입력 신호로부터 하강 에지 표시 신호를 생성하는 것
을 특징으로 하고,
- 상기 디지털 입력 신호 및 상기 상승 에지 표시 신호로부터 상승 에지 필터 표시 신호를 생성하는 제 1 혼합 수단,
- 상기 디지털 입력 신호 및 상기 하강 에지 표시 신호로부터 하강 에지 필터 표시 신호를 생성하는 제 2 혼합 수단,
- 상승 에지 필터 표시 신호로부터 및 하강 에지 필터 표시 신호로부터 디지털 출력 신호를 생성하는 제 3 혼합 수단을 포함하는 것을 특징으로 한다.
본 발명의 제 2 목적에 따라서, 이 해법은
- 상기 디지털 입력 신호를 지연시켜서, 지연된 디지털 입력 신호를 생성하는 단계,
- 지연된 디지털 입력 신호로부터 들어오는 상승 에지를 검출해서 상승 에지 표시 신호를 생성하는 단계,
- 지연된 디지털 입력 신호로부터 들어오는 하강 에지를 검출해서 하강 에지 표시 신호를 생성하는 단계,
- 상기 디지털 입력 신호 및 상기 상승 에지 표시 신호로부터 상승 에지 필터 표시 신호를 생성하는 단계,
- 상기 디지털 입력 신호 및 상기 하강 에지 표시 신호로부터 하강 에지 필터 표시 신호를 생성하는 단계,
- 상승 에지 필터 표시 신호 및 상기 하강 에지 필터 표시 신호로부터 전압 피크가 없는 디지털 출력 신호를 생성하는 단계,
를 포함하는 디지털 신호 처리 방법을 특징으로 한다.
따라서, 상세하게 후술되는 바와 같이, 이러한 디지털 필터는 언제든지 전압 피크를 제거하는 것을 가능하게 한다. 더욱이, 이는 외부 클록을 사용하지 않는다는 이점을 가지고 있다. 마지막으로, 간단한 수단을 사용한다는 이점이 있다.
본 발명의 설명은 모바일 텔레폰 분야에서 사용되는 디지털 필터의 실시예에 관한 것이다. 모바일이라고 알려진 이동 전화는 시간을 제공하는 클록을 제어하는 모듈(RTC)을 포함하고 있다. 이 모듈은 또한, "실시간 클록(Real Time Clock)"이라고도 한다. 모듈(RTC)은 접속 PAD와 사각 신호 생성기(CLK)를 포함하고 있다. 접속 PAD는 외부 크리스털과 연결되어서 32kHz의 고정 주파수를 가지고, 사인 아날로그신호를 생성한다. 내부 클록으로 동작하는 사각 아날로그 신호 생성기(CLK)("클록 스퀘어러(clock squarer)"라고도 한다)는 이 사인 아날로그 신호를 디지털 입력 신호(INPUT(G))로 변환한다. 오실레이터는 예컨대, 모듈(RTC)의 전류 피크 및 전자기적인 요인에 민감한 부품이다. 이 민감성으로 인해 사인 신호에 디포메이션(deformation)이 발생된다. 이 디포메이션으로 인해 디지털 입력 신호 (INPUT(G))에 전압 피크(G;통상적으로 "글리치"라 함)가 나타난다. 사각 신호 생성기(CLK)의 출력단에는 클리치(G)가 없는 신호를 제공하기 위해, 상기 모듈(RTC)가 디지털 필터(FILT)에 장착된다.
도 1은 디지털 필터(FILT)의 구조를 도시한 도면이다. 상기 필터는
- 지연 라인(T)
- 상승 에지 검출기(PD)
- 하강 에지 검출기(ND)
- 제 1 혼합 수단(M1)
- 제 2 혼합 수단(M2)
- 제 3 혼합 수단(M3)
을 포함한다.
필터는 디지털 입력 신호(INPUT(G))를 수신하고, 이 신호는 글리치를 포함할 수 있다. 이 글리치는 모바일 텔레폰 클록의 정확한 기능에 악영향을 줄 수 있다. 이는 글리치로 인해서 클록이 몇 초 빨라지기 때문이다. 따라서 클록에 표시되는 시간은 부정확하게 된다.
글리치를 가지는 것을 피하기 위해, 상기 디지털 신호는 후술되는 단계에 따라 처리된다. 하기와 같은 가정이 이루어진다.
- 글리치(G)는 실시예로 주어지는 애플리케이션의 경우에는 공지된 최대 지속 시간이 10ns이다. 더 빠른 시스템에서는 2ns이 될 수 있다.
- 글리치(G)는 입력 신호(INPUT(G))의 하이 또는 로우의 지속 시간에 비해 작은 지속 시간을 가진다. 일반적으로, 글리치(G)는 10ns이하가 될 것이다. 여기서, 실시예로 주어진 애플리케이션에서, 5ns동안 지속되면, 하이 또는 로우 상태는 15,600ns동안 안정 상태로 되어 있어야 한다.
- 외부 클록은 사용되지 않는다.
또한, 우선 입력 신호의 두 에지 사이에서 단일 글리치(G)가 나타난다고 가정한다.
특정 애플리케이션에서의 글리치(G)의 지속 시간을 알기 위해, 당업자에게 공지된 바와 같이, 오실로스코프와 같은 검사 수단 및 모듈(RTC)에 포함되어 있는 컴파일된 코드 등을 사용해서 연구소에서 테스트를 수행해야 하고, 상기 컴파일된 코드는 일반적으로 프로세서(도시 생략)내에 있고, 상기 프로세서는 당업자에게 공지된 방식으로 상기 모듈(RTC)을 제어한다.
제 1 단계에서, 디지털 필터(FILT)가 디지털 입력 신호(INPUT(G))를 수신할 때, 지연 라인(T)은 글리치(G)의 지속 시간보다 더 큰 또는 동일한 지연(Δt)만큼 이 디지털 신호를 지연시킨다. 실시예로 주어진 애플리케이션에서, 즉 모바일의 경우에 지연(Δt)의 지속 시간은 바람직하게는 10ns이다. 도 2에서 알 수 있는 바와같이, 지연된 디지털 신호(INPUT(G)+Δt)가 획득된다.
제 2 단계에서, 상승 에지 및 하강 에지 검출기(PD, ND)는 상기 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 상승 에지 및 하강 에지를 검출한다. 따라서, 도 2에 도시된 바와 같이, 시간(t1)에서, 상승 에지 검출기(PD)는 지연된 입력 신호(INPUT(G)+Δt)로부터 상승 에지를 검출하고, 이어서 제 1 펄스(P1)를 포함하고 있는 상승 에지 표시 신호(P)를 생성한다. 시간(t5) 및 시간(t3)에도 동일하게 적용된다. 상승 에지 표시 신호(P)는 두개의 다른 펄스(P2, P3)를 포함하고 있고, 시간(t3)에서 검출된 상승 에지는 여기서 글리치(G)에 대응한다. 유사하게, 하강 에지 검출기(ND)는 시간(t2)에서 지연된 입력 신호(INPUT(G)+Δt)에서 하강 에지를 검출하고, 이어서 제 1 펄스(N1)를 포함하고 있는 하강 에지 표시 신호(N)를 생성한다. 시간(t4) 및 시간(t6)에도 동일하게 적용된다. 하강 에지 표시 신호(N)는 두개의 다른 펄스(N2, N3)를 포함하고 있고, 시간(t4)에서 검출된 하강 에지는 글리치(G)에 대응한다. 상승 에지 표시 신호 (P) 또는 하강 에지 표시 신호(N)의 각각의 펄스는 실시예로 주어진 애플리케이션에서 1ns와 같은 최소 지속 시간을 갖는다. 더 안전하게 하기 위해 3ns의 지속 시간을 취할 수 있다.
제 3 단계에서, 제 1 혼합 수단(M1)은 입력 신호(INPUT(G)) 및 상승 에지 표시 신호(P)로부터 상승 에지 표시 필터 신호(P')를 생성한다. 상기 제 1 혼합 수단(M1)은 논리 AND 함수를 수행한다. 따라서, 도 2에 도시된 바와 같이, 상승 에지 표시 필터 신호(P')는 시간(t1, t5)에서 논리 AND 함수를 수행한 결과인, 두개의 펄스(P1', P3')를 포함하고 있다. 동일한 방식으로, 제 2 혼합 수단(M2)은 입력신호(INPUT(G)) 및 하강 에지 표시 신호(N)로부터 하강 에지 표시 필터 신호(N')를 생성한다. 상기 제 2 혼합 수단(M2)은 반전된 입력 신호(INPUT(G))로부터 논리 AND 함수도 수행한다. 따라서, 논리 AND 함수와 함께 반전 함수를 수행한다. 따라서, 하강 에지 표시 필터 신호(N')는 논리 AND 함수의 결과로 시간(t2, t4, t6)에서 세 개의 펄스(N1', N2', N3,)를 포함한다. 필터 신호(P' 또는 N')의 펄스의 지속 시간은 상승 하강 에지 표시 신호(P, N)의 펄스의 지속 시간과 동일하다.
논리 AND 함수는 입력 신호(INPUT(G))와 에지 표시 신호(P, N)사이에서 유효하고, 즉 상기 에지 표시 신호(P, N)이 충분히 지연되는 경우에만 일 이상의 상기 에지 표시 신호로부터 클리치(G)에 대응하는 펄스를 제거할 수 있게 한다는 점에 주목해야 한다. 이는 지연(Δt)가 적어도 글리치(G)의 최대 지속 시간과 동일해야 한다는 것을 의미한다.
이는 지연이 글리치(G)의 최대 지속 시간 이하이면, 입력 신호(INPUT(G))와 에지 표시 신호 사이의 논리 AND 함수가 일 이상의 상기 에지 표시 신호로부터 글리치(G)에 대응하는 펄스를 제거할 수 없게 하기 때문이다. 이와 같이, 디지털 입력 신호(INPUT(G))에 대응하는 상승 및 하강 에지 표시 신호(P, N)를 지연시키는 것 뿐만 아니라 지연(Δt)의 지속 시간을 검사할 필요가 있다.
따라서, 상승 및 하강 에지 표시 필터 신호(P, N)로부터 디지털 입력 신호(INPUT(G))의 하이 및 로우 상태에서만 각각 활성화되는 상승 및 하강 에지 표시 필터 신호(P', N')가 획득된다.
마지막 단계에서, 상승 및 하강 에지 표시 필터 신호(P', N')는 어떤글리치(G)도 제거된 출력 신호(OUTPUT)를 생성하기 위해 사용된다. 이와 같이, 제 3 혼합 수단(M3)은 상승 및 하강 에지 표시 필터 신호(P', N')를 입력으로서 수신한다. 상승 에지 표시 필터 신호(P')의 펄스가 나타났을 때, 상기 제 2 혼합 수단(M3)은 출력 신호(OUTPUT)를 1로 세팅한다. 출력 신호(OUTPUT)는 하강 에지 표시 필터 신호(N')가 존재하지 않는 한, 하이 상태로 남아있다. 하강 에지 표시 필터 신호(N')가 존재하면 바로 제 3 혼합 수단(M3)은 출력 신호(OUTPUT)를 0으로 세팅한다. 출력 신호(OUTPUT)는 상승 에지 표시 필터 신호(P')가 존재하지 않는 한 로우 상태로 남아있다.
따라서, 도 2에 도시된 바와 같이, 시간(t1)에서 상승 에지 표시 필터 신호(P')는 제 1 펄스(P1')를 포함하고 있다. 따라서, 출력 신호(OUTPUT)는 1로 세팅된다. 시간(t2)에서, 하강 에지 표시 필터 신호(N')는 제 1 펄스(N1')를 포함한다. 따라서, 출력 신호(OUTPUT)는 0으로 세팅된다. 시간(t6)에서, 하강 에지 표시 필터 신호(N')는 제 3 펄스(N3')를 포함한다. 따라서, 출력 신호(OUTPUT)는 0으로 세팅된다. 따라서, 지연(Δt)만큼 지연되고, 글리치(G)를 포함하고 있지 않은 디지털 입력 신호(INPUT(G))와 동일한 디지털 출력 신호(OUTPUT)가 획득된다.
따라서, 전술한 애플리케이션에서, 즉 모바일 텔레폰에서는 주어진 시간이 정확하다.
출력 신호(OUTPUT)가 입력 신호(INPUT(G))에 따라 디레이된다는 것은 이 지연이 오직 수 나노초일 뿐이기 때문에 문제가 아니라는 것에 주목해야 한다. 이 지연은 모듈의 성능에 완전히 허용된다. 더욱이, 실시에로 주어진 애플리케이션에서,사각 신호 생성기(CLK)에 의해 생성된 신호와 같이, 모듈이 사용하는 다른 신호용 기준의 역할을 하는 것은 출력 신호(OUTPUT)이다. 이 신호는 모듈(RTC)의 모든 내부 통신용 펄스를 제공한다. 따라서, 지연은 내부 신호 어디에도 인지되지 않는다.
더욱이, 두개의 에지 사이의 단일 글리치가 존재하는 초기에 행해진다는 가정에 반대해서, 디지털 입력 신호(INPUT(G))에 연속 글리치가 나타날 수 있다. 이는 디지털 신호가 상태를 변화시킨 이 후에 크게 발진(oscillate)했을 때 나타난다. 이는 디지털 신호가 하이 또는 로우 상태에서 발진을 나타낼 수 있기 때문이다. 디지털 입력 신호(INPUT(G))로 변환될 때, 이 발진은 대응하는 발진이 감소될 때까지 서로 가까운 몇 개의 글리치를 발생시킨다. 도 3에 도시된 바와 같이, 연속 글리치(G)가 존재하는 경우에, 상기 지연이 모든 발진이 감소하는 시간보다 크거나 동일하도록 지연(Δt)의 지속 시간이 충분히 증가된다.
만약 디지털 입력 신호(INPUT(G))의 상승 및 하강 에지 직전에 클리치(G)가 발생하면, 에지 효과 현상이 발생할 수 있다는 것에 주목해야 할 것이다. 도 4에서 알 수 있는 바와 같이, 이 경우에 글리치(G)는 상승 및 하강 에지에 흡수될 수 있어서, 이는 대응하는 출력 신호(OUTPUT)의 상승 및 하강 에지가 너무 빠르게, 여기서는 시간(t5) 대신에 시간(t3)에서의 상승 에지에서 나타나게 하는데 영향을 미친다. 이 현상은 입력 신호(INPUT(G))의 글리치의 끝과 다음 상승 또는 하강 에지 사이의 지연이 지연(Δt)이하일 때만 나타나고, 이런 경우는 드물다. 그러나, 이 현상이 발생하면, 출력 신호(OUTPUT)가 입력 신호(INPUT(G))와 동일한 평균 클록 신호 주파수를 포함하기 때문에 모듈(RTC)의 성능은 변화시키지 않는다.
도 5의 한정되지 않은 실시예에는 디지털 필터(FILT)가 후술하는 바와 같이 구성되어 있다.
지연 라인(T)은 지속 시간(Δt)의 지연을 만들기에 충분한 짝수의 반전기(INV)를 포함한다. 각각의 반전기(INV)는 Δt/4의 지연을 가진다. 짝수이기 대문에 비반전된 입력 신호(INPUT(G)+Δt)가 획득된다.
상승 에지 검출기(PD)는 동기식 리셋을 가진 플립-플롭(D1), 및 출력단(Q)으로부터 리셋 입력단(R)으로의 반전기(INV)의 접속을 가진다. 입력단(D)은 항상 1이다. 이것은 전원 VDD에 의해 인가된다. 플립-플롭(D1)은 지연된 입력 신호(INPUT(G))의 각각의 상승 에지에서 트리거한다. 통상적으로 하기와 같은 대응 테이블이 존재한다.
도 5에서 알 수 있는 바와 같이, 상기 접속에는 홀수대의 반전기(INV)가 포함되어 있다. 따라서, 출력단(Q)의 신호는 반전되고, 리셋 입력단(R)은 0일 때만 활성화된다. 출력단(Q)의 신호가 1일 때, 반전기(INV)를 지나는 전파 시간 이후에 이로 인해 플립-플롭(D1)의 비동기식 리셋이 발생된다. 출력단(Q)은 다시 0이 된다. 따라서 플립-플롭(D1)은 반전기(INV)의 전파 시간과 동일한 지속 시간을 가지고 있는 펄스를 생성한다.
하강 에지 검출기(ND)는 비동기식 플립-플롭(D2), 출력단에 홀수개의 반전기(INV) 및 입력단(H)에 반전기(INV)를 포함한다. 이 입력단의 반전기는 상기플립-플롭(D2)이 지연된 입력 신호(INPUT(G)+Δt)의 각각의 하강 에지에서 트리거하는 것을 가능하게 한다. 플립-플롭(D2)은 상기 설명된 플립-플롭(D1)에 대해서도 동일한 기능을 한다.
상승 에지 표시 신호(P) 또는 하강 에지 표시 신호(N)의 각각의 펄스의 지속 시간은 제 3 혼합 수단(M3)의 상태를 변화시키기에 충분한 지속 시간이여야 한다는 것에 주목해야 한다. 이는 상기 지속 시간이 전술한 바와 같이 애플리케이션에 대해 최소값이 1ns이여야 하기 때문이다.
제 1 혼합 회로(M1)는 논리 AND 함수를 수행하는 논리 게이트(AND1)를 포함한다. 상기 제 1 수단(M1)은 비지연된 디지털 입력 신호(INPUT(G)) 및 상승 에지 표시 신호(P)를 입력으로 수신한다.
제 2 혼합 수단(M2)은 논리 AND 함수를 수행하는 논리 게이트(AND2) 및 논리 게이트(AND2)의 입력단의 반전기(INV)를 포함한다. 상기 제 2 혼합 수단(M2)은 비지연된 디지털 입력 신호(INPUT(G)) 및 하강 에지 표시 신호(N)를 입력으로 수신한다.
제 3 혼합 수단(M3)은 RS 플립-플롭이다. 이 RS 플립-플롭은 그 입력단(S)에서 상승 에지 표시 필터 신호(P')를 그 입력단(R)에서 하강 에지 표시 필터 신호(N')를 수신한다. 상기 플립-플롭은 후술되는 바와 같은 대응표를 포함한다.
도 5는 중요한 출력단(Q)만을 도시하고 있고, 이 출력단은 글리치(G) 없는 출력 신호(OUTPUT)를 생성한다.
두 에지 사이에 다수의 글리치(G)가 존재하는 극단적인 예에서는 이 문제는 글리치(G)가 존재할 수 있는 많은 필터를 직렬로 배치함으로써 확실하게 해결될 수 있고, 각각의 필터가 적어도 하나의 글리치(G)를 제거할 수 있다는 것은 확실하다. 이 경우의 필터의 입력은 상기 필터의 출력에 대응한다.
따라서, 청구된 본 발명의 목적인 디지털 필터는 글리치(G)가 없는 신호는 생성하고, 지연(Δt)이하의 글리치(G)는 캐패시터나 저항과 같은 복잡한 아날로그 수단을 사용하지 않고도 간단한 방식으로 제거될 수 있다. 이와 같이, 당업자에게 공지된 플립-플롭을 구비한 트랜지스터 및 라이브러리에 의해 공급되는 논리 게이트만이 사용된다. 아날로그 장치는 존재하지 않는다. 결론적으로, 두 게이트 사이의 지연 및 거리를 알기 위해 경로 위치 지정 유닛(routing positioning unit)으로의 리소스가 요구되지 않는다.
더욱이, 외부 클록도 사용되지 않는다.
자연히, 본 발명의 컨텐츠는 전술한 실시예에 한정되는 방식이 아니라, 수정 및 변경이 본 발명의 사상 및 범주를 벗어나지 않고 실시될 수 있다.
자연히, 본 발명은 모바일 텔레폰 분야에 한정되는 것이 아니라 다른 분야에도 적용될 수 있으며, 상세하게는 "블루투스" 영역, 무선 네트워크, 화상, 군장비등의 ASIC 또는 FPGA 프로그래밍 가능 칩과 같은 모듈의 디지털 필터를 사용하는 모든 것에 관한 것이다.
본 명세서의 참조 번호는 상기 명세서에 한정하는 것으로 해석해서는 안된다.
용어 "포함한다" 및 그 활용도 한정해서 해석되어서는 안된다. 즉, 본 명세서에 정의되어 있는 것 이외의 단계나 구성요소가 존재한다는 것을 배제하는 것으로 해석되어서는 안된다.
본 발명에 의하면, 전압 피크를 가지고 있는 디지털 입력 신호를 수신하고, 상승 에지 검출기, 하강 에지 검출기 및 상기 디지털 입력 신호를 지연시키는 지연 라인을 포함하고 있는 디지털 필터, 및 상기 디지털 입력 신호가 하이 또는 로우 상태에 있을 때 언제든지 상기 디지털 입력 신호에서 전압 피크를 제거할 수 있다.

Claims (9)

  1. 글리치라고 알려진 전압 피크를 포함하고 있는 디지털 입력 신호(INPUT(G))를 수신하는 디지털 필터-상기 디지털 필터는 상승 에지 검출기(PD), 하강 에지 검출기(ND), 상기 디지털 입력 신호(INPUT(G))를 지연시켜서 지연된 디지털 입력 신호(INPUT(G)+Δt)를 생성하는 지연 라인(T)을 포함함-에 있어서,
    - 상기 상승 에지 검출기(PD)는 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 상승 에지 표시 신호(P)를 생성하며,
    - 상기 하강 에지 검출기(ND)는 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 하강 에지 표시 신호(N)를 생성하고,
    상기 디지털 필터는
    - 상기 디지털 입력 신호(INPUT(G)) 및 상기 상승 에지 표시 신호(P)로부터 상승 에지 필터 표시 신호(P')를 생성하는 제 1 혼합 수단(M1),
    - 상기 디지털 입력 신호(INPUT(G)) 및 상기 하강 에지 표시 신호(N)로부터 하강 에지 필터 표시 신호(N')를 생성하는 제 2 혼합 수단(M2),
    - 상기 상승 에지 필터 표시 신호(P')로부터 및 상기 하강 에지 필터 표시 신호(N')로부터 디지털 출력 신호(OUTPUT)를 생성하는 제 3 혼합 수단(M3)을 포함하는 것을 특징으로 하는 디지털 필터.
  2. 제 1 항에 있어서,
    지연된 디지털 입력 신호(INPUT(G)+Δt)는 적어도 글리치(G)의 최대 지속 시간과 동일한 디지털 입력 신호(INPUT(G))에 대응하는 지연(Δt)을 가지고 있는 것을 특징으로 하는 디지털 필터.
  3. 제 1 항에 있어서,
    상기 제 1 혼합 수단(M1)은 논리 AND 함수를 수행하고, 상기 제 2 혼합 수단(M2)은 논리 AND 함수와 함께 반전 함수를 수행하는 것을 특징으로 하는 디지털 필터.
  4. 제 1 항에 있어서,
    상기 제 3 혼합 수단(M3)은 RS 플립-플롭인 것을 특징으로 하는 디지털 필터.
  5. 제 1 항에 있어서,
    상승 에지 검출기(PD) 및 하강 에지 검출기(ND)는 출력단(Q)으로부터 리셋입력단(R)으로의 반전 접속(INV)을 구비하고 있는 D 플립-플롭인 것을 특징으로 하는 디지털 필터.
  6. 글리치를 포함하고 있는 디지털 신호(INPUT(G))를 필터링하는 방법에 있어서,
    - 상기 디지털 입력 신호(INPUT(G))를 지연시켜서 지연된 디지털 입력 신호(INPUT(G)+Δt)를 생성하는 단계,
    - 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 들어오는 상승 에지를 검출해서 상승 에지 표시 신호(P)를 생성하는 단계,
    - 지연된 디지털 입력 신호(INPUT(G)+Δt)로부터 들어오는 하강 에지를 검출해서 하강 에지 표시 신호(N)를 생성하는 단계,
    - 상기 디지털 입력 신호(INPUT(G)) 및 상기 상승 에지 표시 신호(P)로부터 상승 에지 필터 표시 신호(P')를 생성하는 단계,
    - 상기 디지털 입력 신호(INPUT(G)) 및 상기 하강 에지 표시 신호(N)로부터 하강 에지 필터 표시 신호(N')를 생성하는 단계,
    - 상승 에지 필터 표시 신호(P') 및 상기 하강 에지 필터 표시 신호(N')로부터 전압 피크가 없는 디지털 출력 신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 디지털 신호(INPUT(G)) 필터링 방법.
  7. 제 6 항에 있어서,
    지연된 디지털 입력 신호(INPUT(G)+Δt)는 적어도 글리치(G)의 최대 지속 시간과 동일한, 디지털 입력 신호(INPUT(G))에 대응하는 지연(Δt)을 가지는 것을 특징으로 하는 디지털 신호(INPUT(G)) 필터링 방법.
  8. 아날로그 신호를 디지털 입력 신호(INPUT(G))로 변환하는 사각 신호 생성기(CLK)를 포함하고 있는 모듈(RTC)에 있어서,
    상기 디지털 입력 신호(INPUT(G))를 수신하는 제 1 항 내지 제 5 항의 디지털 필터를 더 포함하는 것을 특징으로 하는 모듈(RTC).
  9. 제 8 항의 모듈(RTC)을 포함하는 것을 특징으로 하는 이동 전화.
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