JP2003188686A - 電圧ピークを低減するためのデジタルフィルタ - Google Patents
電圧ピークを低減するためのデジタルフィルタInfo
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- H03K5/1252—Suppression or limitation of noise or interference
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【課題】 グリッチとしても知られる電圧ピークを含む
デジタル入力信号（INPUT(G))を受信するのに適するデ
ジタルフィルタを提供する。 【解決手段】 デジタルフィルタは、遅延されたデジタ
ル入力信号（INPUT(G)＋△t)を生成するために構成され
た遅延線（T)と、遅延されたデジタル入力信号（INPUT
(G)＋△t)からそれぞれ立上りエッジ指標信号（P）及び
立下がりエッジ指標信号（N）を生成するようにも構成
された立上りエッジ検出器（PD)及び立下りエッジ検出
器（ND)と、デジタル入力信号（INPUT(G))とそれぞれ立
上りエッジ指標信号（P）及び立下がりエッジ指標信号
（N）からそれぞれ立上りエッジフィルタ指標信号
（P’）及び立下がりエッジフィルタ指標信号（N’）を
生成するように構成された第一の混合手段（M1)及び第
二の混合手段（M2)と、立上りエッジフィルタ指標信号
（P’）及び立下がりエッジフィルタ指標信号（N’）か
らグリッチを含まないデジタル出力信号（OUTPUT）を生
成するように構成された第三の混合手段（M3)と、を備
える。
デジタル入力信号（INPUT(G))を受信するのに適するデ
ジタルフィルタを提供する。 【解決手段】 デジタルフィルタは、遅延されたデジタ
ル入力信号（INPUT(G)＋△t)を生成するために構成され
た遅延線（T)と、遅延されたデジタル入力信号（INPUT
(G)＋△t)からそれぞれ立上りエッジ指標信号（P）及び
立下がりエッジ指標信号（N）を生成するようにも構成
された立上りエッジ検出器（PD)及び立下りエッジ検出
器（ND)と、デジタル入力信号（INPUT(G))とそれぞれ立
上りエッジ指標信号（P）及び立下がりエッジ指標信号
（N）からそれぞれ立上りエッジフィルタ指標信号
（P’）及び立下がりエッジフィルタ指標信号（N’）を
生成するように構成された第一の混合手段（M1)及び第
二の混合手段（M2)と、立上りエッジフィルタ指標信号
（P’）及び立下がりエッジフィルタ指標信号（N’）か
らグリッチを含まないデジタル出力信号（OUTPUT）を生
成するように構成された第三の混合手段（M3)と、を備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、立上りエッジ検出
器と、立下りエッジ検出器と、デジタル入力信号を遅延
するために構成された遅延線とを備え、電圧ピークを含
むデジタル入力信号を受信するのに適するデジタルフィ
ルタに関する。本発明は更にデジタル入力信号内に含ま
れる電圧ピークをフィルタリングするために適合された
デジタルフィルタリング方法にも関する。
器と、立下りエッジ検出器と、デジタル入力信号を遅延
するために構成された遅延線とを備え、電圧ピークを含
むデジタル入力信号を受信するのに適するデジタルフィ
ルタに関する。本発明は更にデジタル入力信号内に含ま
れる電圧ピークをフィルタリングするために適合された
デジタルフィルタリング方法にも関する。
【０００２】本発明はとりわけ移動電話機に応用するの
に適する。
に適する。
【０００３】
【従来の技術】1999年3月19日付けで出願された米国特
許題5,878,094号明細書には、入力信号を受信し、出力
信号を生成するのに適するデジタル信号フィルタリング
回路が開示されている。このフィルタリング回路は、遅
延線と、立上りエッジ検出器と、立下り検出器とを備
え、これらが入力信号が状態を変えた直後のある限られ
た期間だけ、入力信号が前の状態に戻るのを阻止するよ
うに構成される。このため、電圧ピークがこの限られた
時間期間において存在する場合、これはフィルタリング
される。
許題5,878,094号明細書には、入力信号を受信し、出力
信号を生成するのに適するデジタル信号フィルタリング
回路が開示されている。このフィルタリング回路は、遅
延線と、立上りエッジ検出器と、立下り検出器とを備
え、これらが入力信号が状態を変えた直後のある限られ
た期間だけ、入力信号が前の状態に戻るのを阻止するよ
うに構成される。このため、電圧ピークがこの限られた
時間期間において存在する場合、これはフィルタリング
される。
【０００４】
【発明が解決しようとする課題】この従来の技術は電圧
ピークをフィルタリングすることはできるが、このやり
方では、エッジが変化した直後の限られた期間しか電圧
ピークをフィルタリングできない。このため、万一、電
圧ピークが低値或いは高値の状態の中央で発生した場合
は、これをフィルタリングすることはできない。
ピークをフィルタリングすることはできるが、このやり
方では、エッジが変化した直後の限られた期間しか電圧
ピークをフィルタリングできない。このため、万一、電
圧ピークが低値或いは高値の状態の中央で発生した場合
は、これをフィルタリングすることはできない。
【０００５】従って、本発明の目的によって解決される
べき技術上の課題の１つは、立上りエッジ検出器と、立
下りエッジ検出器と、デジタル入力信号を遅延するため
に構成された遅延線とを備え、デジタル入力信号の高値
或いは低値の状態の任意の時点においてこのデジタル入
力信号から電圧ピークを除去することができるように構
成された、デジタル入力信号が電圧ピークを含むような
状況下で用いられるジタル入力信号を受信するのに適す
るデジタルフィルタ及び関連するデジタルフィルタ処理
方法を提唱することにある。
べき技術上の課題の１つは、立上りエッジ検出器と、立
下りエッジ検出器と、デジタル入力信号を遅延するため
に構成された遅延線とを備え、デジタル入力信号の高値
或いは低値の状態の任意の時点においてこのデジタル入
力信号から電圧ピークを除去することができるように構
成された、デジタル入力信号が電圧ピークを含むような
状況下で用いられるジタル入力信号を受信するのに適す
るデジタルフィルタ及び関連するデジタルフィルタ処理
方法を提唱することにある。
【０００６】
【課題を解決するための手段】本発明の一態様による
と、この提起された技術上の課題を解決するために、冒
頭のフィルタリング回路の改善として、立上りエッジ検
出器が遅延されたデジタル入力信号から立上りエッジ指
標信号を生成するようにも構成され、立下がりエッジ検
出器が遅延されたデジタル入力信号から立下がりエッジ
指標信号を生成するようにも構成され、更にデジタル入
力信号及び立上りエッジ指標信号から立上りエッジフィ
ルタ指標信号を生成するように構成された第一の混合手
段と、前記デジタル入力信号及び前記立下がりエッジ指
標信号から立下がりエッジフィルタ指標信号を生成する
ように構成された第二の混合手段と、立上りエッジフィ
ルタ指標信号及び立下がりエッジフィルタ指標信号から
グリッチを含まないデジタル出力信号を生成するように
構成された第三の混合手段と、を備える。
と、この提起された技術上の課題を解決するために、冒
頭のフィルタリング回路の改善として、立上りエッジ検
出器が遅延されたデジタル入力信号から立上りエッジ指
標信号を生成するようにも構成され、立下がりエッジ検
出器が遅延されたデジタル入力信号から立下がりエッジ
指標信号を生成するようにも構成され、更にデジタル入
力信号及び立上りエッジ指標信号から立上りエッジフィ
ルタ指標信号を生成するように構成された第一の混合手
段と、前記デジタル入力信号及び前記立下がりエッジ指
標信号から立下がりエッジフィルタ指標信号を生成する
ように構成された第二の混合手段と、立上りエッジフィ
ルタ指標信号及び立下がりエッジフィルタ指標信号から
グリッチを含まないデジタル出力信号を生成するように
構成された第三の混合手段と、を備える。
【０００７】本発明の第２の態様によると、上述の課題
を解決するために、デジタル入力信号を遅延させ、遅延
されたデジタル入力信号を生成するステップと、遅延さ
れたデジタル入力信号からの立上りエッジを検出し、立
上りエッジ指標信号を生成するステップと、遅延された
デジタル入力信号からの立下がりエッジを検出し、立下
がりエッジ指標信号を生成するステップと、デジタル入
力信号及び立上りエッジ指標信号から立上りエッジフィ
ルタ指標信号を生成するステップと、デジタル入力信号
及び立下がりエッジ指標信号から立下がりエッジフィル
タ指標信号を生成するステップと、立上りエッジフィル
タ指標信号及び立下がりエッジフィルタ指標信号からグ
リッチを含まないデジタル出力信号を生成するステップ
と、を含むデジタル信号処理方法が提唱される。
を解決するために、デジタル入力信号を遅延させ、遅延
されたデジタル入力信号を生成するステップと、遅延さ
れたデジタル入力信号からの立上りエッジを検出し、立
上りエッジ指標信号を生成するステップと、遅延された
デジタル入力信号からの立下がりエッジを検出し、立下
がりエッジ指標信号を生成するステップと、デジタル入
力信号及び立上りエッジ指標信号から立上りエッジフィ
ルタ指標信号を生成するステップと、デジタル入力信号
及び立下がりエッジ指標信号から立下がりエッジフィル
タ指標信号を生成するステップと、立上りエッジフィル
タ指標信号及び立下がりエッジフィルタ指標信号からグ
リッチを含まないデジタル出力信号を生成するステップ
と、を含むデジタル信号処理方法が提唱される。
【０００８】後で詳細に説明するように、このデジタル
フィルタではあらゆる時間に発生する電圧ピークを除去
することができる。加えて、長所として、外部クロック
は用いられない。もう１つの長所として、単純な手段を
用いて実現することができる。
フィルタではあらゆる時間に発生する電圧ピークを除去
することができる。加えて、長所として、外部クロック
は用いられない。もう１つの長所として、単純な手段を
用いて実現することができる。
【０００９】
【発明の実施の形態】以下に本発明を図面に示される実
施例を用いてより詳細に説明するが、本発明はこれに制
限されるものではないことに注意する。
施例を用いてより詳細に説明するが、本発明はこれに制
限されるものではないことに注意する。
【００１０】
【発明の実施の形態】本発明のこの説明は移動電話機の
分野で用いられるデジタルフィルタの実施例に係わる。
モバイルとしても知られる携帯電話機は時刻を与えるク
ロックを制御する働きをするモジュールRTCを含む。こ
のモジュールは「リアルタイムクロック（Real Time Cl
ock）」とも呼ばれる。このモジュールRTCは、接続PAD
と方形波信号発生器CLKを備える。接続PADは、外部水晶
発振器に接続された、32ｋHzなる固定周波数を有する正
弦アナログ信号を生成する発振器を備える。内部クロッ
クとして働く（「クロック方形化器（clock square
r）」とも呼ばれる）方形波信号発生器は、この正弦ア
ナログ信号をデジタル入力信号INPUT(G)に変換する。発
振器は、例えば、モジュールRTC内の電流ピークや電磁
要因などに敏感な要素である。この敏感さの結果、この
正弦波信号が歪み、この歪みのために、このデジタル入
力信号INPUT(G)内に（通常「グリッチ（glitches）」と
呼ばれる）電圧ピークが出現する。方形信号発生器CLK
の出力の所に、グリッチGの無い信号を得るために、こ
のモジュールRTCと一体化してデジタルフィルタFILTが
設けられる。
分野で用いられるデジタルフィルタの実施例に係わる。
モバイルとしても知られる携帯電話機は時刻を与えるク
ロックを制御する働きをするモジュールRTCを含む。こ
のモジュールは「リアルタイムクロック（Real Time Cl
ock）」とも呼ばれる。このモジュールRTCは、接続PAD
と方形波信号発生器CLKを備える。接続PADは、外部水晶
発振器に接続された、32ｋHzなる固定周波数を有する正
弦アナログ信号を生成する発振器を備える。内部クロッ
クとして働く（「クロック方形化器（clock square
r）」とも呼ばれる）方形波信号発生器は、この正弦ア
ナログ信号をデジタル入力信号INPUT(G)に変換する。発
振器は、例えば、モジュールRTC内の電流ピークや電磁
要因などに敏感な要素である。この敏感さの結果、この
正弦波信号が歪み、この歪みのために、このデジタル入
力信号INPUT(G)内に（通常「グリッチ（glitches）」と
呼ばれる）電圧ピークが出現する。方形信号発生器CLK
の出力の所に、グリッチGの無い信号を得るために、こ
のモジュールRTCと一体化してデジタルフィルタFILTが
設けられる。
【００１１】図１はこのデジタルフィルタFILTのアーキ
テクチャを示すブロック線図である。このフィルタは、 遅延線T、 立上りエッジ検出器PD 立下りエッジ検出器ND 第一の混合手段M1 第二の混合手段M2 第三の混合手段M3 を備える。
テクチャを示すブロック線図である。このフィルタは、 遅延線T、 立上りエッジ検出器PD 立下りエッジ検出器ND 第一の混合手段M1 第二の混合手段M2 第三の混合手段M3 を備える。
【００１２】このフィルタは、グリッチを含むデジタル
入力信号INPUT(G)を受信する。これらグリッチは移動電
話機のクロックの正常な機能にとって有害である。これ
は、これらグリッチのためにクロックが少し早く進み過
ぎるためであり、このためクロック上に刻印される時刻
が不正確になる。
入力信号INPUT(G)を受信する。これらグリッチは移動電
話機のクロックの正常な機能にとって有害である。これ
は、これらグリッチのためにクロックが少し早く進み過
ぎるためであり、このためクロック上に刻印される時刻
が不正確になる。
【００１３】グリッチが含まれるのを回避するために、
上述のデジタル入力信号は以下に説明されるステップに
従って処理される。この処理においては以下が想定され
る。
上述のデジタル入力信号は以下に説明されるステップに
従って処理される。この処理においては以下が想定され
る。
【００１４】グリッチGは、ある既知の最大持続期間を
有し、これは、一例として与えられるこのアプリケーシ
ョンの場合は１０ナノ秒である。これは、より高速なシ
ステムにおいては２ナノ秒であり得る。
有し、これは、一例として与えられるこのアプリケーシ
ョンの場合は１０ナノ秒である。これは、より高速なシ
ステムにおいては２ナノ秒であり得る。
【００１５】グリッチGは、入力信号INPUT(G)の高値或
いは低値の状態の持続期間と比べると小さな持続期間を
有する。一般には、グリッチGは１０ナノ秒以下であ
る。これと関連して、一例として与えられるこのアプリ
ケーションにおいては、グリッチは５ナノ秒間持続し、
高値或いは低値の状態は１５，６００ナノ秒間安定にと
どまることを要求される。
いは低値の状態の持続期間と比べると小さな持続期間を
有する。一般には、グリッチGは１０ナノ秒以下であ
る。これと関連して、一例として与えられるこのアプリ
ケーションにおいては、グリッチは５ナノ秒間持続し、
高値或いは低値の状態は１５，６００ナノ秒間安定にと
どまることを要求される。
【００１６】外部クロックは用いられない。
【００１７】加えて、最初は、入力信号の２つのエッジ
間にたった一のグリッチGが出現するものと想定され
る。
間にたった一のグリッチGが出現するものと想定され
る。
【００１８】あるアプリケーションでは、グリッチGの
持続期間を知るために、当業者においては周知のよう
に、実験室において、検証手段、例えば、オシロスコー
プやモジュールRTCに含まれるコンパイルされたコード
（compiled code）を用いてテストを遂行することが必
要となる。このコンパイルされたコードは通常はプロセ
ッサ（図示せず）内に格納され、このプロセッサがモジ
ュールRTCを当業者においては周知のやり方で制御す
る。
持続期間を知るために、当業者においては周知のよう
に、実験室において、検証手段、例えば、オシロスコー
プやモジュールRTCに含まれるコンパイルされたコード
（compiled code）を用いてテストを遂行することが必
要となる。このコンパイルされたコードは通常はプロセ
ッサ（図示せず）内に格納され、このプロセッサがモジ
ュールRTCを当業者においては周知のやり方で制御す
る。
【００１９】第一のステップにおいて、デジタルフィル
タFILTがデジタル入力信号INPUT(G)を受信すると、遅延
線Tによってこの入力デジタル信号がグリッチGの持続期
間に等しいあるいはこれより大きな遅延期間Δtだけ遅
延させる。遅延Δtの持続期間は、一例として与えられ
るこのアプリケーション、つまり、携帯電話機の場合
は、好ましくは10ナノ秒とされる。この結果として、図
２に示すような遅延されたデジタル信号INPUT(G)+Δtが
得られる。
タFILTがデジタル入力信号INPUT(G)を受信すると、遅延
線Tによってこの入力デジタル信号がグリッチGの持続期
間に等しいあるいはこれより大きな遅延期間Δtだけ遅
延させる。遅延Δtの持続期間は、一例として与えられ
るこのアプリケーション、つまり、携帯電話機の場合
は、好ましくは10ナノ秒とされる。この結果として、図
２に示すような遅延されたデジタル信号INPUT(G)+Δtが
得られる。
【００２０】第二のステップにおいて、立上りエッジ検
出器PD及び立下りエッジ検出器NDがこの遅延されたデジ
タル信号INPUT(G)+Δtからの立上りエッジ或いは立下り
エッジが検出される。こうして、図２に示すように、時
刻t1において、立上りエッジ検出器PDはこの遅延された
デジタル信号INPUT(G)+Δt上の立上りエッジを検出し、
結果として第一のパルスP1を含む立上りエッジ指標信号
Pを生成する。時刻t3と時刻t5においても同様なことが
起こり；立上りエッジ指標信号Pは他の２つのパルスP2
とP3を含み、ここで時刻t3において検出される立上りエ
ッジはグリッチGに対応する。同様に、立下がりエッジ
検出器NDは、時刻t2において、この遅延されたデジタル
信号INPUT(G)+Δt上の立下がりエッジを検出し、結果と
して第一のパルスN1を含む立下がりエッジ指標信号Nを
生成する。時刻t4と時刻t6においても同様なことが起こ
り；立下がりエッジ指標信号Nは他の２つのパルスN2とN
3を含むが、ここで時刻t4において検出される立下がり
エッジはグリッチGに対応する。立上りエッジ指標信号P
或いは立下がりエッジ指標信号Nの各パルスは、一例と
して与えられるこのアプリケーションにおいては１ナノ
秒に等しい最小持続期間を有する。ただし、安全のため
に、最小持続期間を３ナノ秒とすることもできる。
出器PD及び立下りエッジ検出器NDがこの遅延されたデジ
タル信号INPUT(G)+Δtからの立上りエッジ或いは立下り
エッジが検出される。こうして、図２に示すように、時
刻t1において、立上りエッジ検出器PDはこの遅延された
デジタル信号INPUT(G)+Δt上の立上りエッジを検出し、
結果として第一のパルスP1を含む立上りエッジ指標信号
Pを生成する。時刻t3と時刻t5においても同様なことが
起こり；立上りエッジ指標信号Pは他の２つのパルスP2
とP3を含み、ここで時刻t3において検出される立上りエ
ッジはグリッチGに対応する。同様に、立下がりエッジ
検出器NDは、時刻t2において、この遅延されたデジタル
信号INPUT(G)+Δt上の立下がりエッジを検出し、結果と
して第一のパルスN1を含む立下がりエッジ指標信号Nを
生成する。時刻t4と時刻t6においても同様なことが起こ
り；立下がりエッジ指標信号Nは他の２つのパルスN2とN
3を含むが、ここで時刻t4において検出される立下がり
エッジはグリッチGに対応する。立上りエッジ指標信号P
或いは立下がりエッジ指標信号Nの各パルスは、一例と
して与えられるこのアプリケーションにおいては１ナノ
秒に等しい最小持続期間を有する。ただし、安全のため
に、最小持続期間を３ナノ秒とすることもできる。
【００２１】第三のステップにおいて、第一の混合手段
M1が入力信号INPUT(G)と立上りエッジ指標信号Pから立
上りエッジ指標フィルタ信号P’を生成する。この第一
の混合手段M1は論理積機能を遂行する。こうして、図２
に示すように、この立上りエッジ指標フィルタ信号P’
は、論理積機能の結果として、それぞれ、時刻t1と時刻
t5における２つのパルスP1’とP3’を含む。同様にし
て、第二の混合手段M2は入力信号INPUT(G)と立下がりエ
ッジ指標信号Nから立下がりエッジ指標フィルタ信号N’
を生成する。この第二の混合手段M2も、反転された入力
信号INPUT(G)からの論理積機能を遂行する。これらは従
って反転機能と論理積機能を遂行する。こうして、この
立下がりエッジ指標フィルタ信号N’は、論理積機能の
結果として、それぞれ、時刻t2、t4及びt6における３つ
のパルスN1’、N2’及びN3’を含む。これらフィルタ信
号P’或いはN’のパルスの持続期間は、立上り或いは立
下りエッジ指標信号P或いはNのパルスのそれと等しくさ
れる。
M1が入力信号INPUT(G)と立上りエッジ指標信号Pから立
上りエッジ指標フィルタ信号P’を生成する。この第一
の混合手段M1は論理積機能を遂行する。こうして、図２
に示すように、この立上りエッジ指標フィルタ信号P’
は、論理積機能の結果として、それぞれ、時刻t1と時刻
t5における２つのパルスP1’とP3’を含む。同様にし
て、第二の混合手段M2は入力信号INPUT(G)と立下がりエ
ッジ指標信号Nから立下がりエッジ指標フィルタ信号N’
を生成する。この第二の混合手段M2も、反転された入力
信号INPUT(G)からの論理積機能を遂行する。これらは従
って反転機能と論理積機能を遂行する。こうして、この
立下がりエッジ指標フィルタ信号N’は、論理積機能の
結果として、それぞれ、時刻t2、t4及びt6における３つ
のパルスN1’、N2’及びN3’を含む。これらフィルタ信
号P’或いはN’のパルスの持続期間は、立上り或いは立
下りエッジ指標信号P或いはNのパルスのそれと等しくさ
れる。
【００２２】入力信号INPUT(G)とエッジ指標信号P、Nと
の間の論理積機能は、これらエッジ指標信号のいずれか
からのパルス、つまり、グリッチGに対応するパルス
を、これらエッジ指標信号P或いはNが十分に遅延された
場合にのみ除去することが可能となることに注意する。
これは遅延△tがグリッチGの少なくとも最大持続期間に
等しいことを要求されることを意味する。
の間の論理積機能は、これらエッジ指標信号のいずれか
からのパルス、つまり、グリッチGに対応するパルス
を、これらエッジ指標信号P或いはNが十分に遅延された
場合にのみ除去することが可能となることに注意する。
これは遅延△tがグリッチGの少なくとも最大持続期間に
等しいことを要求されることを意味する。
【００２３】これは遅延△tが、万一、グリッチGの最大
持続期間より短い場合は、入力信号INPUT(G)とエッジ指
標信号との間の論理積機能によっては、これらエッジ指
標信号のいずれかからのパルス、つまり、グリッチGに
対応するパルスを除去することはできないためである。
このため、立上り及び立下りエッジ指標信号P及びNをデ
ジタル入力信号（G)に対して、従ってグリッチGに対し
て遅延させることに加えて、遅延△tの持続期間を妥当
なものにすることも必要となる。
持続期間より短い場合は、入力信号INPUT(G)とエッジ指
標信号との間の論理積機能によっては、これらエッジ指
標信号のいずれかからのパルス、つまり、グリッチGに
対応するパルスを除去することはできないためである。
このため、立上り及び立下りエッジ指標信号P及びNをデ
ジタル入力信号（G)に対して、従ってグリッチGに対し
て遅延させることに加えて、遅延△tの持続期間を妥当
なものにすることも必要となる。
【００２４】このために、立上り及び立下りエッジ指標
信号P及びNから、それぞれデジタル入力信号INPUT(G)が
高値及び低値の状態においてのみ能動となる立上り及び
立下りエッジ指標フィルタ信号P’及びN’が得られる。
信号P及びNから、それぞれデジタル入力信号INPUT(G)が
高値及び低値の状態においてのみ能動となる立上り及び
立下りエッジ指標フィルタ信号P’及びN’が得られる。
【００２５】最後のステップにおいて、これら立上り及
び立下りエッジ指標フィルタ信号P’及びN’を用いて、
グリッチGが除去された出力信号OUTPUTが生成される。
このために、第三の混合手段M3は入力信号として立上り
及び立下りエッジ指標フィルタ信号P’及びN’を受信す
る。立上りエッジフィルタ信号P’のパルスが出現する
と、この第三の混合手段M3は出力信号OUTPUTを1にセッ
トする。この出力信号OUTPUTは立下りエッジフィルタパ
ルス信号N’が出現するまで高値の状態にとどまる。立
下りエッジフィルタ信号パルスN’が出現すると直ち
に、この第三の混合手段M3は出力信号OUTPUTを零にセッ
トする。この出力信号OUTPUTは、立上りエッジフィルタ
パルス信号P’が出現するまで低値の状態にとどまる。
び立下りエッジ指標フィルタ信号P’及びN’を用いて、
グリッチGが除去された出力信号OUTPUTが生成される。
このために、第三の混合手段M3は入力信号として立上り
及び立下りエッジ指標フィルタ信号P’及びN’を受信す
る。立上りエッジフィルタ信号P’のパルスが出現する
と、この第三の混合手段M3は出力信号OUTPUTを1にセッ
トする。この出力信号OUTPUTは立下りエッジフィルタパ
ルス信号N’が出現するまで高値の状態にとどまる。立
下りエッジフィルタ信号パルスN’が出現すると直ち
に、この第三の混合手段M3は出力信号OUTPUTを零にセッ
トする。この出力信号OUTPUTは、立上りエッジフィルタ
パルス信号P’が出現するまで低値の状態にとどまる。
【００２６】こうして、図２に示すように、時刻t1にお
いて、立上りエッジ指標フィルタ信号P’は第一のパル
スP1’を含み、このため出力信号OUTPUTは１にセットさ
れる。時刻t2において、立下りエッジ指標フィルタ信号
N’が第一のパルスN1’を含み、このため出力信号OUTPU
Tは零にセットされる。時刻t4において、立下りエッジ
指標フィルタ信号N’は第二のパルスN2’を含むが、出
力信号OUTPUTは低値の状態にとどまる。時刻t5におい
て、立上りエッジ指標フィルタ信号P’が第三のパルスP
3’を含み、このため出力信号OUTPUTは1にセットされ
る。時刻t6において、立下りエッジ指標フィルタ信号
N’が第三のパルスN3’を含み、このため出力信号OUTPU
Tは零にセットされる。こうして、遅延期間△tだけ遅延
され、グリッチGは含まない、デジタル入力信号INPUT
(G)に等価なデジタル出力信号OUTPUTが得られる。
いて、立上りエッジ指標フィルタ信号P’は第一のパル
スP1’を含み、このため出力信号OUTPUTは１にセットさ
れる。時刻t2において、立下りエッジ指標フィルタ信号
N’が第一のパルスN1’を含み、このため出力信号OUTPU
Tは零にセットされる。時刻t4において、立下りエッジ
指標フィルタ信号N’は第二のパルスN2’を含むが、出
力信号OUTPUTは低値の状態にとどまる。時刻t5におい
て、立上りエッジ指標フィルタ信号P’が第三のパルスP
3’を含み、このため出力信号OUTPUTは1にセットされ
る。時刻t6において、立下りエッジ指標フィルタ信号
N’が第三のパルスN3’を含み、このため出力信号OUTPU
Tは零にセットされる。こうして、遅延期間△tだけ遅延
され、グリッチGは含まない、デジタル入力信号INPUT
(G)に等価なデジタル出力信号OUTPUTが得られる。
【００２７】こうして、説明のアップリケーション、つ
まり移動電話機のクロックとの関連において、正確な時
刻が達成される。
まり移動電話機のクロックとの関連において、正確な時
刻が達成される。
【００２８】出力信号OUTPUTが入力信号（G)に対して遅
延されることは、この遅延はたった数ナノ秒であるため
に問題とはならないことに注意する。この程度の遅延
は、モジュールの機能に対して十分に許容できるもので
ある。加えて、一例として与えられるこのアップリケー
ションにおいては、モジュールによって用いられる他の
信号、例えば、方形信号発生器CLKによって生成される
信号に対する基準として機能するのはこの出力信号OUTP
UTであり、この信号がモジュールRTC内の全ての内部通
信に対するパルスを与える。このため、この遅延はいか
なる内部信号によっても気づかれない。
延されることは、この遅延はたった数ナノ秒であるため
に問題とはならないことに注意する。この程度の遅延
は、モジュールの機能に対して十分に許容できるもので
ある。加えて、一例として与えられるこのアップリケー
ションにおいては、モジュールによって用いられる他の
信号、例えば、方形信号発生器CLKによって生成される
信号に対する基準として機能するのはこの出力信号OUTP
UTであり、この信号がモジュールRTC内の全ての内部通
信に対するパルスを与える。このため、この遅延はいか
なる内部信号によっても気づかれない。
【００２９】更に、２つのエッジの間に単一のグリッチ
が存在するという最初の想定に反して、デジタル入力信
号INPUT(G)内にグリッチが連続して発生することもあ
る。こらはデジタル信号が状態を変えた後に信号が大き
く発振する場合に発生する。これはデジタル信号がこれ
ら高値或いは低値の状態において発振するためであり、
これがデジタル入力信号INPUT(G)に変換された場合、こ
れら発振の結果として、互いに近接する数個のグリッチ
がこれら対応する発振が減衰されるまで発生する。そし
て、図３に示すように、グリッチGがこのように連続し
て発生する場合、これは遅延△t の持続期間を遅延が発
振が減衰するまでの全期間より大きくなるように増加す
ることで十分に対処できる。
が存在するという最初の想定に反して、デジタル入力信
号INPUT(G)内にグリッチが連続して発生することもあ
る。こらはデジタル信号が状態を変えた後に信号が大き
く発振する場合に発生する。これはデジタル信号がこれ
ら高値或いは低値の状態において発振するためであり、
これがデジタル入力信号INPUT(G)に変換された場合、こ
れら発振の結果として、互いに近接する数個のグリッチ
がこれら対応する発振が減衰されるまで発生する。そし
て、図３に示すように、グリッチGがこのように連続し
て発生する場合、これは遅延△t の持続期間を遅延が発
振が減衰するまでの全期間より大きくなるように増加す
ることで十分に対処できる。
【００３０】グリッチGがデジタル入力信号INPUT(G)の
立上り或いは立下りエッジの直前に到着した場合、エッ
ジ効果現象（edge effect phenomenon）が発生すること
に注意する。図４に示すように、このような場合は、グ
リッチGが立上り及び立下りエッジと併合され、この効
果のために対応する出力信号OUTPUTの立上り或いは立下
りエッジが所定の時刻より早く、例えば、図４に示すよ
うに、ここでは立上りエッジが、時刻t5ではなく、時刻
t3において出現することとなる。この現象は、唯一、グ
リッチの終端と入力信号INPUT(G)の次の立上り或いは立
下りエッジの間の遅延が遅延△t 以下である場合に稀に
発生する。ただし、この現象が発生した場合でも、出力
信号OUTPUTのクロック信号は、入力信号INPUT(G)のそれ
に等しい平均周波数を持つためにモジュールRTCの機能
は変化しない。
立上り或いは立下りエッジの直前に到着した場合、エッ
ジ効果現象（edge effect phenomenon）が発生すること
に注意する。図４に示すように、このような場合は、グ
リッチGが立上り及び立下りエッジと併合され、この効
果のために対応する出力信号OUTPUTの立上り或いは立下
りエッジが所定の時刻より早く、例えば、図４に示すよ
うに、ここでは立上りエッジが、時刻t5ではなく、時刻
t3において出現することとなる。この現象は、唯一、グ
リッチの終端と入力信号INPUT(G)の次の立上り或いは立
下りエッジの間の遅延が遅延△t 以下である場合に稀に
発生する。ただし、この現象が発生した場合でも、出力
信号OUTPUTのクロック信号は、入力信号INPUT(G)のそれ
に等しい平均周波数を持つためにモジュールRTCの機能
は変化しない。
【００３１】図５に示す発明を制限することは意図しな
い実施例においては、デジタルフィルタFILTは以下のよ
うに構成される。
い実施例においては、デジタルフィルタFILTは以下のよ
うに構成される。
【００３２】遅延線Tは持続期間△t なる遅延を導入す
るのに十分な偶数個のインバータINVを含む。図５で
は、各インバータINVは△t/4に等しい遅延を有する。こ
のように偶数個のインバータを用いることで、非反転の
遅延された入力信号INPUT(G)+△tを得ることが可能とな
る。
るのに十分な偶数個のインバータINVを含む。図５で
は、各インバータINVは△t/4に等しい遅延を有する。こ
のように偶数個のインバータを用いることで、非反転の
遅延された入力信号INPUT(G)+△tを得ることが可能とな
る。
【００３３】立上りエッジ検出器PDは、フリップ-フロ
ップD1を備え、これは、非同期リセット（入力）と、こ
の出力Qからこのリセット入力RへのインバータINVの接
続を有する。この入力Dは常に１であり、これは電源VDD
からの供給を受ける。このフリップ−フロップD1は、遅
延された入力信号INPUT(G)+△tの各立上りエッジにおい
てトリガする。通常は、以下のような対応のテーブルを
備える。
ップD1を備え、これは、非同期リセット（入力）と、こ
の出力Qからこのリセット入力RへのインバータINVの接
続を有する。この入力Dは常に１であり、これは電源VDD
からの供給を受ける。このフリップ−フロップD1は、遅
延された入力信号INPUT(G)+△tの各立上りエッジにおい
てトリガする。通常は、以下のような対応のテーブルを
備える。
【００３４】
【表１】
図５に示すように、この接続は奇数個のインバータINV
を含む。このため出力Qの所の信号は反転され、リセッ
ト入力Rは０のときにのみアクティブとなる。出力Qの所
の信号が１のときは、インバータINVを通じての伝播時
間の後に、フリップ−フロップD1が非同期的にリセット
され、出力Qは０に戻される。このため、フリップ−フ
ロップD1はインバータINVの伝播時間に等しい持続期間
を有するパルスを生成する。
を含む。このため出力Qの所の信号は反転され、リセッ
ト入力Rは０のときにのみアクティブとなる。出力Qの所
の信号が１のときは、インバータINVを通じての伝播時
間の後に、フリップ−フロップD1が非同期的にリセット
され、出力Qは０に戻される。このため、フリップ−フ
ロップD1はインバータINVの伝播時間に等しい持続期間
を有するパルスを生成する。
【００３５】立下りエッジ検出器NDは、非同期フリップ
−フロップD2と、この出力の所の奇数個のインバータ
と、この入力Hの入力の所のインバータINVを備える。入
力の所のこのインバータは、このフリップ−フロップD2
が遅延された入力信号INPUT(G)+△tの各立下がりエッジ
においてトリガするようにする。このフリップ−フロッ
プD2は上述のフリップ−フロップD1と同様に機能する。
−フロップD2と、この出力の所の奇数個のインバータ
と、この入力Hの入力の所のインバータINVを備える。入
力の所のこのインバータは、このフリップ−フロップD2
が遅延された入力信号INPUT(G)+△tの各立下がりエッジ
においてトリガするようにする。このフリップ−フロッ
プD2は上述のフリップ−フロップD1と同様に機能する。
【００３６】立上りエッジ指標信号P或いは立下がりエ
ッジ指標信号Nの各パルスの持続期間は、第三の混合手
段M3の状態の変化を起こさせるのに十分な期間とする必
要があることに注意する。このアプリケーションに対し
ては上に説明のように、この持続期間が最小でも１ナノ
秒とされるのはこの理由による。
ッジ指標信号Nの各パルスの持続期間は、第三の混合手
段M3の状態の変化を起こさせるのに十分な期間とする必
要があることに注意する。このアプリケーションに対し
ては上に説明のように、この持続期間が最小でも１ナノ
秒とされるのはこの理由による。
【００３７】第一の混合手段M1は、論理ANDファンクシ
ョンを遂行する論理ゲートAND1を含む。この第一の手段
M1は入力として遅延されてないデジタル入力信号INPUT
(G)と立上りエッジ指標信号Pを受信する。
ョンを遂行する論理ゲートAND1を含む。この第一の手段
M1は入力として遅延されてないデジタル入力信号INPUT
(G)と立上りエッジ指標信号Pを受信する。
【００３８】第二の混合手段M2は論理ANDファンクショ
ンを遂行する論理ゲートAND2とこの論理ゲートAND2の入
力の所のインバータINVを含む。この第二の混合手段M2
は入力として遅延されてないデジタル入力信号INPUT(G)
と立下がりエッジ指標信号Nを受信する。
ンを遂行する論理ゲートAND2とこの論理ゲートAND2の入
力の所のインバータINVを含む。この第二の混合手段M2
は入力として遅延されてないデジタル入力信号INPUT(G)
と立下がりエッジ指標信号Nを受信する。
【００３９】第三の混合手段M3はRSフリップ−フロップ
から成る。このRSフリップ−フロップは入力Sの所に立
上りエッジ指標フィルタ信号P’を受信し、入力Rの所に
立下りエッジ指標フィルタ信号N’を受信する。このフ
リップ−フロップは以下のような対応のテーブルを備え
る。
から成る。このRSフリップ−フロップは入力Sの所に立
上りエッジ指標フィルタ信号P’を受信し、入力Rの所に
立下りエッジ指標フィルタ信号N’を受信する。このフ
リップ−フロップは以下のような対応のテーブルを備え
る。
【００４０】
【表２】
図５は関心の対象であり、グリッチを含まない出力信号
OUTPUTを生成する出力Qのみを示す。
OUTPUTを生成する出力Qのみを示す。
【００４１】２つのエッジ間に数個のグリッチGが存在
するような極端なケースにおいては、この問題は、各フ
ィルタが少なくとも１つのグリッチGを除去する、存在
するグリッチGと同数のフィルタを縦続に設けることで
解決することができる。この場合、あるフィルタの入力
は前のフィルタの出力に対応する。
するような極端なケースにおいては、この問題は、各フ
ィルタが少なくとも１つのグリッチGを除去する、存在
するグリッチGと同数のフィルタを縦続に設けることで
解決することができる。この場合、あるフィルタの入力
は前のフィルタの出力に対応する。
【００４２】こうして、請求される発明の目的であるこ
のデジタルフィルタによると、長所として、グリッチG
を含まない信号が、遅延△tより持続期間の短いグリッ
チGを単純なやり方にて、コンデンサや抵抗などの複雑
なアナログ手段を用いることなく、除去することで生成
される。本発明によると、当分野において周知のフリッ
プ−フロップと論理ゲートのトランジスタ配列のみが用
いられ、アナログ要素は用いられない。このため、２つ
のゲート間の遅延及び距離を知るためにルーティングポ
ジショニングユニット（routing positioning unit）に
頼る必要はなくなる。
のデジタルフィルタによると、長所として、グリッチG
を含まない信号が、遅延△tより持続期間の短いグリッ
チGを単純なやり方にて、コンデンサや抵抗などの複雑
なアナログ手段を用いることなく、除去することで生成
される。本発明によると、当分野において周知のフリッ
プ−フロップと論理ゲートのトランジスタ配列のみが用
いられ、アナログ要素は用いられない。このため、２つ
のゲート間の遅延及び距離を知るためにルーティングポ
ジショニングユニット（routing positioning unit）に
頼る必要はなくなる。
【００４３】加えて、外部クロックも用いられない。
【００４４】勿論、本発明のコンテクストは上に説明の
幾つかの実施例に制限されるものではなく、本発明の精
神及び範囲から逸脱することなく、様々なバリエーショ
ン及び修正が可能である。
幾つかの実施例に制限されるものではなく、本発明の精
神及び範囲から逸脱することなく、様々なバリエーショ
ン及び修正が可能である。
【００４５】勿論、本発明は移動電話機の分野に制限さ
れるものではなく、他の分野、とりわけモジュール内に
デジタルフィルタを用いるあらゆる分野、例えば、ASIC
或いはFPGAプログラマブルチップ、「ブルートゥース
（bluetooth）」領域、無線網、イメージング、軍事設
備等の分野にも拡張できるものである。
れるものではなく、他の分野、とりわけモジュール内に
デジタルフィルタを用いるあらゆる分野、例えば、ASIC
或いはFPGAプログラマブルチップ、「ブルートゥース
（bluetooth）」領域、無線網、イメージング、軍事設
備等の分野にも拡張できるものである。
【００４６】このテキスト内に用いられる参照符号はこ
のテキストを制限するものと解されるべきではない。
のテキストを制限するものと解されるべきではない。
【００４７】更に、「含む」なる動詞及びこの活用変化
形も制限的に解されるべきではない。つまり、これらは
上で説明された以外のステップ或いは要素の存在を排除
するものとして解されるべきでも、或いはこの動詞の後
に、冠詞「a」或いは「an」に続けて上で挙げられたス
テップ或いは要素が複数個存在することを排除するもの
と解されるべきでもない。
形も制限的に解されるべきではない。つまり、これらは
上で説明された以外のステップ或いは要素の存在を排除
するものとして解されるべきでも、或いはこの動詞の後
に、冠詞「a」或いは「an」に続けて上で挙げられたス
テップ或いは要素が複数個存在することを排除するもの
と解されるべきでもない。
【図１】本発明によるデジタルフィルタのアーキテクチ
ャを示すブロック線図である。
ャを示すブロック線図である。
【図２】図１のデジタルフィルタによって制御されるデ
ジタル入力信号、エッジ指標信号、エッジ指標フィルタ
信号及び出力信号を示す波形図である。
ジタル入力信号、エッジ指標信号、エッジ指標フィルタ
信号及び出力信号を示す波形図である。
【図３】図１のデジタルフィルタによって制御される二
つの状態間に複数の電圧ピークを含むデジタル入力信
号、立上りエッジと立下りエッジ指標信号、及び出力信
号を示す波形図である。
つの状態間に複数の電圧ピークを含むデジタル入力信
号、立上りエッジと立下りエッジ指標信号、及び出力信
号を示す波形図である。
【図４】図１のデジタルフィルタによって制御される信
号に関するエッジ効果現象を示す波形図である。
号に関するエッジ効果現象を示す波形図である。
【図５】図１の１つの実施例を示す図である。
M1 第一の混合手段
M2 第二の混合手段
M3 第三の混合手段
CLK 方形波信号発生器
T 遅延線
RTC モジュール
FILT デジタルフィルタ
PD 立上りエッジ検出器
ND 立下りエッジ検出器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ザビエ、デイビッド、ボナフォス
フランス国グラース、アブニュ、シディ、
ブライム、ル、マ、サン、クロード、ベ.
エル３、ウ３、24
(72)発明者 ジャン‐ミシェル、タンギ
フランス国ニース、リュ、デュ、マロー
ナ、６
Ｆターム(参考） 5J039 BB05 KK05 KK09 KK10 KK13
KK33 NN01
Claims (9)
- 【請求項１】立上りエッジ検出器と、立下りエッジ検出
器と、デジタル入力信号を遅延するため及び遅延された
デジタル入力信号を生成するために構成された遅延線と
を備え、グリッチとしても知られる電圧ピークを含む前
記デジタル入力信号を受信するのに適するデジタルフィ
ルタであって 前記立上りエッジ検出器が前記遅延されたデジタル入力
信号から立上りエッジ指標信号を生成するようにも構成
され、 前記立下がりエッジ検出器が前記遅延されたデジタル入
力信号から立下がりエッジ指標信号を生成するようにも
構成され、更に前記デジタル入力信号及び前記立上りエ
ッジ指標信号から立上りエッジフィルタ指標信号を生成
するように構成された第一の混合手段と、 前記デジタル入力信号及び前記立下がりエッジ指標信号
から立下がりエッジフィルタ指標信号を生成するように
構成された第二の混合手段と、 前記立上りエッジフィルタ指標信号及び前記立下がりエ
ッジフィルタ指標信号からグリッチを含まないデジタル
出力信号を生成するように構成された第三の混合手段
と、を備えることを特徴とするデジタルフィルタ。 - 【請求項２】前記遅延されたデジタル入力信号が前記デ
ジタル入力信号に対して少なくともグリッチの最大持続
期間に等しい遅延を有することを特徴とする請求項１記
載のデジタルフィルタ。 - 【請求項３】前記第一の混合手段が論理積機能を実行
し、前記第二の混合手段が反転機能と論理積機能を実行
することを特徴とする請求項１記載のデジタルフィル
タ。 - 【請求項４】前記第二の混合手段がRSフリップ−フロッ
プから成ることを特徴とする請求項１記載のデジタルフ
ィルタ。 - 【請求項５】前記立上りエッジ検出器及び立下がりエッ
ジ検出器がDフリップ−フロップから成り、出力端子か
らリセット入力端子までに複数のインバータが接続され
ていることを特徴とする請求項１記載のデジタルフィル
タ。 - 【請求項６】グリッチを含むデジタル信号をフィルタリ
ングするための方法であって、 前記デジタル入力信号を遅延させ、遅延されたデジタル
入力信号を生成するステップと、 前記遅延されたデジタル入力信号からの立上りエッジを
検出し、立上りエッジ指標信号を生成するステップと、 前記遅延されたデジタル入力信号からの立下がりエッジ
を検出し、立下がりエッジ指標信号を生成するステップ
と、 前記デジタル入力信号及び立上りエッジ指標信号から立
上りエッジフィルタ指標信号を生成するステップと、 前記デジタル入力信号及び立下がりエッジ指標信号から
立下がりエッジフィルタ指標信号を生成するステップ
と、 前記立上りエッジフィルタ指標信号及び立下がりエッジ
フィルタ指標信号からグリッチを含まないデジタル出力
信号を生成するステップと、を含むことを特徴とする方
法。 - 【請求項７】前記遅延されたデジタル入力信号が前記デ
ジタル入力信号に対して少なくともグリッチの最大持続
期間に等しい遅延を有することを特徴とする請求項６記
載の方法。 - 【請求項８】アナログ信号をデジタル入力信号に変換す
る方形信号発生器を備えるモジュールであって、更に、
前記デジタル入力信号を受信するのに適する請求項１乃
至５のいずれかに記載のデジタルフィルタを備えること
を特徴とするモジュール。 - 【請求項９】請求項８記載のモジュールを備える移動電
話機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0113333 | 2001-10-16 | ||
| FR0113333A FR2830998A1 (fr) | 2001-10-16 | 2001-10-16 | Filtre digital pour reduire des pics de tension |
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| Publication Number | Publication Date |
|---|---|
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ID=8868356
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002301991A Expired - Fee Related JP4309112B2 (ja) | 2001-10-16 | 2002-10-16 | 電圧ピークを低減するためのデジタルフィルタ |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP1303043B1 (ja) |
| JP (1) | JP4309112B2 (ja) |
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| CN (1) | CN1263333C (ja) |
| FR (1) | FR2830998A1 (ja) |
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| KR101241742B1 (ko) * | 2011-07-29 | 2013-03-11 | 주식회사 파이칩스 | 방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기 |
| CN103594060B (zh) * | 2012-08-14 | 2016-12-07 | 通嘉科技股份有限公司 | 具有可调式相位延迟与回授电压的电路及其相关的方法 |
| CN103326706B (zh) * | 2013-05-27 | 2015-12-23 | 上海奔赛电子科技发展有限公司 | 一种集成电路的滤波电路以及集成电路 |
| CN105245209B (zh) * | 2015-10-10 | 2018-01-09 | 深圳市建恒测控股份有限公司 | 一种延时线电路及其盲区的避开方法 |
| CN105897220A (zh) * | 2016-03-31 | 2016-08-24 | 珠海矽尚科技有限公司 | 一种针对逻辑端口的双边数字滤波电路 |
| US20220103165A1 (en) * | 2018-12-27 | 2022-03-31 | Ams International Ag | Filters for removing disturbances from signals |
| EP4203316A1 (en) * | 2021-03-09 | 2023-06-28 | Changxin Memory Technologies, Inc. | Signal output circuit and delay signal output circuit |
| CN116800229A (zh) * | 2022-03-17 | 2023-09-22 | 澜起电子科技(上海)有限公司 | 毛刺去除电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CA1244110A (en) * | 1984-12-27 | 1988-11-01 | Masashi Hirome | Transmitting data processing system |
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| US5610897A (en) * | 1992-08-31 | 1997-03-11 | Canon Kabushiki Kaisha | Optical information reproducing apparatus |
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2001
- 2001-10-16 FR FR0113333A patent/FR2830998A1/fr not_active Withdrawn
-
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|---|---|
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