JPH0629793A - 同期ディジタル論理回路 - Google Patents

同期ディジタル論理回路

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JPH0629793A
JPH0629793A JP5054620A JP5462093A JPH0629793A JP H0629793 A JPH0629793 A JP H0629793A JP 5054620 A JP5054620 A JP 5054620A JP 5462093 A JP5462093 A JP 5462093A JP H0629793 A JPH0629793 A JP H0629793A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract

(57)【要約】 【目的】 各１つのクロック入力端、少なくとも２つの
互いに相補性の出力端および１つのオア論理要素と接続
されている少なくとも２つの入力端を有する状態制御さ
れるメモリ要素を有する同期ディジタル論理回路におい
て、一層高い処理速度を可能にする。 【構成】 少なくとも２つの状態制御されるメモリ要素
１０、１１が継続接続されている。第１のメモリ要素１
０はオア演算を、また第２のメモリ要素１１は１つの組
み合わせ論理機能のアンド演算を行う。それによって、
メモリ要素のセット時間とオアまたはアンド演算を形成
するための遅延時間とが一致する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリ要素およびオア
演算を行う回路手段を有する論理機能の実現のための同
期ディジタル論理回路に関する。
【０００２】
【従来の技術】論理回路は、システム状態がメモリ要素
のなかに記憶されるディジタルの同期クロックされるシ
ステムである。入力信号および記憶された信号から組み
合わせ論理により出力信号が計算される。このような論
理回路はたとえば図書“半導体回路技術”、ウー．ティ
ーツェ（U.Tietze) およびツェーハー. シェンク(Ch.Sc
henk) 著、第７版、第２５９〜２６１頁から公知であ
る。メモリ要素としてそこではエッジ制御されるメモリ
要素が使用される。エッジ制御されるメモリ要素では通
常、データは少なくとも特定の時間間隔だけクロックエ
ッジの前にメモリ要素の入力端に与えられていなければ
ならない。この時間間隔はセット時間と呼ばれる。デー
タはクロックパルスによりメモリ要素に記憶される。そ
の後に、データが出力端に現れるまで、ある時間間隔だ
けかかる。この時間はメモリ要素の遅延時間と呼ばれ
る。従って、２つの相い続くクロックエッジの間の組み
合わせ論理の計算のために、メモリ要素のセット時間お
よび遅延時間を差し引いたクロック周期が利用される。
論理回路の最大処理速度はその場合に、メモリ要素のセ
ット時間および遅延時間および組み合わせ論理の遅延時
間から成る和がクロック周期の長さに等しいときに達成
される。
【０００３】
【発明が解決しようとする課題】本発明の課題は、一層
高い処理速度が可能である論理回路を実現することであ
る。
【０００４】
【課題を解決するための手段】この課題は、ａ）それぞ
れ１つのクロック入力端、少なくとも２つの互いに相補
性の出力端およびオア論理回路に接続されている少なく
とも２つの入力端を有する少なくとも第１および第２の
状態制御されるメモリ要素が存在しており、ｂ）メモリ
要素が、第１のメモリ要素の出力端の１つが第２のメモ
リ要素の入力端の１つと接続されていることによって、
継続接続されており、ｃ）継続接続されているメモリ要
素の最後のものの一方の出力端が第１のメモリ要素の入
力端の第１の部分に帰還結合されており、ｄ）第１のメ
モリ要素の入力端の第２の部分が論理回路の入力端と接
続されており、また第２のメモリ要素の前記一方の出力
端が論理回路の出力端としての役割をしており、ｅ）２
つの継続接続されているメモリ要素のクロック入力端が
それぞれ１つのクロック信号により制御され、またクロ
ック信号がメモリ要素の数により分割されたクロック周
期の位相だけ互いに位相シフトされていることにより、
または代替的に、ａ）それぞれ１つのクロック入力端、
少なくとも２つの互いに相補性の出力端およびオア論理
回路に接続されている少なくとも２つの入力端を有する
多数の状態制御されるメモリ要素が存在しており、また
メモリ要素が少なくとも第１および第２の群に分割され
ており、ｂ）第１および第２の群のメモリ要素が、第１
の群のメモリ要素の出力端の１つが第２の群のメモリ要
素の入力端の１つと接続されていることによって、継続
接続されており、ｃ）継続接続されている群の最後のも
ののメモリ要素の一方の出力端が第１の群のメモリ要素
入力端の第１の部分に帰還結合されており、ｄ）第１の
群のメモリ要素の入力端の第２の部分が論理回路の入力
端と接続されており、また第２の群のメモリ要素の前記
一方の出力端が論理回路の出力端としての役割をしてお
り、ｅ）各群のメモリ要素のクロック入力端がそれぞれ
単一のクロック信号により制御され、また２つの継続接
続されている群のクロック信号が、群の数により分割さ
れたクロック周期の位相だけ互いに位相シフトされてい
ることにより解決される。
【０００５】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【０００６】図６には従来の技術による論理回路が示さ
れている。ここに示されているのは、クロックエッジ制
御されるメモリ要素を含んでおりレリーズ入力端を設け
られている分周比２の分周器である。クロックエッジ制
御されるメモリ要素はＤフリップフロップである。Ｄフ
リップフロップ１の出力端３はその入力端に帰還接続さ
れている。Ｌアクティブレリーズ信号バーＥＮはノット
‐オア論理要素２を介して帰還接続と接続されている。
レリーズ入力端がＬ電位にあるならば、ノット‐オア論
理要素２の出力端にＤフリップフロップ２の出力信号の
否定された値が生ずる。それに続く負のクロックエッジ
によりこの論理値がＤフリップフロップ１のなかに記憶
される。従って、出力端３にはクロック信号ＣＬＫの周
波数に対して半減された周波数を有するＬおよびＨの交
互の列が現れる。レリーズ信号バーＥＮがＨであれば、
ノット‐オア論理要素２の出力端は常にＬであり、従っ
て出力端３はＬにとどまる。
【０００７】たとえばＤフリップフロップ１のようなク
ロックエッジ制御されるメモリ要素では一般に有効なデ
ータ信号はその入力端６にある時間間隔、いわゆるセッ
ト時間だけクロックエッジの前に与えられていなければ
ならない。データ信号はセット時間の間はもはや変化し
てはならない。クロックエッジの後に、メモリ要素のい
わゆる遅延時間が、データ入力端に与えられている信号
が出力端３に有効に現れるまで続く。２つの相い続くク
ロックエッジの時間間隔、すなわちクロック周期、から
セット時間および遅延時間を差し引いた時間間隔がノッ
ト‐オア論理要素２の遅延時間に最大利用される。従っ
て、図６の論理回路の最高処理速度はＤフリップフロッ
プ１のセット時間および遅延時間および論理要素２の遅
延時間の和により制限されている。
【０００８】図１には、図６に示されている論理回路と
等しい機能を行う論理回路の本発明による実現が示され
ている。２つの状態制御されるメモリ要素１０、１１
が、メモリ要素１０の出力端１６がメモリ要素１１の入
力端１７の１つと接続されていることによって、継続接
続されている。メモリ要素１１の他方の入力端１５はＬ
電位と接続されている。メモリ要素１１の否定出力端１
４は論理回路の出力端としての役割をし、またメモリ要
素１０の入力端の１つに帰還結合されている。メモリ要
素１０の他方の入力端１３はレリーズ信号バーＥＮによ
り制御される。メモリ要素１１のクロック入力端にはク
ロック信号ＣＬＫが与えられており、他方においてメモ
リ要素１０は否定された、すなわち半周期だけシフトさ
れたクロック信号により制御される。
【０００９】クロック状態制御されるメモリ要素１０、
１１としては、出力端およびそれに対して相補性の出力
端を有するそれぞれ１つのメモリ要素が設けられてい
る。それはさらに、オア演算要素に接続されている２つ
の入力端を有する。このオア演算の結果はメモリ要素の
なかに記憶される。クロック信号のＨ相の間はメモリ要
素は透過性であり、すなわちオア演算の結果はメモリ要
素の出力端に存在し、また結果の変化は直接に出力端に
おいても有効になる。クロック信号のＬ相の間は、クロ
ックエッジの直前に記憶された結果が記憶されている。
オア演算の計算は特定の時間間隔だけ継続する。もしメ
モリ要素の入力端におけるデータがこの時間間隔の間に
変化しないならば、クロックエッジの直後にメモリ要素
の出力端に有効な結果が存在する。従って、このような
クロック状態制御される透過性のメモリ要素ではメモリ
過程の後に遅延時間は存在しない。
【００１０】図１の論理回路の機能の仕方を説明するた
め図２にクロック信号ダイアグラムが示されている。ク
ロック信号２０のＬ相２５の間はメモリ要素１０が透過
性である。クロックエッジ２１の時点で信号バーＥＮお
よび出力端１４の帰還結合される信号から成るオア演算
の結果が記憶される。時間間隔２３はメモリ要素１０の
セット時間である。クロック信号２０のＨ相２６の間は
メモリ要素１１が透過性であり、またクロックエッジ２
２においてその入力端１７および１５における信号のオ
ア演算の結果を記憶する。従って、各負のクロックエッ
ジの時点で有効な信号が出力端１４に与えられている。
クロック周期の長さはクロック状態制御されるメモリ要
素の少なくとも２つのセット時間でなければならない。
図６の論理回路を顧慮して論理要素２に対する遅延時間
およびクロックエッジ制御されるＤフリップフロップ１
の遅延時間はなくなる。従って、クロック状態制御およ
びクロックエッジ制御されるメモリ要素に対する近似的
に等大のセット時間から出発すると、本発明により実現
される論理回路における速度は従来の技術による実現の
場合よりもはるかに高い。
【００１１】実現すべき論理機能の際にデータ記憶の課
題は継続接続されているクロック状態制御される両メモ
リ要素１０、１１により行われる。クロック信号のＬ相
２５の間に実現すべき組み合わせ論理のすべてのオア演
算が、またＨ相２６の間にすべてのアンド演算が計算さ
れる。いまの組み合わせ論理はノット‐オア演算を含ん
でいる。その結果に影響することなしに、組み合わせ論
理は論理Ｈレベルを有する後に接続されているアンド演
算により拡張される。ノット‐オア演算はメモリ要素１
０のなかで計算され、論理Ｈレベルを有するアンド演算
はメモリ要素１１のなかで計算される。アンド演算はオ
ア論理要素によりメモリ要素１１のなかで行われるの
で、入力信号および出力信号は否定される。その結果、
メモリ要素１１の入力端１７はメモリ要素１０の正の出
力端と、メモリ要素１１の他方の入力端１５はＬレベル
と、また論理回路の出力端はメモリ要素１１の負の出力
端と接続されている。
【００１２】いまの論理回路の別の実現可能性が図３に
示されている。そこでは４つの状態制御されるメモリ要
素３０、…、３３が継続接続されている。メモリ要素３
０、３１の配置は図１に示されている回路に一致してい
る。その後にメモリ要素３２、３３を有する相応の装置
が接続されている。メモリ要素３２の入力信号は入力信
号バーＥＮおよびメモリ要素３１の出力信号である。論
理回路の出力信号はメモリ要素３１または３３の出力端
３８、３９に与えられている。継続接続されているメモ
リ要素のクロック信号はクロック周期の１／４だけシフ
トされている。
【００１３】クロック信号ＣＬＫが第１のクロックエッ
ジにおいてＨレベルからＬレベルへ移行すると、メモリ
要素３０においてオア演算の結果が入力信号バーＥＮの
第１の値および継続接続されているメモリ要素の最後の
ものの出力端３９における信号から計算される。メモリ
要素３１の出力端３８におけるアンド演算の結果は１／
４クロック周期遅れて現われる。従って、入力信号バー
ＥＮの第１の値に対する論理機能の計算に対して半クロ
ック周期が必要とされる。入力信号バーＥＮの第１の値
に時間的に続く第２の値はメモリ要素３２のなかで出力
端３８における第１の計算の結果と論理演算される。半
クロック周期の後に第２の値に対する論理機能の結果が
メモリ要素３３の出力端３９に存在する。従って、入力
信号バーＥＮの２つの時間的に相い続く値の計算に対し
てクロック信号の１つの周期が必要である。図２の論理
回路は、クロック信号ＣＬＫの周波数が入力信号バーＥ
Ｎの周波数に等しいという利点を有する。メモリ要素３
１または３３の出力端３８、３９における出力信号はマ
ルチプレクサ３４を介して論理回路の別の出力端３５に
導かれる。マルチプレクサ３４は、メモリ要素３１のク
ロック信号により、出力端３８、３９における出力信号
のそれぞれ１つが、付属の入力信号バーＥＮの第１また
は第２の値に続くクロック周期の半分の間に出力端３５
に現れるように制御される。
【００１４】図４には、２つの状態制御されるメモリ要
素およびメモリ要素の前に接続されているオア論理要素
を有する図６から公知の論理回路の本発明による実現が
示されている。メモリ要素４０、４１の前にそれぞれオ
ア論理要素４２または４３が、オア論理要素の正の出力
端がメモリ要素の入力端の１つと接続されていることに
よって、接続されている。オア論理要素は少なくとも２
つの入力端および正出力端に対して相補性の出力端を有
する。オア論理要素４２、４３の入力端の１つはレリー
ズ信号バーＥＮにより制御され、他方の入力端はメモリ
要素４１または４０の否定された出力端と接続されてい
る。メモリ要素４０、４１はクロック周期の半分だけ位
相シフトされたクロック信号により制御される。論理要
素４０、４１の否定出力端の後に、クロック信号ＣＬＫ
により制御されるマルチプレクサか接続されている。図
４の回路は、図３中に存在するメモリ要素３０、３２の
代わりにオア論理要素４２、４３が存在することを例外
として、図３の回路に一致している。このことは、メモ
リ要素３０、３２の記憶機能が省略され、また論理要素
３０、３２のオア演算機能がオア論理要素４２、４３に
より行われることを意味する。図４による回路は図３の
回路にくらべて、構成要素が節減されるという利点を有
する。それに対して、後者は、常に同種の構成要素が使
用され、従ってまた規則的な構造が可能であるという利
点を有する。
【００１５】これまでに説明した図１、図３、図４の実
施例は同一の論理回路の種々の実現可能性である。１つ
よりも多い論理値が記憶される他の論理機能が実現され
るならば、本発明による実現ではメモリ要素１０、１１
または３０、…、３３または４０、４１のただ１つの代
わりに１つよりも多いメモリ要素を有するそれぞれ１つ
の群が設けられる。群のすべてのメモリ要素は等しいク
ロック信号により制御される。図４による実現の場合に
は、オア論理要素４２、４３に相応するオア論理要素の
群も設けられている。これらの群の各々は実施例に示さ
れている個々のメモリ要素およびオア論理要素の接続の
仕方に相応する仕方で接続される。メモリ要素およびオ
ア論理要素の各々のすべての入力端および出力端の具体
的な接続はそれぞれ実現すべき論理機能に関係する。
【００１６】透過性のクロック状態制御されるメモリ要
素の実施例が図５に示されている。この回路はバイポー
ラ電流スイッチ技術で実現されている。電流スイッチは
２つのエミッタ結合されたバイポーラトランジスタ５
１、５２を含んでおり、それらのエミッタは電流源５０
を介して供給電位ＶＥＥと接続されている。これらのト
ランジスタのコレクタはそれぞれ別のトランジスタ対５
６、５５または５３、５４のエミッタと接続されてい
る。トランジスタ５３、５４のコレクタはそれぞれ抵抗
５９または６０を介して別の供給電位ＶＣＣと接続され
ている。トランジスタ５５、５４のコレクタは結合され
ており、出力端Ｑを形成している。トランジスタ５３の
コレクタはそれに対して相補性の出力端バーＱとしての
役割をする。トランジスタ５２のベースは第１の参照電
位Ｖ１と接続されており、トランジスタ５５、５４のベ
ース端子は別の参照電位Ｖ２と接続されている。トラン
ジスタ５１のベースにクロック信号ＣＬＫが与えられて
いる。ベースで入力信号により制御されるトランジスタ
５６のコレクタ‐エミッタ間パスに対して並列に、ベー
ス端子で別の入力信号により制御される別のバイポーラ
トランジスタ５７、５８のコレクタ‐エミッタ間パスが
接続されている。出力信号Ｑはトランジスタ５３のベー
スに帰還結合されている。トランジスタ５６、５７の入
力端はオア演算のために結合されている。オア演算はこ
れらのトランジスタの並列に接続されているコレクタ‐
エミッタ間パスに基づいて、追加的な信号伝播時間を生
じさせずに得られる。原理的に、２つよりも多い入力信
号を有するメモリ要素を形成するためトランジスタ５
６、５７を別の入力トランジスタに並列に接続すること
が可能である。
【００１７】回路は下記のように動作する。クロック信
号ＣＬＫはＨであるとする。従って、電流源５０の電流
はトランジスタ５１を通って流れ、他方においてトラン
ジスタ５２は遮断されている。トランジスタ５６、５７
の少なくとも１つがＨレベルにより制御されるならば、
電流がこのトランジスタを通って流れ、またトランジス
タ５５は遮断される。その場合、抵抗６０を通って電流
が流れないので、出力端ＱはＨ電位にある。出力端Ｑに
こうして入力信号のオア演算の結果が生ずる。たとえば
すべての入力トランジスタが遮断されていることによっ
てオア演算の結果が変化すると、電流がトランジスタ５
５を通って流れ、出力端ＱにＬレベルを生じさせる。こ
れは入力信号の変化に応じて直接に行われる。すなわち
フリップフロップは透過性である。クロック信号がＬレ
ベルに切換わると、電流がトランジスタ５２を通って流
れる。トランジスタ５３のベースへの出力端Ｑの帰還結
合により、出力端におけるいままさに存在するレベルが
記憶される。出力端バーＱは出力端Ｑと逆に挙動する。
いまトランジスタ５６、５７における入力信号が変化す
ると、これは出力Ｑ、バーＱに作用しない。なぜなら
ば、トランジスタ５１が無電流であるからである。
【００１８】クロック信号ＣＬＫがＨであれば、電流が
トランジスタ５１を通って流れ、トランジスタ５６、５
７の入力端におけるレベル変化と寄生的なコレクタ‐基
板間キャパシタンスに基づく出力端Ｑ、バーＱにおける
それへの反応との間の第１の遅延時間が生ずる。同じ
く、負のクロックエッジの際のトランジスタ５１からト
ランジスタ５２への電流の切換に対する第２の遅延時間
が存在している。出力端Ｑ、バーＱにおける記憶された
レベルが負のクロックエッジの時点で有効であるべきで
あれば、入力信号は第１および第２の遅延時間のなかで
クロックエッジの開始前に変更されてはならない。従っ
て、メモリ要素のセット時間、すなわちデータがもはや
変更されてはならないクロックエッジ前の継続時間はこ
れらの両遅延時間の長いほうの遅延時間により決定され
る。メモリ要素は、組み合わせ論理の計算のための遅延
時間およびメモリ要素のセット時間が一致するという利
点を有する。
【図面の簡単な説明】
【図１】本発明による論理回路の実施例。
【図２】図１の回路のクロック信号ダイアグラム。
【図３】４つのメモリ要素を有する論理回路の実施例。
【図４】２つのメモリ要素およびそれらの前に接続され
ているオア論理要素を有する論理回路の実施例。
【図５】電流スイッチ技術での状態制御されるメモリ要
素の実施例。
【図６】従来の技術による論理回路。
【符号の説明】
１０、１１ メモリ要素 １３ 入力端 １４ 出力端 ３１〜３３ メモリ要素 ３４ マルチプレクサ ３５ 入力端 ３９ 出力端 ４０、４１ メモリ要素 ４２、４３ オア論理要素 ４４ マルチプレクサ ５６、５７ 入力トランジスタ ＣＬＫ クロック信号

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 同期ディジタル論理回路であって、 ａ）各１つのクロック入力端、少なくとも２つの互いに
    相補性の出力端および少なくとも２つの入力端を有する
    少なくとも第１および第２のクロック状態制御されるメ
    モリ要素（１０、１１）が、第１のメモリ要素（１０）
    の出力端の１つが第２のメモリ要素（１１）の入力端の
    １つと接続されていることによって、継続接続されてお
    り、 ｂ）継続接続されているメモリ要素（１１）の最後のも
    のの一方の出力端が第１のメモリ要素（１０）の入力端
    の第１の部分に帰還結合されており、 ｃ）第１のメモリ要素（１０）の入力端の第２の部分が
    論理回路の入力端（１３）と接続されており、また第２
    のメモリ要素（１１）の前記一方の出力端が論理回路の
    出力端（１４）としての役割をしており、 ｄ）メモリ要素のクロック入力端が互いに位相シフトさ
    れたクロック信号（ＣＬＫ）により制御される論理回路
    において、 ｅ）メモリ要素（１０、１１）の各々がクロック状態制
    御されるＤフリップフロップおよびオア論理要素を含ん
    でおり、 ｆ）オア論理要素の出力端がＤフリップフロップの入力
    端と接続されており、メモリ要素の入力端がオア論理要
    素の入力端であり、またメモリ要素の相補性出力端がＤ
    フリップフロップの相補性出力端であり、 ｇ）各２つの継続接続されているメモリ要素（１０、１
    １）のクロック信号（ＣＬＫ）がメモリ要素の数により
    分割されたクロック周期の位相だけ互いに位相シフトさ
    れていることを特徴とする同期ディジタル論理回路。
  2. 【請求項２】 ａ）第３および第４のメモリ要素（３
    ２、３３）が存在しており、 ｂ）第２のメモリ要素（３１）の出力端の１つが第３の
    メモリ要素（３２）の入力端の第１の部分と接続され、
    また第３のメモリ要素（３２）の出力端の１つが第４の
    メモリ要素（３３）の入力端の１つと接続されており、 ｃ）第３のメモリ要素（３２）の入力端の第２の部分が
    論理回路の入力端（３５）と接続されており、また第４
    のメモリ要素（３３）の出力端の１つが論理回路の別の
    出力端（３９）としての役割をしていることを特徴とす
    る請求項１記載の論理回路。
  3. 【請求項３】 第１および第２のメモリ要素（４０、４
    １）の前に、それぞれ少なくとも２つの入力端および少
    なくとも２つの互いに相補性の出力端を有するそれぞれ
    １つのオア論理要素（４２、４３）が接続されており、
    その際 ａ）オア論理要素（４２、４３）の入力端の第１の部分
    が論理回路の入力端と接続されており、 ｂ）第１のメモリ要素の前に接続されているオア論理要
    素（４２）の入力端の第２の部分が第２のメモリ要素
    （４１）の一方の出力端と接続されており、また第２の
    メモリ要素の前に接続されているオア論理要素（４３）
    の入力端の第２の部分が第１のメモリ要素（４０）の一
    方の出力端と接続されており、 ｃ）第１のメモリ要素の前に接続されているオア論理要
    素（４２）の出力端の１つが第１のメモリ要素（４０）
    の入力端の１つと接続されており、また第２のメモリ要
    素の前に接続されているオア論理要素（４３）の出力端
    の１つが第２のメモリ要素（４１）の入力端の１つと接
    続されており、 ｄ）第２のメモリ要素（４１）の前記一方の出力端が論
    理回路の別の出力端としての役割をしていることを特徴
    とする請求項１記載の論理回路。
  4. 【請求項４】 論理回路の出力端および別の出力端が、
    メモリ要素のクロック入力端に与えられているクロック
    信号の１つにより制御されるマルチプレクサ（３３、３
    ４）の入力端と接続されていることを特徴とする請求項
    ２または３記載の論理回路。
  5. 【請求項５】 同期ディジタル論理回路であって、 ａ）クロック入力端、少なくとも２つの互いに相補性の
    出力端および少なくとも２つの入力端を有する少なくと
    もそれぞれ１つのクロック状態制御されるメモリ要素
    （１０、１１）を有する少なくとも第１および第２の群
    が、第１の群のメモリ要素（１０）の出力端の１つが第
    ２の群のメモリ要素（１１）の入力端の１つと接続され
    ていることによって、継続接続されており、 ｂ）継続接続されている群（１１）の最後のもののメモ
    リ要素の一方の出力端が第１の群のメモリ要素（１０）
    の入力端の第１の部分に帰還結合されており、 ｃ）第１の群のメモリ要素（１０）の入力端の第２の部
    分が論理回路の入力端（１３）と接続されており、また
    第２の群のメモリ要素（１１）の前記一方の出力端が論
    理回路の出力端（１４）としての役割をしており、 ｄ）各群のメモリ要素のクロック入力端が互いに位相シ
    フトされたクロック信号（ＣＬＫ）により制御される論
    理回路において、 ｅ）メモリ要素（１０、１１）の各々がクロック状態制
    御されるＤフリップフロップおよびオア論理要素を含ん
    でおり、 ｆ）オア論理要素の出力端がＤフリップフロップの入力
    端と接続されており、メモリ要素の入力端がオア論理要
    素の入力端であり、またメモリ要素の相補性出力端がＤ
    フリップフロップの相補性出力端であり、 ｇ）各２つの継続接続されているメモリ要素（１０、１
    １）の群のクロック信号（ＣＬＫ）が群の数により分割
    されたクロック周期の位相だけ互いに位相シフトされて
    いることを特徴とする同期ディジタル論理回路。
  6. 【請求項６】ａ）メモリ要素（３２、３３）の第３およ
    び第４の群が存在しており、 ｂ）第２の群のメモリ要素（３１）の出力端の１つが第
    ３の群のメモリ要素（３２）の入力端の第１の部分と接
    続され、また第３の群のメモリ要素（３２）の出力端の
    １つが第４の群のメモリ要素（３３）の入力端の１つと
    接続されており、 ｃ）第３の群のメモリ要素（３２）の入力端の第２の部
    分が論理回路の入力端（３５）と接続されており、また
    第４の群のメモリ要素（３３）の出力端の１つが論理回
    路の別の入力端（３９）としての役割をしていることを
    特徴とする請求項５記載の論理回路。
  7. 【請求項７】 第１および第２の群のメモリ要素（４
    ０、４１）の前に、それぞれ少なくとも２つの入力端お
    よび少なくとも２つの互いに相補性の出力端を有するそ
    れぞれ１つのオア論理要素（４２、４３）が接続されて
    おり、その際 ａ）オア論理要素（４２、４３）の入力端の第１の部分
    が論理回路の入力端と接続されており、 ｂ）第１の群のメモリ要素の前に接続されているオア論
    理要素（４２）の入力端の第２の部分が第２の群のメモ
    リ要素（４１）の一方の出力端と接続されており、また
    第２の群のメモリ要素の前に接続されているオア論理要
    素（４３）の入力端の第２の部分が第１の群のメモリ要
    素（４０）の出力端の１つと接続されており、 ｃ）第１の群のメモリ要素の前に接続されているオア論
    理要素（４２）の出力端の１つが第１の群のメモリ要素
    （４０）の入力端の１つと接続されており、また第２の
    群のメモリ要素（４１）の前に接続されているオア論理
    要素（４３）の出力端の１つが第２の群のメモリ要素
    （４１）の入力端の１つと接続されており、 ｄ）第２の群のメモリ要素（４１）の前記一方の出力端
    が論理回路の別の出力端としての役割をしていることを
    特徴とする請求項５記載の論理回路。
  8. 【請求項８】 論理回路の出力端および別の出力端が対
    として、マルチプレクサ（３３、３４）の入力端と接続
    され、該マルチプレクサはメモリ要素のクロック入力端
    に与えられているクロック信号の１つにより制御されて
    いることを特徴とする請求項６または７記載の論理回
    路。
  9. 【請求項９】 メモリ要素がバイポーラ電流スイッチ技
    術で実現されており、また入力トランジスタ（５６、５
    ７）のコレクタ‐エミッタ間パスが並列に接続されてい
    ることを特徴とする請求項１ないし３または５ないし７
    の１つに記載の論理回路。
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