JPH05291895A - クロック選択回路 - Google Patents
クロック選択回路Info
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- JPH05291895A JPH05291895A JP9543392A JP9543392A JPH05291895A JP H05291895 A JPH05291895 A JP H05291895A JP 9543392 A JP9543392 A JP 9543392A JP 9543392 A JP9543392 A JP 9543392A JP H05291895 A JPH05291895 A JP H05291895A
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Abstract
(57)【要約】
【目的】 同期したクロック信号を出力にハザードを発
生させることなく選択できるクロック選択回路を提供す
る。 【構成】 二つのクロック信号ＣＫＡ，ＣＫＢを入力す
る２本のデータ入力端子およびセレクト入力端子を有
し、セレクト入力端子に入力される信号に基づいてクロ
ック信号を切り換えて出力するデータセレクト回路１１
と、このデータセレクト回路１１の出力ＣＫＯおよびク
ロック信号ＣＫＡ，ＣＫＢを入力する３入力論理回路１
３と、クロック選択信号ＳＥＬを入力するデータ入力端
子および３入力論理回路１３の出力ＬＧを入力するゲー
トコントロール端子を有し、クロック信号ＣＫＡ，ＣＫ
Ｂおよびデータセレクト回路１１の出力ＣＫＯがともに
同一状態にあるときにクロック選択信号ＳＥＬをスルー
に出力させ、それ以外は直前のクロック選択信号ＳＥＬ
の状態をラッチして出力するＤ型ラッチ回路１２とを有
する。
生させることなく選択できるクロック選択回路を提供す
る。 【構成】 二つのクロック信号ＣＫＡ，ＣＫＢを入力す
る２本のデータ入力端子およびセレクト入力端子を有
し、セレクト入力端子に入力される信号に基づいてクロ
ック信号を切り換えて出力するデータセレクト回路１１
と、このデータセレクト回路１１の出力ＣＫＯおよびク
ロック信号ＣＫＡ，ＣＫＢを入力する３入力論理回路１
３と、クロック選択信号ＳＥＬを入力するデータ入力端
子および３入力論理回路１３の出力ＬＧを入力するゲー
トコントロール端子を有し、クロック信号ＣＫＡ，ＣＫ
Ｂおよびデータセレクト回路１１の出力ＣＫＯがともに
同一状態にあるときにクロック選択信号ＳＥＬをスルー
に出力させ、それ以外は直前のクロック選択信号ＳＥＬ
の状態をラッチして出力するＤ型ラッチ回路１２とを有
する。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路におけるク
ロック選択回路に関するものである。
ロック選択回路に関するものである。
【０００２】
【従来の技術】従来のクロック選択回路として、例えば
「ＡＳＩＣの論理回路設計法」（小林芳直著、ＣＱ出版
社）第５８〜５９頁に記載されているようなものがあ
る。図８はかかる文献に記載されたクロック選択回路を
示すもので、入力Ａを第１の２入力ＡＮＤ回路１の一方
の入力端子に、入力Ｂを第２の２入力ＡＮＤ回路２の一
方の入力端子にそれぞれ供給すると共に、これら第１，
第２の２入力ＡＮＤ回路１，２の他方の入力端子に選択
信号Ｓを、一方はインバータ回路３で反転して供給し、
これら第１，第２の２入力ＡＮＤ回路１，２の出力を２
入力ＯＲ回路４に供給して、選択信号Ｓにより入力Ａお
よび入力Ｂを選択的に出力させるようにしている。
「ＡＳＩＣの論理回路設計法」（小林芳直著、ＣＱ出版
社）第５８〜５９頁に記載されているようなものがあ
る。図８はかかる文献に記載されたクロック選択回路を
示すもので、入力Ａを第１の２入力ＡＮＤ回路１の一方
の入力端子に、入力Ｂを第２の２入力ＡＮＤ回路２の一
方の入力端子にそれぞれ供給すると共に、これら第１，
第２の２入力ＡＮＤ回路１，２の他方の入力端子に選択
信号Ｓを、一方はインバータ回路３で反転して供給し、
これら第１，第２の２入力ＡＮＤ回路１，２の出力を２
入力ＯＲ回路４に供給して、選択信号Ｓにより入力Ａお
よび入力Ｂを選択的に出力させるようにしている。
【０００３】
【発明が解決しようとする課題】しかし、図８に示す従
来のクロック選択回路においては、図９にタイミングチ
ャートを示すように、入力Ａ，Ｂがともに高レベルの状
態で選択信号Ｓが高レベルから低レベルに切り換わる
と、出力にスパイクが生じるという問題がある。すなわ
ち、選択信号Ｓが高レベルから低レベルになると、第２
の２入力ＡＮＤ回路２の出力は同時に高レベルから低レ
ベルになるが、インバータ回路３の出力ＮＯＴＳは、該
インバータ回路内での遅延時間だけ遅れて低レベルから
高レベルになるため、第１の２入力ＡＮＤ回路１の出力
は、第２の２入力ＡＮＤ回路２の出力の変化よりも遅れ
て低レベルから高レベルになる。このため、２入力ＯＲ
回路４の入力が同時に低レベルになる状態が生じ、これ
によりその出力ＯＵＴに負のスパイク（ハザード）が生
じることになる。
来のクロック選択回路においては、図９にタイミングチ
ャートを示すように、入力Ａ，Ｂがともに高レベルの状
態で選択信号Ｓが高レベルから低レベルに切り換わる
と、出力にスパイクが生じるという問題がある。すなわ
ち、選択信号Ｓが高レベルから低レベルになると、第２
の２入力ＡＮＤ回路２の出力は同時に高レベルから低レ
ベルになるが、インバータ回路３の出力ＮＯＴＳは、該
インバータ回路内での遅延時間だけ遅れて低レベルから
高レベルになるため、第１の２入力ＡＮＤ回路１の出力
は、第２の２入力ＡＮＤ回路２の出力の変化よりも遅れ
て低レベルから高レベルになる。このため、２入力ＯＲ
回路４の入力が同時に低レベルになる状態が生じ、これ
によりその出力ＯＵＴに負のスパイク（ハザード）が生
じることになる。
【０００４】この問題を解決するものとして、上記の文
献には、図１０に示すように、第３の２入力ＡＮＤ回路
５を付加し、該ＡＮＤ回路５から入力Ａ，Ｂがともに高
レベルのとき高レベルとなる信号を出力させて、その出
力と第１，第２の２入力ＡＮＤ回路１，２の出力とを３
入力ＯＲ回路６を経て取り出すようにしたものが記載さ
れている。このように、入力Ａ，Ｂがともに高レベルの
とき出力が高レベルとなる冗長回路を付加すれば、出力
ＯＵＴＸは、図９のタイミングチャートに示すようにな
り、ハザードは消滅する。すなわち、論理式Ａ・（−
Ｓ）＋Ｂ・Ｓの形であれば、Ａ・Ｂという共通項を追加
することにより、ある程度のハザードを防ぐことができ
る。
献には、図１０に示すように、第３の２入力ＡＮＤ回路
５を付加し、該ＡＮＤ回路５から入力Ａ，Ｂがともに高
レベルのとき高レベルとなる信号を出力させて、その出
力と第１，第２の２入力ＡＮＤ回路１，２の出力とを３
入力ＯＲ回路６を経て取り出すようにしたものが記載さ
れている。このように、入力Ａ，Ｂがともに高レベルの
とき出力が高レベルとなる冗長回路を付加すれば、出力
ＯＵＴＸは、図９のタイミングチャートに示すようにな
り、ハザードは消滅する。すなわち、論理式Ａ・（−
Ｓ）＋Ｂ・Ｓの形であれば、Ａ・Ｂという共通項を追加
することにより、ある程度のハザードを防ぐことができ
る。
【０００５】しかしながら、図１０に示す回路において
も、例えば図１１にタイミングチャートを示すように、
入力Ａ，Ｂに各々クロック信号が入り、それらの信号が
変化する直前または変化した直後に選択信号Ｓが切り換
わると、出力ＯＵＴＸにＴＡ，ＴＢ，ＴＣ，ＴＤ，ＴＥ
で示すようにハザードが発生する。このため、出力ＯＵ
ＴＸを例えばＤ型フリップフロップにクロック信号とし
て供給すると、クロックパルス幅エラーが生じ、回路が
誤動作する原因となる。
も、例えば図１１にタイミングチャートを示すように、
入力Ａ，Ｂに各々クロック信号が入り、それらの信号が
変化する直前または変化した直後に選択信号Ｓが切り換
わると、出力ＯＵＴＸにＴＡ，ＴＢ，ＴＣ，ＴＤ，ＴＥ
で示すようにハザードが発生する。このため、出力ＯＵ
ＴＸを例えばＤ型フリップフロップにクロック信号とし
て供給すると、クロックパルス幅エラーが生じ、回路が
誤動作する原因となる。
【０００６】この発明は、このような従来の問題点に着
目してなされたもので、同期したクロック信号を出力に
ハザードを発生させることなく選択できるよう適切に構
成したクロック選択回路を提供することを目的とする。
目してなされたもので、同期したクロック信号を出力に
ハザードを発生させることなく選択できるよう適切に構
成したクロック選択回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明では、二つのクロック信号をクロック選択
信号に基づいて選択するクロック選択回路において、前
記二つのクロック信号を入力する２本のデータ入力端子
およびセレクト入力端子を有し、このセレクト入力端子
に入力される信号に基づいて前記二つのクロック信号を
切り換えて出力するデータセレクト回路と、このデータ
セレクト回路の出力および前記二つのクロック信号を入
力する３入力論理回路と、前記クロック選択信号を入力
するデータ入力端子および前記３入力論理回路の出力を
入力するゲートコントロール端子を有し、前記二つのク
ロック信号および前記データセレクト回路の出力がとも
に同一状態にあるときに前記クロック選択信号をスルー
に出力させ、それ以外は直前のクロック選択信号の状態
をラッチして出力するＤ型ラッチ回路とを有し、このＤ
型ラッチ回路の出力を前記データセレクト回路のセレク
ト入力端子に入力して、前記二つのクロック信号および
前記データセレクト回路の出力がともに同一状態にある
ときのみ、前記データセレクト回路において前記二つの
クロック信号の切り換えを行うよう構成する。
め、この発明では、二つのクロック信号をクロック選択
信号に基づいて選択するクロック選択回路において、前
記二つのクロック信号を入力する２本のデータ入力端子
およびセレクト入力端子を有し、このセレクト入力端子
に入力される信号に基づいて前記二つのクロック信号を
切り換えて出力するデータセレクト回路と、このデータ
セレクト回路の出力および前記二つのクロック信号を入
力する３入力論理回路と、前記クロック選択信号を入力
するデータ入力端子および前記３入力論理回路の出力を
入力するゲートコントロール端子を有し、前記二つのク
ロック信号および前記データセレクト回路の出力がとも
に同一状態にあるときに前記クロック選択信号をスルー
に出力させ、それ以外は直前のクロック選択信号の状態
をラッチして出力するＤ型ラッチ回路とを有し、このＤ
型ラッチ回路の出力を前記データセレクト回路のセレク
ト入力端子に入力して、前記二つのクロック信号および
前記データセレクト回路の出力がともに同一状態にある
ときのみ、前記データセレクト回路において前記二つの
クロック信号の切り換えを行うよう構成する。
【０００８】図１は、この発明の概念図を示すものであ
る。この発明は、同期した二つのクロック信号ＣＫＡ，
ＣＫＢをクロック選択信号ＳＥＬに基づいて選択するも
ので、データセレクト回路１１、Ｄ型ラッチ回路１２お
よび３入力論理回路１３を有する。データセレクト回路
１１のデータ入力端子Ａ，Ｂには、それぞれクロック信
号ＣＫＡ，ＣＫＢを供給する。また、Ｄ型ラッチ回路１
２のデータ入力端子Ｄには、クロック選択信号ＳＥＬを
供給し、その出力Ｑをデータセレクト回路１１のセレク
ト入力端子Ｓに供給する。さらに、３入力論理回路１３
には、クロック信号ＣＫＡ，ＣＫＢおよびデータセレク
ト回路１１の出力端子Ｏからの出力信号ＣＫＯを供給
し、その出力をＤ型ラッチ回路１２のゲートコントロー
ル端子Ｇに供給する。
る。この発明は、同期した二つのクロック信号ＣＫＡ，
ＣＫＢをクロック選択信号ＳＥＬに基づいて選択するも
ので、データセレクト回路１１、Ｄ型ラッチ回路１２お
よび３入力論理回路１３を有する。データセレクト回路
１１のデータ入力端子Ａ，Ｂには、それぞれクロック信
号ＣＫＡ，ＣＫＢを供給する。また、Ｄ型ラッチ回路１
２のデータ入力端子Ｄには、クロック選択信号ＳＥＬを
供給し、その出力Ｑをデータセレクト回路１１のセレク
ト入力端子Ｓに供給する。さらに、３入力論理回路１３
には、クロック信号ＣＫＡ，ＣＫＢおよびデータセレク
ト回路１１の出力端子Ｏからの出力信号ＣＫＯを供給
し、その出力をＤ型ラッチ回路１２のゲートコントロー
ル端子Ｇに供給する。
【０００９】
【作用】かかる構成において、例えば３入力論理回路１
３を、破線で示すようにＮＯＲゲートで構成した場合に
は、図２にタイミングチャートを示すように、Ｄ型ラッ
チ回路１２は、クロック信号ＣＫＡ，ＣＫＢおよびデー
タセレクト回路１１の出力信号ＣＫＯの三つの信号が全
て低レベルにあるときのみ、すなわちτの期間のみデー
タをスルーとし、それ以外の期間では直前のデータをラ
ッチすることになる。したがって、クロック選択信号Ｓ
ＥＬの切り換えは、クロック信号ＣＫＡ，ＣＫＢがとも
に低レベルにあるτの期間のみ有効となり、この期間に
なって初めて信号が切り換わることになるので、出力Ｃ
ＫＯにハザードが発生することはない。このことは、デ
ータセレクト回路１１を、図８に示したようなＡＮＤ−
ＯＲ回路およびインバータ回路を用いる一般的な回路で
構成した場合でも、入力クロック信号ＣＫＡ，ＣＫＢが
ともに高レベルのときは、信号の切り換えが行われない
ので、インバータ回路での遅延によるハザードも発生し
ない。なお、図２のタイミングチャートには、比較のた
めに図１０に示した従来のクロック選択回路の出力ＯＵ
ＴＸも示している。
３を、破線で示すようにＮＯＲゲートで構成した場合に
は、図２にタイミングチャートを示すように、Ｄ型ラッ
チ回路１２は、クロック信号ＣＫＡ，ＣＫＢおよびデー
タセレクト回路１１の出力信号ＣＫＯの三つの信号が全
て低レベルにあるときのみ、すなわちτの期間のみデー
タをスルーとし、それ以外の期間では直前のデータをラ
ッチすることになる。したがって、クロック選択信号Ｓ
ＥＬの切り換えは、クロック信号ＣＫＡ，ＣＫＢがとも
に低レベルにあるτの期間のみ有効となり、この期間に
なって初めて信号が切り換わることになるので、出力Ｃ
ＫＯにハザードが発生することはない。このことは、デ
ータセレクト回路１１を、図８に示したようなＡＮＤ−
ＯＲ回路およびインバータ回路を用いる一般的な回路で
構成した場合でも、入力クロック信号ＣＫＡ，ＣＫＢが
ともに高レベルのときは、信号の切り換えが行われない
ので、インバータ回路での遅延によるハザードも発生し
ない。なお、図２のタイミングチャートには、比較のた
めに図１０に示した従来のクロック選択回路の出力ＯＵ
ＴＸも示している。
【００１０】
【実施例】図３は、この発明の第１実施例を示すもので
ある。この実施例では、クロック信号ＣＫＡをデータセ
レクト用の第１のトランスファーゲートＴＧ１および３
入力ＮＯＲ回路２１に供給し、クロック信号ＣＫＢを第
２のトランスファーゲートＴＧ２および３入力ＮＯＲ回
路２１に供給する。第１，第２のトランスファーゲート
ＴＧ１，ＴＧ２の出力は、共通にして第１のインバータ
回路２２を経て、第２のインバータ回路２３と第３のイ
ンバータ回路２４とにそれぞれ供給し、その第２のイン
バータ回路２３の出力から、選択された出力信号ＣＫＯ
を得ると共に、この出力信号ＣＫＯを３入力ＮＯＲ回路
２１に供給する。また、第３のインバータ回路２４の出
力は、ラッチ用の第３のトランスファーゲートＴＧ３を
経て第１のインバータ回路２２の入力に供給する。
ある。この実施例では、クロック信号ＣＫＡをデータセ
レクト用の第１のトランスファーゲートＴＧ１および３
入力ＮＯＲ回路２１に供給し、クロック信号ＣＫＢを第
２のトランスファーゲートＴＧ２および３入力ＮＯＲ回
路２１に供給する。第１，第２のトランスファーゲート
ＴＧ１，ＴＧ２の出力は、共通にして第１のインバータ
回路２２を経て、第２のインバータ回路２３と第３のイ
ンバータ回路２４とにそれぞれ供給し、その第２のイン
バータ回路２３の出力から、選択された出力信号ＣＫＯ
を得ると共に、この出力信号ＣＫＯを３入力ＮＯＲ回路
２１に供給する。また、第３のインバータ回路２４の出
力は、ラッチ用の第３のトランスファーゲートＴＧ３を
経て第１のインバータ回路２２の入力に供給する。
【００１１】クロック信号ＣＫＡ，ＣＫＢおよび出力信
号ＣＫＯを入力とする３入力ＮＯＲ回路２１の出力信号
ＬＧは、第３のトランスファーゲートＴＧ３のＰチャネ
ルトランジスタのゲート電極に供給すると共に、第４の
インバータ回路２５を経て該第３のトランスファーゲー
トＴＧ３のＮチャネルトランジスタのゲート電極に供給
する。さらに、この３入力ＮＯＲ回路２１の出力信号Ｌ
Ｇは、第１の２入力ＮＡＮＤ回路２６および第２の２入
力ＮＡＮＤ回路２７の一方の入力端子にそれぞれ供給す
る。
号ＣＫＯを入力とする３入力ＮＯＲ回路２１の出力信号
ＬＧは、第３のトランスファーゲートＴＧ３のＰチャネ
ルトランジスタのゲート電極に供給すると共に、第４の
インバータ回路２５を経て該第３のトランスファーゲー
トＴＧ３のＮチャネルトランジスタのゲート電極に供給
する。さらに、この３入力ＮＯＲ回路２１の出力信号Ｌ
Ｇは、第１の２入力ＮＡＮＤ回路２６および第２の２入
力ＮＡＮＤ回路２７の一方の入力端子にそれぞれ供給す
る。
【００１２】一方、クロック選択信号ＳＥＬは、第２の
２入力ＮＡＮＤ回路２７の他方の入力端子に供給すると
共に、第５のインバータ回路２８を経て第１の２入力Ｎ
ＡＮＤ回路２６の他方の入力端子に供給する。第１の２
入力ＮＡＮＤ回路２６の出力（ＣＡバー）は、第１のト
ランスファーゲートＴＧ１のＰチャネルトランジスタの
ゲート電極に供給すると共に、第６のインバータ回路２
９により反転（ＣＡ）して、該第１のトランスファーゲ
ートＴＧ１のＮチャネルトランジスタのゲート電極に供
給する。また、第２の２入力ＮＡＮＤ回路２７の出力
（ＣＢバー）は、第２のトランスファーゲートＴＧ２の
Ｐチャネルトランジスタのゲート電極に供給すると共
に、第７のインバータ回路３０により反転（ＣＢ）し
て、該第２のトランスファーゲートＴＧ２のＮチャネル
トランジスタのゲート電極に供給する。
２入力ＮＡＮＤ回路２７の他方の入力端子に供給すると
共に、第５のインバータ回路２８を経て第１の２入力Ｎ
ＡＮＤ回路２６の他方の入力端子に供給する。第１の２
入力ＮＡＮＤ回路２６の出力（ＣＡバー）は、第１のト
ランスファーゲートＴＧ１のＰチャネルトランジスタの
ゲート電極に供給すると共に、第６のインバータ回路２
９により反転（ＣＡ）して、該第１のトランスファーゲ
ートＴＧ１のＮチャネルトランジスタのゲート電極に供
給する。また、第２の２入力ＮＡＮＤ回路２７の出力
（ＣＢバー）は、第２のトランスファーゲートＴＧ２の
Ｐチャネルトランジスタのゲート電極に供給すると共
に、第７のインバータ回路３０により反転（ＣＢ）し
て、該第２のトランスファーゲートＴＧ２のＮチャネル
トランジスタのゲート電極に供給する。
【００１３】図４は、クロック選択信号ＳＥＬおよび３
入力ＮＯＲ回路２１の出力信号ＬＧに対する第１〜第３
のトランスファーゲートＴＧ１〜ＴＧ３の状態および機
能を表す真理値表である。以下、この真理値表を参照し
ながら動作を説明する。先ず、３入力ＮＯＲ回路２１の
出力信号ＬＧが高レベル、すなわち入力するクロック信
号ＣＫＡ，ＣＫＢおよび出力信号ＣＫＯが全て低レベル
のときには、ラッチ用の第３のトランスファーゲートＴ
Ｇ３はオフとなる。この状態で、クロック選択信号ＳＥ
Ｌが低レベルにあるときは、第１のトランスファーゲー
トＴＧ１がオン、第２のトランスファーゲートＴＧ２が
オフとなり、これによりクロック信号ＣＫＡがスルーと
なって出力信号ＣＫＯに現れる。逆に、クロック選択信
号ＳＥＬが高レベルにあるときは、第１のトランスファ
ーゲートＴＧ１がオフ、第２のトランスファーゲートＴ
Ｇ２がオンとなり、これによりクロック信号ＣＫＢがス
ルーとなって出力信号ＣＫＯに現れる。
入力ＮＯＲ回路２１の出力信号ＬＧに対する第１〜第３
のトランスファーゲートＴＧ１〜ＴＧ３の状態および機
能を表す真理値表である。以下、この真理値表を参照し
ながら動作を説明する。先ず、３入力ＮＯＲ回路２１の
出力信号ＬＧが高レベル、すなわち入力するクロック信
号ＣＫＡ，ＣＫＢおよび出力信号ＣＫＯが全て低レベル
のときには、ラッチ用の第３のトランスファーゲートＴ
Ｇ３はオフとなる。この状態で、クロック選択信号ＳＥ
Ｌが低レベルにあるときは、第１のトランスファーゲー
トＴＧ１がオン、第２のトランスファーゲートＴＧ２が
オフとなり、これによりクロック信号ＣＫＡがスルーと
なって出力信号ＣＫＯに現れる。逆に、クロック選択信
号ＳＥＬが高レベルにあるときは、第１のトランスファ
ーゲートＴＧ１がオフ、第２のトランスファーゲートＴ
Ｇ２がオンとなり、これによりクロック信号ＣＫＢがス
ルーとなって出力信号ＣＫＯに現れる。
【００１４】これに対し、３入力ＮＯＲ回路２１の出力
信号ＬＧが低レベルのときには、ラッチ用の第３のトラ
ンスファーゲートＴＧ３がオン、データセレクト用の第
１，第２のトランスファーゲートＴＧ１，ＴＧ２がとも
にオフとなるので、クロック選択信号ＳＥＬは前の状
態、具体的にはＣＫＡまたはＣＫＢが低レベルから高レ
ベルに変化したときの状態を保持することになる。した
がって、図２で示したタイミイングチャートのように、
τの期間でしかクロック選択信号ＳＥＬが有効となら
ず、他の期間ではクロック選択信号ＳＥＬが前の状態を
保持し続けることになるので、出力信号ＣＫＯにはハザ
ードが全く発生しない。
信号ＬＧが低レベルのときには、ラッチ用の第３のトラ
ンスファーゲートＴＧ３がオン、データセレクト用の第
１，第２のトランスファーゲートＴＧ１，ＴＧ２がとも
にオフとなるので、クロック選択信号ＳＥＬは前の状
態、具体的にはＣＫＡまたはＣＫＢが低レベルから高レ
ベルに変化したときの状態を保持することになる。した
がって、図２で示したタイミイングチャートのように、
τの期間でしかクロック選択信号ＳＥＬが有効となら
ず、他の期間ではクロック選択信号ＳＥＬが前の状態を
保持し続けることになるので、出力信号ＣＫＯにはハザ
ードが全く発生しない。
【００１５】このように、この実施例によれば、２入力
ＮＡＮＤ回路を１ゲートとして、８．５ゲートの簡単な
回路構成で、同期したクロック信号ＣＫＡ，ＣＫＢを、
出力信号ＣＫＯにハザードを発生することなく選択でき
るクロック選択回路を実現することができる。
ＮＡＮＤ回路を１ゲートとして、８．５ゲートの簡単な
回路構成で、同期したクロック信号ＣＫＡ，ＣＫＢを、
出力信号ＣＫＯにハザードを発生することなく選択でき
るクロック選択回路を実現することができる。
【００１６】図５は、この発明の第２実施例を示すもの
である。この実施例は、第１実施例の３入力ＮＯＲ回路
２１を３入力ＡＮＤ回路３１に置き換えたもので、その
他の構成は第１実施例と同様であり、クロック選択信号
ＳＥＬおよび３入力ＡＮＤ回路３１の出力信号ＬＧに対
する第１〜第３のトランスファーゲートＴＧ１〜ＴＧ３
の状態および機能を表す真理値表も図４と同様である。
である。この実施例は、第１実施例の３入力ＮＯＲ回路
２１を３入力ＡＮＤ回路３１に置き換えたもので、その
他の構成は第１実施例と同様であり、クロック選択信号
ＳＥＬおよび３入力ＡＮＤ回路３１の出力信号ＬＧに対
する第１〜第３のトランスファーゲートＴＧ１〜ＴＧ３
の状態および機能を表す真理値表も図４と同様である。
【００１７】以下、この実施例の動作を図４に示す真理
値表を参照しながら説明する。この実施例では、３入力
ＡＮＤ回路３１の出力信号ＬＧが高レベル、すなわち入
力するクロック信号ＣＫＡ，ＣＫＢおよび出力信号ＣＫ
Ｏが全て高レベルになると、ラッチ用の第３のトランス
ファーゲートＴＧ３はオフとなるので、この状態では、
クロック信号ＣＫＡ，ＣＫＢは、クロック選択信号ＳＥ
Ｌに応じて選択されて出力信号ＣＫＯに現れる。これに
対して、３入力ＡＮＤ回路３１の出力信号ＬＧが低レベ
ルのときには、ラッチ用の第３のトランスファーゲート
ＴＧ３がオン、データセレクト用の第１，第２のトラン
スファーゲートＴＧ１，ＴＧ２がともにオフとなるの
で、クロック選択信号ＳＥＬは前の状態を保持すること
になる。したがって、第１実施例と同様に、出力信号Ｃ
ＫＯにハザードが発生することはない。
値表を参照しながら説明する。この実施例では、３入力
ＡＮＤ回路３１の出力信号ＬＧが高レベル、すなわち入
力するクロック信号ＣＫＡ，ＣＫＢおよび出力信号ＣＫ
Ｏが全て高レベルになると、ラッチ用の第３のトランス
ファーゲートＴＧ３はオフとなるので、この状態では、
クロック信号ＣＫＡ，ＣＫＢは、クロック選択信号ＳＥ
Ｌに応じて選択されて出力信号ＣＫＯに現れる。これに
対して、３入力ＡＮＤ回路３１の出力信号ＬＧが低レベ
ルのときには、ラッチ用の第３のトランスファーゲート
ＴＧ３がオン、データセレクト用の第１，第２のトラン
スファーゲートＴＧ１，ＴＧ２がともにオフとなるの
で、クロック選択信号ＳＥＬは前の状態を保持すること
になる。したがって、第１実施例と同様に、出力信号Ｃ
ＫＯにハザードが発生することはない。
【００１８】この実施例によれば、クロック信号ＣＫ
Ａ，ＣＫＢの切り換えが、クロック信号ＣＫＡ，ＣＫＢ
および出力信号ＣＫＯがともに高レベルのときに行われ
るので、その期間にクロック選択信号ＳＥＬが変化する
ことが多い場合には、出力信号ＣＫＯへの遅延（最大
で、クロック信号ＣＫＡの１．５周期分）が少なくなる
という利点がある。
Ａ，ＣＫＢの切り換えが、クロック信号ＣＫＡ，ＣＫＢ
および出力信号ＣＫＯがともに高レベルのときに行われ
るので、その期間にクロック選択信号ＳＥＬが変化する
ことが多い場合には、出力信号ＣＫＯへの遅延（最大
で、クロック信号ＣＫＡの１．５周期分）が少なくなる
という利点がある。
【００１９】図６は、この発明の第３実施例を示すもの
である。この実施例は、第１実施例の３入力ＮＯＲ回路
２１をシュナイダー回路３３に置き換えたもので、その
他の構成は第１実施例と同様であり、クロック選択信号
ＳＥＬおよびシュナイダー回路３３の出力信号ＬＧに対
する第１〜第３のトランスファーゲートＴＧ１〜ＴＧ３
の状態および機能を表す真理値表も図４と同様である。
なお、シュナイダー回路３３は、例えば図７に示すよう
に、入力端子Ａ，Ｂ，Ｃからの信号を入力する３入力Ａ
ＮＤ回路３４および３入力ＮＯＲ回路３５と、それらの
出力を入力して出力端子Ｏに信号を出力する２入力ＯＲ
回路３６とをもって構成する。
である。この実施例は、第１実施例の３入力ＮＯＲ回路
２１をシュナイダー回路３３に置き換えたもので、その
他の構成は第１実施例と同様であり、クロック選択信号
ＳＥＬおよびシュナイダー回路３３の出力信号ＬＧに対
する第１〜第３のトランスファーゲートＴＧ１〜ＴＧ３
の状態および機能を表す真理値表も図４と同様である。
なお、シュナイダー回路３３は、例えば図７に示すよう
に、入力端子Ａ，Ｂ，Ｃからの信号を入力する３入力Ａ
ＮＤ回路３４および３入力ＮＯＲ回路３５と、それらの
出力を入力して出力端子Ｏに信号を出力する２入力ＯＲ
回路３６とをもって構成する。
【００２０】以下、この実施例の動作を図４に示す真理
値表を参照しながら説明する。この実施例では、シュナ
イダー回路３３の出力信号ＬＧが高レベル、すなわち入
力するクロック信号ＣＫＡ，ＣＫＢおよび出力信号ＣＫ
Ｏが全て高レベル、もしくは全て低レベルになると、ラ
ッチ用の第３のトランスファーゲートＴＧ３はオフとな
るので、この状態では、クロック信号ＣＫＡ，ＣＫＢ
は、クロック選択信号ＳＥＬに応じて選択されて出力信
号ＣＫＯに現れる。これに対して、シュナイダー回路３
３の出力信号ＬＧが低レベルのときには、ラッチ用の第
３のトランスファーゲートＴＧ３がオン、データセレク
ト用の第１，第２のトランスファーゲートＴＧ１，ＴＧ
２がともにオフとなるので、クロック選択信号ＳＥＬは
前の状態を保持することになる。したがって、第１実施
例と同様に、出力信号ＣＫＯにハザードが発生すること
はない。
値表を参照しながら説明する。この実施例では、シュナ
イダー回路３３の出力信号ＬＧが高レベル、すなわち入
力するクロック信号ＣＫＡ，ＣＫＢおよび出力信号ＣＫ
Ｏが全て高レベル、もしくは全て低レベルになると、ラ
ッチ用の第３のトランスファーゲートＴＧ３はオフとな
るので、この状態では、クロック信号ＣＫＡ，ＣＫＢ
は、クロック選択信号ＳＥＬに応じて選択されて出力信
号ＣＫＯに現れる。これに対して、シュナイダー回路３
３の出力信号ＬＧが低レベルのときには、ラッチ用の第
３のトランスファーゲートＴＧ３がオン、データセレク
ト用の第１，第２のトランスファーゲートＴＧ１，ＴＧ
２がともにオフとなるので、クロック選択信号ＳＥＬは
前の状態を保持することになる。したがって、第１実施
例と同様に、出力信号ＣＫＯにハザードが発生すること
はない。
【００２１】この実施例によれば、クロック信号ＣＫ
Ａ，ＣＫＢの切り換えが、クロック信号ＣＫＡ，ＣＫＢ
および出力信号ＣＫＯがともに高レベルおよび低レベル
のときに行われるので、クロック選択信号ＳＥＬが変化
してから出力信号ＣＫＯが切り換わるまでの遅延時間
が、最大でクロック信号ＣＫＡの０．５周期となり、第
２実施例におけるよりも極めて少なくなるという利点が
ある。
Ａ，ＣＫＢの切り換えが、クロック信号ＣＫＡ，ＣＫＢ
および出力信号ＣＫＯがともに高レベルおよび低レベル
のときに行われるので、クロック選択信号ＳＥＬが変化
してから出力信号ＣＫＯが切り換わるまでの遅延時間
が、最大でクロック信号ＣＫＡの０．５周期となり、第
２実施例におけるよりも極めて少なくなるという利点が
ある。
【００２２】なお、この発明は上述した実施例にのみ限
定されるものではなく、幾多の変形または変更が可能で
ある。例えば、上述した各実施例では、データセレクト
回路およびＤ型ラッチ回路を、トランスファーゲートお
よびその他の論理回路により構成したが、これらは他の
同じ機能を有する回路を用いて構成することもでき、こ
れにより同様の効果を得ることもできる。
定されるものではなく、幾多の変形または変更が可能で
ある。例えば、上述した各実施例では、データセレクト
回路およびＤ型ラッチ回路を、トランスファーゲートお
よびその他の論理回路により構成したが、これらは他の
同じ機能を有する回路を用いて構成することもでき、こ
れにより同様の効果を得ることもできる。
【００２３】
【発明の効果】以上のように、この発明によれば、選択
すべき二つのクロック信号および選択されて出力された
クロック信号がともに同一状態にあるときに、クロック
選択信号による二つのクロック信号の切り換えを行うよ
うにしたので、同期した二つのクロック信号をハザード
を発生することなく選択でき、しかもゲート数の少ない
簡単な回路構成で実現できる。
すべき二つのクロック信号および選択されて出力された
クロック信号がともに同一状態にあるときに、クロック
選択信号による二つのクロック信号の切り換えを行うよ
うにしたので、同期した二つのクロック信号をハザード
を発生することなく選択でき、しかもゲート数の少ない
簡単な回路構成で実現できる。
【図１】この発明の概念図である。
【図２】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図３】この発明の第１実施例を示す回路図である。
【図４】図３に示す回路の真理値表を示す図である。
【図５】この発明の第２実施例を示す回路図である。
【図６】同じく第３実施例を示す回路図である。
【図７】図６に示すシュナイダー回路の一例の構成を示
す回路図である。
す回路図である。
【図８】従来のクロック選択回路の一例を示す回路図で
ある。
ある。
【図９】図８の動作を説明するためのタイミングチャー
トである。
トである。
【図１０】従来のクロック選択回路の他の例を示す回路
図である。
図である。
【図１１】図１０の動作を説明するためのタイミングチ
ャートである。
ャートである。
１１ データセレクト回路 １２ Ｄ型ラッチ回路 １３ ３入力論理回路 ２１ ３入力ＮＯＲ回路 ２２，２３，２４，２５，２８，２９，３０ インバー
タ回路 ２６，２７ ２入力ＮＡＮＤ回路 ３１ ３入力ＡＮＤ回路 ３３ シュナイダー回路 ３４ ３入力ＡＮＤ回路 ３５ ３入力ＮＯＲ回路 ３６ ２入力ＯＲ回路 ＴＧ１ 第１のトランスファーゲート ＴＧ２ 第２のトランスファーゲート ＴＧ３ 第３のトランスファーゲート
タ回路 ２６，２７ ２入力ＮＡＮＤ回路 ３１ ３入力ＡＮＤ回路 ３３ シュナイダー回路 ３４ ３入力ＡＮＤ回路 ３５ ３入力ＮＯＲ回路 ３６ ２入力ＯＲ回路 ＴＧ１ 第１のトランスファーゲート ＴＧ２ 第２のトランスファーゲート ＴＧ３ 第３のトランスファーゲート
Claims (5)
- 【請求項１】 二つのクロック信号をクロック選択信号
に基づいて選択するクロック選択回路において、 前記二つのクロック信号を入力する２本のデータ入力端
子およびセレクト入力端子を有し、このセレクト入力端
子に入力される信号に基づいて前記二つのクロック信号
を切り換えて出力するデータセレクト回路と、 このデータセレクト回路の出力および前記二つのクロッ
ク信号を入力する３入力論理回路と、 前記クロック選択信号を入力するデータ入力端子および
前記３入力論理回路の出力を入力するゲートコントロー
ル端子を有し、前記二つのクロック信号および前記デー
タセレクト回路の出力がともに同一状態にあるときに前
記クロック選択信号をスルーに出力させ、それ以外は直
前のクロック選択信号の状態をラッチして出力するＤ型
ラッチ回路とを有し、 このＤ型ラッチ回路の出力を前記データセレクト回路の
セレクト入力端子に入力して、前記二つのクロック信号
および前記データセレクト回路の出力がともに同一状態
にあるときのみ、前記データセレクト回路において前記
二つのクロック信号の切り換えを行うよう構成したこと
を特徴とするクロック選択回路。 - 【請求項２】 二つのクロック信号をクロック選択信号
に基づいて選択するクロック選択回路において、 第１〜第３のトランスファーゲートと、第１〜第７のイ
ンバータ回路と、第１および第２の２入力ＮＡＮＤ回路
と、３入力論理回路とを有し、 前記二つのクロック信号の一方は、第１のトランスファ
ーゲートおよび３入力論理回路に、他方は第２のトラン
スファーゲートおよび３入力論理回路にそれぞれ供給
し、 これら第１，第２のトランスファーゲートの出力は、第
１のインバータ回路を経て第２のインバータ回路と第３
のインバータ回路とにそれぞれ供給し、 前記第２のインバータ回路の出力は、前記３入力論理回
路の残りの入力端子に、前記第３のインバータ回路の出
力は、第３のトランスファーゲートを経て前記第１のイ
ンバータ回路の入力にそれぞれ供給し、 前記３入力論理回路の出力は、前記第３のトランスファ
ーゲートのＰチャネルトランジスタのゲート電極に供給
すると共に、第４のインバータ回路を経て該第３のトラ
ンスファーゲートのＮチャネルトランジスタのゲート電
極に供給し、 さらに前記３入力論理回路の出力は、第１の２入力ＮＡ
ＮＤ回路および第２の２入力ＮＡＮＤ回路の一方の入力
端子にそれぞれ供給し、 前記クロック選択信号は、前記第２の２入力ＮＡＮＤ回
路の他方の入力端子に供給すると共に、第５のインバー
タ回路を経て前記第１の２入力ＮＡＮＤ回路の他方の入
力端子に供給し、 前記第１の２入力ＮＡＮＤ回路の出力は、前記第１のト
ランスファーゲートのＰチャネルトランジスタのゲート
電極に供給すると共に、第６のインバータ回路を経て該
第１のトランスファーゲートのＮチャネルトランジスタ
のゲート電極に供給し、 前記第２の２入力ＮＡＮＤ回路の出力は、前記第２のト
ランスファーゲートのＰチャネルトランジスタのゲート
電極に供給すると共に、第７のインバータ回路を経て該
第２のトランスファーゲートのＮチャネルトランジスタ
のゲート電極に供給し、 前記二つのクロック信号および前記第２のインバータ回
路の出力がともに同一状態にあるときに、前記二つのク
ロック信号の切り換えを行って、その切り換えられたク
ロック信号を前記第２のインバータ回路から出力するよ
う構成したことを特徴とするクロック選択回路。 - 【請求項３】 前記３入力論理回路を３入力ＮＯＲ回路
をもって構成し、前記二つのクロック信号および前記第
２のインバータ回路の出力がともに低レベルにあるとき
に、前記クロック選択信号に応じて前記二つのクロック
信号の切り換えを行うよう構成したことを特徴とする請
求項２記載のクロック選択回路。 - 【請求項４】 前記３入力論理回路を３入力ＡＮＤ回路
をもって構成し、前記二つのクロック信号および前記第
２のインバータ回路の出力がともに高レベルにあるとき
に、前記クロック選択信号に応じて前記二つのクロック
信号の切り換えを行うよう構成したことを特徴とする請
求項２記載のクロック選択回路。 - 【請求項５】 前記３入力論理回路をシュナイダー回路
をもって構成し、前記二つのクロック信号および前記第
２のインバータ回路の出力がともに高レベルおよび低レ
ベルにあるときに、前記クロック選択信号に応じて前記
二つのクロック信号の切り換えを行うよう構成したこと
を特徴とする請求項２記載のクロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9543392A JPH05291895A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9543392A JPH05291895A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291895A true JPH05291895A (ja) | 1993-11-05 |
Family
ID=14137567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9543392A Withdrawn JPH05291895A (ja) | 1992-04-15 | 1992-04-15 | クロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727567B1 (ko) * | 2005-12-10 | 2007-06-14 | 현대자동차주식회사 | 수동변속기의 파킹장치 |
| US7256620B2 (en) | 2002-11-28 | 2007-08-14 | Fujitsu Limited | Selector circuit and semiconductor device |
-
1992
- 1992-04-15 JP JP9543392A patent/JPH05291895A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256620B2 (en) | 2002-11-28 | 2007-08-14 | Fujitsu Limited | Selector circuit and semiconductor device |
| KR100727567B1 (ko) * | 2005-12-10 | 2007-06-14 | 현대자동차주식회사 | 수동변속기의 파킹장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |