JPH04276917A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路（ＶＬ
ＳＩ）等に設けられ、セットあるいはリセット機能付き
のクロック同期型のフリップフロップ回路（以下、ＦＦ
という）や、マスタ・スレーブ形の遅延型フリップフロ
ップ回路（以下、Ｄ−ＦＦという）等のＦＦに関するも
のである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、日本テキサスインスツルメンツ（株）カタログ
「高速ＣＭＯＳロジックデータブック」（１９８５）Ｐ
．６−４８に記載されるものがあった。以下、その構成
を図を用いて説明する。

【０００３】図２は、従来のセット・リセット機能付き
Ｄ−ＦＦの構成例を示す回路図である。

【０００４】このＤ−ＦＦは、クロック信号ＣＫａ及び
反転クロック信号ＣＫｂに同期して入力データＤを取り
込み、所定のタイミングで出力データＱａ及び反転出力
データＱｂを出力し、反転プリセット信号ＰＲＥｂによ
りプリセットされ、反転クリア信号ＣＬＲｂにより出力
がクリアされる機能を有している。このＤ−ＦＦは、ト
ランスファゲートである電界効果トランジスタ（以下、
ＦＥＴという）１，４，５，８，９，１０、２入力ＮＡ
ＮＤゲート２，３，６，７、及びインバータ１１，１２
より構成されている。

【０００５】次に、動作を説明する。

【０００６】先ず、初期状態としては、低レベル（以下
、“Ｌ”という）のクロック信号ＣＫａ、高レベル（以
下、“Ｈ”という）の反転クロック信号ＣＫｂ、“Ｈ”
の入力データＤが印加され、ＦＥＴ１の出力側、ＮＡＮ
Ｄゲート２の出力側、ＦＥＴ５の出力側がそれぞれ“Ｌ
”，“Ｈ”，“Ｈ”であるとする。

【０００７】クロック信号ＣＫａが“Ｈ”、反転クロッ
ク信号ＣＫｂが“Ｌ”になると、ＦＥＴ１，８，１０が
オン状態、ＦＥＴ４，５，９がオフ状態となる。そのた
め、“Ｈ”の反転プリセット信号ＰＲＥｂ及び反転クリ
ア信号ＣＬＲｂが印加されていると、ＦＥＴ１の出力側
は入力データＤにより“Ｈ”になり、ＮＡＮＤゲート２
の出力が“Ｌ”、ＮＡＮＤゲート２の出力側は“Ｌ”に
なり、ＮＡＮＤゲート３の出力が“Ｈ”となる。一方、
ＦＥＴ５の出力側はＦＥＴ５がオフ状態のために“Ｈ”
と変らないので、インバータ１１を介して“Ｌ”の反転
出力データＱｂが送出され、ＮＡＮＤゲート６、ＦＥＴ
１０を介して“Ｈ”の反転出力データＱｂが送出される
。また、ＮＡＮＤゲート７の出力は“Ｈ”となり、ＦＥ
Ｔ８がオン状態のため、ＦＥＴ５の出力側が“Ｈ”の状
態で保持される。

【０００８】次に、クロック信号ＣＫａが“Ｌ”、反転
クロック信号ＣＫｂが“Ｈ”になると、ＦＥＴ１，８，
１０がオフ状態、ＦＥＴ４，５，９がオン状態となる。 そのため、ＦＥＴ４のオン状態及びＮＡＮＤゲート３の
出力“Ｈ”により、ＦＥＴ１の出力側が“Ｈ”の状態に
保持され、さらにＮＡＮＤゲート２を介してＮＡＮＤゲ
ート２の出力側が“Ｌ”の状態に保持される。一方、Ｆ
ＥＴ５がオン状態、ＦＥＴ８，１０がオフ状態のため、
ＦＥＴ５の出力側が“Ｌ”になり、インバータ１１を介
して“Ｈ”の出力データＱａが送出され、ＮＡＮＤゲー
ト６の出力が“Ｈとなり、ＦＥＴ１０、インバータ１２
を介して“Ｌ”の反転出力データＱｂが送出される。

【０００９】以上のように、このＤ−ＦＦでは、反転プ
リセット信号ＰＲＥｂ及び反転クリア信号ＣＬＲｂが“
Ｈ”の間は、クロック信号ＣＫａが“Ｈ”の間に入力さ
れた入力データＤをクロック信号ＣＫａが“Ｌ”になっ
た時に出力データＱａの形で送出する。

【００１０】ここで、“Ｌ”の反転プリセット信号ＰＲ
Ｅｂ、及び“Ｈ”の反転クリア信号ＣＬＲｂが入力され
ると、クロック信号ＣＫａ及び入力データＤの論理状態
“Ｈ”，“Ｌ”にかかわらず、反転出力データＱｂが“
Ｌ”になる。また、反転プリセット信号ＰＲＥｂが“Ｈ
”、反転クリア信号ＣＬＲｂが“Ｌ”になると、クロッ
ク信号ＣＫａ及び入力データＤの論理状態“Ｈ”，“Ｌ
”にかかわらず、出力データＱａが“Ｌ”になる。 このように、反転プリセット信号ＰＲＥｂ及び反転クリ
ア信号ＣＬＲｂにより、セット・リセット機能付きのＤ
−ＦＦとして動作する。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
セット・リセット機能付きＤ−ＦＦでは、次のような課
題があった。

【００１２】（１）　　回路構成として、ＦＥＴ１，４
，５，８，９，１０を６素子、ＮＡＮＤゲート２，３，
６，７を４素子、さらにインバータ１１，１２を２素子
用いており、合計１２素子が必要であり、素子数が多い
。

【００１３】（２）　　クロック信号ＣＫａ及び反転ク
ロック信号ＣＫｂを合計６つのＦＥＴ１，４，５，８，
９，１０に分配する必要があり、クロック信号配線が複
雑である。

【００１４】（３）　　クロック信号ＣＫａと反転クロ
ック信号ＣＫｂが正確に逆相の関係でないこと等により
、該クロック信号ＣＫａと反転クロック信号ＣＫｂが同
時に“Ｌ”となることがある。このように同時に“Ｌ”
となると、Ｄ−ＦＦが正常に動作しない。その理由を以
下説明する。

【００１５】入力データＤ、クロック信号ＣＫａ、ＦＥ
Ｔ１の出力側、及び出力データＱａが“Ｈ”、反転クロ
ック信号ＣＫｂ、ＮＡＮＤゲート２、及びＦＥＴ５の出
力側が“Ｌ”であったとする。そこで、クロック信号Ｃ
Ｋａが“Ｈ”→“Ｌ”となり、反転クロック信号ＣＫｂ
が“Ｌ”のままであれば、ＦＥＴ１，４，５，８，９，
１０がすべてオフ状態となる。そのため、ＦＥＴ１の出
力側はＮＡＮＤゲート２の入力側だけに、ＦＥＴ５の出
力側はＮＡＮＤゲート６の入力側だけにしか接続されな
いことになり、どちらもレベルが確定しなくなる。

【００１６】従って、その後、反転クロック信号ＣＫｂ
が“Ｈ”となっても、ＮＡＮＤゲート２，３で保持され
ている信号は、入力された信号とは異なる。そのため、
出力される信号も、もはや入力された信号とは異なるも
のとなり、正常なＤ−ＦＦ回路として動作しなくなる。

【００１７】本発明は前記従来技術が持っていた課題と
して、素子数が多い点、クロック配線が複雑である点、
及びクロック信号及び反転クロック信号が同時に“Ｌ”
となるときに誤動作を生じる点について解決したＦＦを
提供するものである。

【００１８】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、セットまたはリセット機能付きクロ
ック同期型のＦＦにおいて、クロック信号によりオン，
オフ動作して入力データを取込むスイッチング素子と、
制御信号により開閉し、前記スイッチング素子により取
込まれた入力データを反転して出力する第１のゲート回
路と、第２のゲート回路とを、備えている。第２のゲー
ト回路は、前記入力データを供給する入力側回路の出力
インピーダンスよりも高い出力インピーダンスを有し、
前記第１のゲート回路の出力を反転して前記第１のゲー
ト回路の入力側へ帰還する機能を有している。

【００１９】第２の発明は、前記第１の発明の第２のゲ
ート回路を、インバータで構成している。

【００２０】第３の発明は、前記第１の発明の第２のゲ
ート回路を、セット信号やリセット信号等の他の制御信
号により開閉可能な２入力ＮＯＲゲート等のゲート回路
で構成している。

【００２１】第４の発明は、セット・リセット機能付き
マスタ・スレーブ形のＤ−ＦＦにおいて、前記第１の発
明のＦＦを単位回路としてその単位回路を２段縦続接続
し、前段及び後段の単位回路内の各スイッチング素子を
相補的にオン，オフ動作する構成にしている。

【００２２】そして、前記前段の単位回路内の第１のゲ
ート回路を前記制御信号としてセット信号またはリセッ
ト信号により開閉し、前記後段の単位回路内の第１のゲ
ート回路を前記制御信号としてリセット信号またはセッ
ト信号により開閉する構成にし、かつ第２のゲート回路
の出力インピーダンスを、前記前段の単位回路内の第１
のゲート回路の出力インピーダンスよりも高く設定して
いる。

【００２３】第５の発明は、前記第４の発明の前記前段
の単位回路内の第２のゲート回路を、インバータで構成
している。

【００２４】

【作用】第１の発明によれば、以上のようにセットまた
はリセット機能付きクロック同期型ＦＦを構成したので
、クロック信号によりスイッチング素子がオン状態とな
ると、第２のゲート回路の出力インピーダンスが入力側
回路の出力インピーダンスよりも高いため、該入力デー
タが該スイッチング素子を介して入力される。この入力
データは、第１のゲート回路で反転されて出力される。 これにより、入力データの的確なラッチが行なえる。

【００２５】ここで、クロック信号によりスイッチング
素子がオフ状態となると、第１のゲート回路の出力が第
２のゲート回路で反転されて該第１の入力側にフィード
バックされるので、取り込まれた入力データが該第１及
び第２のゲート回路のループで保持される。このように
、入力データを保持するループを構成する第１及び第２
のゲート回路のうち、該第２のゲート回路の出力インピ
ーダンスを入力側回路の出力インピーダンスよりも高く
設定したので、入力データの的確なラッチ動作が行なえ
、それによって回路構成素子数の減少と、クロック信号
配線の簡単化が図れる。

【００２６】第２の発明によれば、第１の発明の第２の
ゲート回路をインバータで構成することにより、セット
またはリセット機能付きクロック同期型ＦＦを簡単な回
路で構成できる。

【００２７】第３の発明によれば、第１の発明の第２の
ゲート回路を制御信号により開閉する構成とすることに
より、セット・リセット機能付きクロック同期型ＦＦを
簡単な回路で構成できる。

【００２８】第４の発明によれば、クロック信号に基づ
き前段の単位回路内のスイッチング素子がオン状態とな
ると、後段の単位回路内のスイッチング素子がオフ状態
となり、入力データが前段の単位回路にラッチされる。 クロック信号に基づき、前段の単位回路内のスイッチン
グ素子がオフ状態になると、後段の単位回路内のスイッ
チング素子がオン状態となり、前記前段の単位回路にラ
ッチされた入力データが、後段の単位回路から出力され
る。ここで、クロック信号に基づき、前段の単位回路内
のスイッチング素子と後段の単位回路内のスイッチング
素子とが同時にオフ状態となった場合でも、前段及び後
段の各単位回路内で保持しているデータが不確定にはな
らないので、セット・リセット機能を持つマスタ・スレ
ーブ形Ｄ−ＦＦとして安定に動作する。

【００２９】第５の発明によれば、第４の発明の前段の
単位回路内の第２のゲート回路をインバータで構成する
ことにより、第２のゲート回路及びクロック配線が簡略
化され、セット・リセット機能を持つマスタ・スレーブ
形Ｄ−ＦＦを簡単な回路で構成できる。従って、前記課
題を解決できるのである。

【００３０】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すセット機能付きク
ロック同期型ＦＦの回路図である。

【００３１】このクロック同期型ＦＦ２１は、入力デー
タＤを入力する入力端子３１、出力データＱａを出力す
る出力端子３２ａ、及び制御信号として例えばセット信
号Ｓを入力するセット端子３３を備えている。入力端子
３１は、スイッチング素子である例えばＦＥＴ４１のド
レインに接続され、該ＦＥＴ４１のソースがノードＮ１
に接続されている。ＦＥＴ４１は、クロック信号ＣＫａ
が“Ｈ”になるとオン状態となり、“Ｌ”になるとオフ
状態になる機能を有している。

【００３２】ノードＮ１とセット端子３３は、第１のゲ
ート回路である２入力ＮＯＲゲート４２の入力側に接続
され、該ＮＯＲゲート４２の出力側が、ノードＮ２を介
して出力端子３２ａに接続されている。ノードＮ２は、
第２のゲート回路であるインバータ４３を介してノード
Ｎ１に帰還接続されている。

【００３３】このインバータ４３の出力インピーダンス
は、入力端子１に接続された図示しない入力データ供給
用の入力側回路の出力インピーダンスよりも高く設定さ
れている。

【００３４】次に、動作について説明する。

【００３５】セット信号Ｓを“Ｈ”にすると、ＮＯＲゲ
ート４２がオフ状態になり、該ＮＯＲゲート４２の出力
側ノードＮ２が“Ｌ”となる。これにより、出力端子３
２ａが“Ｌ”にセットされる。

【００３６】次に、セット信号Ｓを“Ｌ”にしてＮＯＲ
ゲート４２をオン状態にした時の動作を説明する。

【００３７】先ず、初期状態として、“Ｌ”のクロック
信号ＣＫａ、及び“Ｈ”の入力データＤが印加され、ま
たノードＮ２が“Ｈ”、ノードＮ１が“Ｌ”であるとす
る。クロック信号ＣＫａが“Ｈ”になると、ＦＥＴ４１
がオン状態となる。セット信号Ｓが“Ｌ”でＮＯＲゲー
ト４２がオン状態のため、該ＮＯＲゲート４２で入力デ
ータＤが反転され、出力端子３２ａから“Ｌ”の出力デ
ータＱａが出力される。

【００３８】一方、インバータ４３の出力は“Ｈ”であ
るが、該インバータ４３の出力インピーダンスは、入力
端子３１に接続された図示しない入力側回路の出力イン
ピーダンスよりも高いため、ノードＮ１のレベルが入力
データＤのレベルに支配され、該ノードＮ１が“Ｈ”と
なる。そのため、ＮＯＲゲート４２、及びインバータ４
３の出力は、それぞれ“Ｌ”，“Ｈ”となる。これによ
り、入力データＤの的確なラッチが行える。

【００３９】次に、クロック信号ＣＫａが“Ｌ”になる
と、ＦＥＴ４１がオフ状態となる。ＦＥＴ４１はオフ状
態であるが、ノードＮ１にはインバータ４３の出力が接
続されているため、該ノードＮ１が“Ｈ”の状態で保持
される。従って、ＮＯＲゲート４２、及びインバータ４
３の出力がそれぞれ“Ｌ”，“Ｈ”となり、ノードＮ１
は、この状態で安定状態となる。

【００４０】本実施例のセット機能付きクロック同期型
ＦＦでは、インバータ４３の出力インピーダンスを入力
側回路の出力インピーダンスよりも高く設定しているの
で、従来の図２のようなＦＥＴ４，８を設けなくとも、
入力データＤの的確なラッチ動作が行える。そのため、
クロック同期型ＦＦを３素子で構成でき、素子数を少な
くできる。しかも、ＦＥＴ４１は１つでよいため、その
ＦＥＴ４１をオン，オフ動作させるためのクロック信号
配線が簡単になるという利点を有している。

【００４１】第２の実施例 図３は、本発明の第２の実施例を示すセット・リセット
機能付きクロック同期型ＦＦの回路図であり、図１中の
要素と共通の要素には共通の符号が付されている。

【００４２】このクロック同期型ＦＦ２２では、図１と
同一の入力端子３１、出力端子３２ａ及びセット端子３
３を有する他に、リセット端子３４が設けられている。 入力端子３１は、図１のＦＥＴ４１と同一のＦＥＴ４４
を介してノードＮ３に接続されている。セット端子３３
とノードＮ３は、図１のＮＯＲゲート４２と同一のＮＯ
Ｒゲート４５を介してノードＮ４に接続されている。ノ
ードＮ４には、出力端子３２ａが接続されている。ノー
ドＮ４とリセット端子３４は、図１のインバータ４３と
異なる２入力ＮＯＲゲート４６を介してノードＮ３に帰
還接続されている。

【００４３】このＮＯＲゲート４６の出力インピーダン
スは、第１の実施例と同様に、入力データ供給用の入力
側回路の出力インピーダンスよりも高く設定されている
。

【００４４】このクロック同期型ＦＦでは、セット信号
Ｓを“Ｈ”にすると、ＮＯＲゲート４５がオフ状態とな
り、出力端子３２ａが“Ｌ”にセットされる。

【００４５】セット信号Ｓを“Ｌ”にしてＮＯＲゲート
４５をオン状態にすると共に、リセット信号Ｒを“Ｌ”
にしてＮＯＲゲート４６をオン状態にし、入力データＤ
及びクロック信号ＣＫａを入力すると、第１の実施例と
同様に動作する。即ち、クロック信号ＣＫａの“Ｈ”に
より取り込まれた入力データＤがＮＯＲゲート４５で反
転され、出力端子３２ａから“Ｌ”の出力データＱａが
出力される。クロック信号ＣＫａが“Ｌ”になると、Ｎ
ＯＲゲート４５、及びＮＯＲゲート４６の出力がそれぞ
れ“Ｌ”，“Ｈ”となるが、ＮＯＲゲート４６の出力イ
ンピーダンスが、入力端子３１に接続された図示しない
入力側回路の出力インピーダンスよりも高いため、ノー
ドＮ３のレベルが入力データＤのレベルに支配され、該
ノードＮ３が“Ｈ”となる。そのため、ＮＯＲゲート４
５、及びＮＯＲゲート４６の出力は、それぞれ“Ｌ”，
“Ｈ”となる。これにより、入力データＤの的確なラッ
チが行える。

【００４６】このように、セット信号Ｓ、及びリセット
信号Ｒが共に“Ｌ”のとき、ＮＯＲゲート４５、及びＮ
ＯＲゲート４６は、オン状態となり、図３の回路は、Ｄ
−ＦＦとして動作する。

【００４７】また、リセット信号Ｒを“Ｈ”にすると、
ＮＯＲゲート４６がオフ状態となり、その出力側ノード
Ｎ３が“Ｈ”→“Ｌ”となる。この時、セット信号Ｓを
“Ｌ”にしておくので、ＮＯＲゲート４５の出力側ノー
ドＮ４は“Ｈ”となり、出力端子３２ａが“Ｈ”にリセ
ットされる。

【００４８】本実施例のクロック同期型ＦＦでは、セッ
ト及びリセット機能を有する他に、第１の実施例と同様
に、入力データＤの的確なラッチ動作が行えるため、素
子数を少なくでき、クロック信号配線が簡単になるとい
う利点を有している。

【００４９】第３の実施例 図４は、本発明の第３の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図であり、
図３の要素と共通の要素には、共通の符号が付されてい
る。

【００５０】このマスタ・スレーブ形Ｄ−ＦＦでは、図
３と同様に、入力端子３１、出力端子３２ａ，３２ｂ、
セット端子３３、及びリセット端子３４を備えている。 入力端子３１と出力端子３２ａ，３２ｂとの間には、図
３のＦＦ２２とそれぞれ同一回路からなるマスタ部２２
−１とスレーブ部２２−２とが縦続接続され、さらにそ
のスレーブ部２２−１の出力側にインバータ３５が接続
されている。

【００５１】即ち、マスタ部２２−１は、図３と同一の
ＦＥＴ４４−１、ＮＯＲゲート４５−１，４６−１、及
びノードＮ３−１，Ｎ４−１より構成され、該ノードＮ
４−１にスレーブ部２２−２が接続されている。同様に
、スレーブ部２２−２は、図３と同一のＦＥＴ４４−２
、ＮＯＲゲート４５−２，４６−２、及びノードＮ３−
２，Ｎ４−２より構成されている。ただし、図３と異な
り、ＦＥＴ４４−２が反転クロック信号ＣＫｂによりオ
ン，オフ動作し、さらにリセット端子３４がＮＯＲゲー
ト４５−２の入力側に接続されている。また、ノードＮ
４−２は、信号反転用のインバータ３５を介して反転出
力端子３２ｂに接続されている。

【００５２】また、ＮＯＲゲート４６−１の出力インピ
ーダンスは、図３と同様に、データ入力端子３１に接続
される図示しない入力データ供給用の入力側回路の出力
インピーダンスよりも高く設定され、さらに、ＮＯＲゲ
ート４６−２の出力インピーダンスは、ＮＯＲゲート４
５−１の出力インピーダンスよりも高く設定されている
。

【００５３】次に、表１の真理値表を参照しつつ、図４
のＤ−ＦＦの（ａ）セット時の動作、（ｂ）通常の動作
、（ｃ）リセット時の動作について説明する。

【００５４】

【表１】

【００５５】（ａ）セット時の動作（セット信号Ｓ：“
Ｈ”，リセット信号：“Ｌ”） 先ず、クロック信号ＣＫａが“Ｈ”、反転クロック信号
ＣＫｂが“Ｌ”の時、ＦＥＴ４４−２はオフ状態であり
、出力データＱａ、及び反転出力データＱｂのレベルは
ＮＯＲゲート４５−２，４６−２により保持されている
。この時、セット信号Ｓが“Ｌ”→“Ｈ”、リセット信
号が“Ｌ”→“Ｌ”では、ＮＯＲゲート４６−２の出力
側ノードＮ３−２のレベルは、ＮＯＲゲート４６−２の
入力の少なくとも一つ（セット入力側）が“Ｈ”となる
ため、“Ｌ”となる。従ってＮＯＲゲート４５−２の２
入力は共に“Ｌ”となり、ＮＯＲゲート４５−２の出力
レベル、即ち出力データＱａは“Ｈ”、反転出力データ
Ｑｂは“Ｌ”となってセット状態となる。

【００５６】次に、クロック信号ＣＫａが“Ｌ”、反転
クロック信号ＣＫｂが“Ｈ”に変化し、セット信号Ｓが
“Ｌ”→“Ｈ”、リセット信号Ｒが“Ｌ”→“Ｌ”に変
化した場合を考える。ＦＥＴ４４−２はオン状態であり
、ノードＮ４−１とノードＮ３−２は導通状態であり、
ノードＮ３−２のレベルはＮＯＲゲート４６−２の出力
インピーダンスがＮＯＲゲート４５−１の出力インピー
ダンスより大きいため、ＮＯＲゲート４５−１の出力レ
ベルに支配される。ＮＯＲゲート４５−１の出力レベル
は２入力の少なくとも一つ（セット入力側）が“Ｈ”で
あるため、“Ｌ”となる。従ってＮＯＲゲート４５−２
の２入力は共に“Ｌ”となり、ＮＯＲゲート４５−２の
出力レベル、即ち出力データＱａは“Ｈ”、反転出力デ
ータＱｂは“Ｌ”となってセット状態となる。

【００５７】（ｂ）通常の動作（セット信号Ｓ：“Ｌ”
，リセット信号：“Ｌ”） 初期状態として、“Ｌ”のクロック信号ＣＫａ、“Ｈ”
の反転クロック信号ＣＫｂ、及び“Ｈ”の入力データＤ
が印加され、またノードＮ４−１，Ｎ３−２が“Ｈ”、
ノードＮ３−１、出力データＱａが“Ｌ”であるとする
。

【００５８】クロック信号ＣＫａが“Ｈ”、反転クロッ
ク信号ＣＫｂが“Ｌ”になると、ＦＥＴ４４−１がオン
状態、ＦＥＴ４４−２がオフ状態となる。この時、入力
データＤは“Ｈ”、ＮＯＲゲート４６−１の出力は“Ｌ
”である。ところが、ＮＯＲゲート４６−１の出力イン
ピーダンスは、データ入力端子３１に接続された入力側
回路の出力インピーダンスより高い。そのため、ノード
Ｎ３−１のレベルは、入力データＤのレベルに支配され
、該ノードＮ３−１が“Ｈ”となり、ＮＯＲゲート４５
−１，４６−１の出力がそれぞれ“Ｌ”，“Ｈ”となる
。

【００５９】一方、ＦＥＴ４４−２はオフ状態であるが
、ノードＮ３−２にはＮＯＲゲート４６−２の出力側が
接続されているため、ノードＮ３−２は“Ｈ”の状態で
保持される。従って、ＮＯＲゲート４５−２，４６−２
の出力がそれぞれ“Ｌ”，“Ｈ”となり、ノードＮ３−
２はこの状態で安定状態となる。

【００６０】クロック信号ＣＫａが“Ｌ”、反転クロッ
ク信号ＣＫｂが“Ｈ”になると、ＦＥＴ４４−１がオフ
状態、ＦＥＴ４４−２がオン状態となる。ＦＥＴ４４−
１はオフ状態であるが、ノードＮ３−１にはＮＯＲゲー
ト４６−１の出力側が接続されているため、ノードＮ３
−１は“Ｈ”の状態で保持される。従って、ＮＯＲゲー
ト４５−１，４６−１の出力がそれぞれ“Ｌ”，“Ｈ”
となり、ノードＮ３−１はこの状態で安定状態となる。

【００６１】一方、ノードＮ３−２にはＮＯＲゲート４
６−２の出力側が接続されている。ところが、ＮＯＲゲ
ート４６−２の出力インピーダンスは、ＮＯＲゲート４
５−１の出力インピーダンスより高い。そのため、ノー
ドＮ３−２のレベルは、オン状態のＦＥＴ４４−２を介
してノードＮ４−１のレベルに支配されるため、“Ｌ”
となり、ＮＯＲゲート４５−２，４６−２の出力がそれ
ぞれ“Ｈ”，“Ｌ”となる。

【００６２】以上のように、このマスタ・スレーブ形Ｄ
−ＦＦも従来と同様に、クロック信号ＣＫａの立上がり
で入力データＤを入力し、それをクロック信号ＣＫａの
立下がりで出力データＱａの形で送出する。

【００６３】ここで、クロック信号ＣＫａと反転クロッ
ク信号ＣＫｂとが同時に“Ｌ”となった場合について説
明する。

【００６４】入力データＤ、反転クロック信号ＣＫｂ、
ノードＮ３−１及び出力データＱａが“Ｈ”、クロック
信号ＣＫａ、ノードＮ４−１及びノードＮ３−２が“Ｌ
”の状態から、クロック信号ＣＫａが“Ｈ”、反転クロ
ック信号ＣＫｂが“Ｌ”に変る時、ノードＮ３−１及び
出力データＱａは“Ｈ”、ノードＮ４−１，Ｎ３−２は
“Ｌ”のままである。

【００６５】クロック信号ＣＫａが“Ｈ”→“Ｌ”とな
るものの、反転クロック信号ＣＫｂが依然“Ｌ”のまま
であれば、ＦＥＴ４４−１，４４−２が共にオフ状態と
なる。ところが、ノードＮ３−１にはＮＯＲゲート４６
−１の出力側が接続されているため、ノードＮ３−１は
“Ｈ”の状態で保持される。そのため、ＮＯＲゲート４
５−１の出力は“Ｌ”、ＮＯＲゲート４６−１の出力は
“Ｈ”の状態で保持される。一方、ノードＮ３−２には
ＮＯＲゲート４６−２の出力側が接続されているため、
ノードＮ３−２は“Ｌ”の状態で保持される。従って、
ＮＯＲゲート４５−２の出力は“Ｈ”、ＮＯＲゲート４
６−２の出力は“Ｌ”の状態で保持される。

【００６６】このように、クロック信号ＣＫａと反転ク
ロック信号ＣＫｂとが同時に“Ｌ”となっても、マスタ
部２２−１及びスレーブ部２２−２内で保持している信
号が不確定にはならないので、Ｄ−ＦＦ回路として安定
に動作する。

【００６７】（ｃ）リセット時の動作（セット信号Ｓ：
“Ｌ”，リセット信号：“Ｈ”） 先ず、クロック信号ＣＫａが“Ｈ”、クロック信号ＣＫ
ｂが“Ｌ”の時、ＦＥＴ４４−２はオフ状態であり、出
力データＱａ、及び反転出力データＱｂのレベルはＮＯ
Ｒゲート４５−２，４６−２に保持されている。この時
、セット信号Ｓが“Ｌ”→“Ｈ”、リセット信号Ｒが“
Ｌ”→“Ｌ”になると、ＮＯＲゲート４５−２は少なく
とも一つの入力（リセット入力側）が“Ｈ”となるため
、その出力レベル、即ちノードＮ４−２は“Ｌ”となる
。従って出力データＱａは“Ｌ”、反転出力データＱｂ
は“Ｈ”となってリセット状態となる。

【００６８】次に、クロック信号ＣＫａが“Ｌ”、反転
クロック信号ＣＫｂが“Ｈ”の時に、セット信号Ｓが“
Ｌ”→“Ｌ”、リセット信号が“Ｌ”→“Ｈ”となった
場合を考える。ＦＥＴ４４−２はオン状態であり、ノー
ドＮ４−１とノードＮ３−２は導通状態であるが、ＮＯ
Ｒゲート４５−２の少なくとも一つの入力（リセット入
力側）が“Ｈ”となるため、クロック信号ＣＫａが“Ｈ
”、クロック信号ＣＫｂが“Ｌ”の時と同様に、出力デ
ータＱａは“Ｌ”、反転出力データＱｂは“Ｈ”となっ
てリセット状態となる。

【００６９】なお、ＮＯＲゲート４５−２の入力の一つ
であるリセット信号Ｒが“Ｈ”の時は、ＮＯＲゲート４
５−２の出力はセット信号Ｓの“Ｌ”，“Ｈ”にかかわ
らず“Ｌ”となる。従って図４は、リセット優先のマス
タ・スレーブ形Ｄ−ＦＦである。

【００７０】本実施例によれば、マスタ部２２−１及び
スレーブ部２２−２は、それぞれ図３のクロック同期型
ＦＦ２２で構成されている。そしてＮＯＲゲート４６−
１の出力インピーダンスを入力側回路の出力インピーダ
ンスよりも高く、ＮＯＲゲート４６−２の出力インピー
ダンスをＮＯＲゲート４５−１の出力インピーダンスよ
りも高く設定しているので、従来の図２のようなＦＥＴ
４，８を設けなくとも、入力データＤの的確なラッチ動
作が行える。そのため、素子数が大幅に減少し、クロッ
ク信号配線の簡単化という利点が得られる。

【００７１】第４の実施例 図５は、本発明の第４の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図である。

【００７２】このＤ−ＦＦでは、図４のインバータ３５
を省略し、ＮＯＲゲート４６−２の出力側から、反転出
力データＱｂを出力するようにしている。そのため、前
記第３の実施例と同様の利点を有する他に、インバータ
３５を省略しているので、回路構成が簡単になる。

【００７３】第５の実施例 図６は、本発明の第５の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図である。

【００７４】このＤ−ＦＦでは、入力端子３１、出力端
子３２ａ，３２ｂとの間に、図１のＦＦ２１と同一の回
路からなるマスタ部２１と、図４のスレーブ２２−２と
同一の回路からなるスレーブ部２２−２とが縦続接続さ
れ、さらにスレーブ２２−２の出力側にインバータ３５
が接続されている。

【００７５】このＤ−ＦＦでは、セット時の動作、通常
の動作、及びリセット時の動作は、図４の動作と同様で
ある。

【００７６】このＤ−ＦＦでは、前記第３の実施例と同
様の利点を有する他、マスタ部２１にはＮＯＲゲート等
の他のゲート回路に対し内部素子数の少ないインバータ
４３を用いたため、素子数を少なくできる。

【００７７】第６の実施例 図７は、本発明の第６の実施例を示すセット機能付きマ
スタ・スレーブ形Ｄ−ＦＦの回路図である。

【００７８】このＤ−ＦＦでは、図６のスレーブ部２２
−２に代えてスレーブ部２３をＦＥＴ４７、インバータ
４８、及びＮＯＲゲート４９で構成している。

【００７９】このＤ−ＦＦでは、セット動作及び通常の
動作が行われる。セット信号Ｓを入力することにより、
出力をセットすることができる。

【００８０】このＤ−ＦＦでは、前記第５の実施例と同
様の利点を有する他、図６のリセット機能が省略されて
おり、該リセット機能を省略したことに伴い、リセット
信号Ｒの引き回しのための配線がいらず、配線の設計が
簡単になる。

【００８１】第７の実施例 図８は、本発明の第７の実施例を示すリセット機能付き
マスタ・スレーブ形Ｄ−ＦＦの回路図である。

【００８２】このＤ−ＦＦでは、図７のスレーブ部２３
とほぼ同一の回路からなるマスタ部２３−１と、図１の
ＦＦ２１とほぼ同一の回路からなるスレーブ部２１−１
が縦続接続され、その出力側にインバータ３５が接続さ
れている。リセット端子３４がマスタ部２３−１のＮＯ
Ｒゲート４９−１及びスレーブ部２１−１のＮＯＲゲー
ト４２−１の入力側に接続されている。

【００８３】このＤ−ＦＦでは、図７のセット機能に代
えてリセット機能を設け、通常の動作に加えて出力をリ
セットすることができる。

【００８４】このＤ−ＦＦでは、前記第５の実施例と同
様の利点を有する他、配線の設計が簡単になる。

【００８５】なお、本発明は、上記実施例に限定されず
、種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。

【００８６】（Ｉ　）　　上記実施例では、スイッチン
グ素子をＦＥＴ４１，４４で構成したが、バイポーラト
ランジスタや、トランスファゲート等といった他のスイ
ッチング素子で構成してもよい。

【００８７】（ＩＩ）　　前記各実施例では、制御信号
により開閉するゲート回路を２入力ＮＯＲゲートで構成
したが、ＡＮＤゲート回路とインバータとを直列に接続
するようにしたり、否定入力ＡＮＤゲート等を用いて構
成してもよい。

【００８８】

【発明の効果】以上詳細に説明したように、第１の発明
では、入力データ取込み用のスイッチング素子と、その
出力側にループ状に接続されたデータ保持用の第１及び
第２のゲート回路とを設けて、クロック同期型のセット
またはリセット機能付きＦＦを構成したので、従来のよ
うに第１及び第２のゲート回路２段による帰還のループ
上から、スイッチング素子を省略することができる。そ
のため、回路構成素子数を減少でき、さらにスイッチン
グ素子が１つであるため、クロック信号配線が簡単にな
る。そのうえ、第２のゲート回路の出力インピーダンス
を、入力側回路の出力インピーダンスよりも高く設定し
ているので、入力データを的確にラッチすることができ
る。

【００８９】第２の発明によれば、第１の発明の第２の
ゲート回路をインバータで構成したので、回路構成素子
数の少ない、クロック信号配線がより簡単なセットまた
はリセット機能付きＦＦを構成できる。

【００９０】第３の発明によれば、第１の発明の第２の
ゲート回路をリセット信号のような他の制御信号により
開閉可能な回路構成としたため、回路構成素子数が少な
く、クロック信号配線が簡単なセット・リセット機能付
きＦＦを構成できる。

【００９１】第４の発明によれば、第１の発明のセット
またはリセット機能付きＦＦを単位回路としてその単位
回路を２段縦続接続してマスタ・スレーブ形ＤＦＦを構
成したので、前段と後段の各単位回路内のスイッチング
素子をオン，オフ動作させるためのクロック信号及びそ
の反転クロック信号が同時に“Ｌ”となった場合でも、
Ｄ−ＦＦの論理レベルが前段及び後段の各単位回路内で
保持される。そのため、Ｄ−ＦＦ回路として正しく動作
するようになり、誤動作の発生を防止して安定な動作が
可能となる。そのうえ、第１の発明のＦＦを用いて回路
を構成しているため、第１の発明と同様に、回路構成素
子数の減少と、クロック信号配線の簡単化という効果も
期待できる。

【００９２】第５の発明によれば、第４の発明の第２の
ゲート回路をインバータで構成したので、回路構成素子
数の少ない、クロック信号配線をより簡単化したセット
またはリセット機能付きＦＦを構成できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すセット機能付きク
ロック同期型ＦＦの回路図である。

【図２】従来のセット・リセット機能付きＤ−ＦＦの回
路図である。

【図３】本発明の第２の実施例を示すセット・リセット
機能付きクロック同期型ＦＦの回路図である。

【図４】本発明の第３の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図である。

【図５】本発明の第４の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図である。

【図６】本発明の第５の実施例を示すセット・リセット
機能付きマスタ・スレーブ形Ｄ−ＦＦの回路図である。

【図７】本発明の第６の実施例を示すセット機能付きマ
スタ・スレーブ形Ｄ−ＦＦの回路図である。

【図８】本発明の第７の実施例を示すリセット機能付き
マスタ・スレーブ形Ｄ−ＦＦの回路図である。

【符号の説明】

４１，４４，４４−１，４４−２，４７，４７−１ＦＥ
Ｔ（スイッチング素子） ４２，４２−１，４５，４５−１，４５−２ＮＯＲゲー
ト回路（第１のゲート回路）４８，４８−１　　　　　
　　　　　　　　　　　　　　　インバータ（第１のゲ
ート回路） ４６，４６−１，４６−２，４９，４９−１ＮＯＲゲー
ト回路（第２のゲート回路）４３，４３−１　　　　　
　　　　　　　　　　　　　　　インバータ（第２のゲ
ート回路） ＣＫａ，ＣＫｂ　　　　　　　　　　　　　　　　　　
　　クロック信号Ｄ　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　入力データＳ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　セット信号（制御信号） Ｒ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　リセット信号（制御信号）

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　クロック信号によりオン，オフ動作し
   て入力データを取込むスイッチング素子と、制御信号に
   より開閉し、前記スイッチング素子により取込まれた入
   力データを反転して出力する第１のゲート回路と、前記
   入力データを供給する入力側回路の出力インピーダンス
   よりも高い出力インピーダンスを有し、前記第１のゲー
   ト回路の出力を反転して前記第１のゲート回路の入力側
   へ帰還する第２のゲート回路とを、備えたことを特徴と
   するフリップフロップ回路。
2. 【請求項２】　　請求項１記載のフリップフロップ回路
   において、前記第２のゲート回路を、インバータで構成
   したフリップフロップ回路。
3. 【請求項３】　　請求項１記載のフリップフロップ回路
   において、前記第２のゲート回路を、他の制御信号によ
   り開閉可能な回路構成にしたフリップフロップ回路。
4. 【請求項４】　　請求項１記載のフリップフロップ回路
   を単位回路としてその単位回路を２段縦続接続し、前記
   前段及び後段の単位回路内の各スイッチング素子を相補
   的にオン，オフ動作する構成にし、前記前段の単位回路
   内の第１のゲート回路は前記制御信号としてセット信号
   またはリセット信号により開閉され、前記後段の単位回
   路内の第１のゲート回路は前記制御信号としてリセット
   信号またはセット信号により開閉され、かつ前記第２の
   ゲート回路の出力インピーダンスを前記前段の単位回路
   内の第１のゲート回路の出力インピーダンスよりも高く
   設定したフリップフロップ回路。
5. 【請求項５】　　請求項４記載のフリップフロップ回路
   において、前記前段の単位回路内の第２のゲート回路を
   、インバータで構成したフリップフロップ回路。