JPH04225614A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路（ＶＬ
ＳＩ）等に設けられるクロック同期型のフリップフロッ
プ回路（以下、ＦＦという）やマスタ・スレーブ形の遅
延型フリップフロップ回路（以下、Ｄ−ＦＦという）等
のＦＦに関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
香山晋編「超高速ＭＯＳデバイス」初版（昭６１−１２
−１５）（株）培風館、ｐ．２４３−２４４に記載され
るものがあった。以下、その構成を図を用いて説明する
。

【０００３】図２は、従来のマスタ・スレーブ形Ｄ−Ｆ
Ｆの構成例を示す回路図である。

【０００４】このマスタ・スレーブ形Ｄ−ＦＦは、入力
データＤを入力するためのデータ入力端子１と出力デー
タＱａを出力するデータ出力端子２とを備え、そのデー
タ入力端子１とデータ出力端子２との間には、ＦＦの単
位回路で構成されるマスタ部１０とスレーブ部２０とが
縦続接続されている。

【０００５】マスタ部１０は、データ入力端子１とノー
ドＮ１との間に接続された電界効果トランジスタ（以下
、ＦＥＴという）１１を有し、該ノードＮ１にはインバ
ータ１２を介してノードＮ２が接続されている。ノード
Ｎ２は、インバータ１３及びＦＥＴ１４を介してノード
Ｎ１に帰還接続されている。

【０００６】ノードＮ２に接続されるスレーブ部２０は
、マスタ部１０と同様に、ノードＮ２とＮ３の間に接続
されたＦＥＴ２１を有し、該ノードＮ３がインバータ２
２及びノードＮ４を介してデータ出力端子２に接続され
ている。ノードＮ４は、インバータ２３及びＦＥＴ２４
を介してノードＮ３に帰還接続されている。

【０００７】ＦＥＴ１１，２４はクロック信号ＣＫａで
オン，オフ動作し、ＦＥＴ１４，２１は反転クロック信
号ＣＫｂでオン，オフ動作する機能を有している。これ
らのクロック信号ＣＫａ及び反転クロック信号ＣＫｂは
、例えば複数のインバータ等で構成されたクロックパル
ス発生回路で生成される。

【０００８】図３は、図２の動作を示すタイムチャート
であり、この図を参照しつつ図２の動作を説明する。

【０００９】先ず、初期状態としては、低レベル（以下
、“Ｌ”という）のクロック信号ＣＫａ、高レベル（以
下、“Ｈ”という）の反転クロック信号ＣＫｂ、“Ｈ”
の入力データＤが印加され、ノードＮ１，Ｎ２，Ｎ３が
それぞれ“Ｌ”，“Ｈ”，“Ｈ”であるとする。

【００１０】時刻ｔ１で、クロック信号ＣＫａが“Ｈ”
、反転クロック信号ＣＫｂが“Ｌ”になると、ＦＥＴ１
１，２４がオン状態、ＦＥＴ１４，２１がオフ状態とな
る。そのため、ノードＮ１は入力データＤにより“Ｈ”
に、ノードＮ２はインバータ１２を介して“Ｌ”になり
、インバータ１３の出力が“Ｈ”となる。一方、ノード
Ｎ３はＦＥＴ２１がオフ状態のために“Ｈ”と変らない
ので、インバータ２２を介してデータ出力端子２から“
Ｌ”の出力データＱａが送出される。また、インバータ
２３の出力は“Ｈ”となり、ＦＥＴ２４がオン状態のた
め、ノードＮ３が“Ｈ”の状態で保持される。

【００１１】次に時刻ｔ２において、クロック信号ＣＫ
ａが“Ｌ”、反転クロック信号ＣＫｂが“Ｈ”になると
、ＦＥＴ１１，２４がオフ状態、ＦＥＴ１４，２１がオ
ン状態となる。そのため、ＦＥＴ１４のオン状態及びイ
ンバータ１３の出力により、ノードＮ１が“Ｈ”の状態
に保持され、さらにインバータ１２を介してノードＮ２
が“Ｌ”の状態に保持される。一方、ＦＥＴ２１がオン
状態、ＦＥＴ２４がオフ状態のため、ノードＮ３が“Ｌ
”になり、さらにインバータ２２を介してデータ出力端
子２から“Ｈ”の出力データＱａが送出される。

【００１２】以上のように、このＤ−ＦＦは、クロック
信号ＣＫａの立上がりで入力データＤを入力し、それを
クロック信号ＣＫａの立下がりで出力データＱａの形で
送出する。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
マスタ部１０及びスレーブ部２０をそれぞれ構成する単
位回路のＦＦ、及びその単位回路を縦続接続したマスタ
・スレーブ形Ｄ−ＦＦでは、次のような課題があった。

【００１４】（１）　　マスタ部１０とスレーブ部２０
とは、それぞれ４素子（４ゲート）で構成されており、
合計８素子が必要であり、素子数が多い。

【００１５】（２）　　クロック信号ＣＫａ及び反転ク
ロック信号ＣＫｂを合計４つのＦＥＴ１１，１４，２１
，２４に分配する必要があり、クロック信号配線が複雑
である。 （３）　　クロック信号ＣＫａと反転クロック信号ＣＫ
ｂが正確に逆相の関係でないこと等により、該クロック
信号ＣＫａと反転クロック信号ＣＫｂが同時に“Ｌ”と
なることがある。このように同時に“Ｌ”となると、マ
スタ・スレーブ形Ｄ−ＦＦが正常に動作しない。その理
由を以下説明する。

【００１６】図３のタイムチャートにおいて、時刻ｔ３
の時、入力データＤ、クロック信号ＣＫａ、ノードＮ１
、出力データＱａが“Ｈ”、反転クロック信号ＣＫｂ、
ノードＮ２，Ｎ３が“Ｌ”であったとする。次に時刻ｔ
４で、クロック信号ＣＫａが“Ｈ”→“Ｌ”となるもの
の、反転クロック信号ＣＫｂが“Ｌ”のままであれば、
ＦＥＴ１１，１４，２１，２４がすべてオフ状態となる
。そのため、ノードＮ１はインバータ１２の入力端子だ
けに、ノードＮ３はインバータ２２の入力端子だけにし
か接続されないことになり、どちらもレベルが確定しな
くなる。

【００１７】従って、その後の時刻ｔ５で反転クロック
信号ＣＫｂが“Ｈ”となっても、インバータ１２，１３
で保持されている信号は、時刻ｔ３〜ｔ４の間にデータ
入力端子１から入力された信号とは異なる。そのため、
データ出力端子２へ送出される信号も、もはやデータ入
力端子１に入力された信号とは異なるものとなり、正常
なＤ−ＦＦ回路として動作しなくなる。

【００１８】本発明は前記従来技術が持っていた課題と
して、素子数が多い点、クロック配線が複雑である点、
及びクロック信号及び反転クロック信号が同時に“Ｌ”
となるときに誤動作を生じる点について解決したＦＦを
提供するものである。

【００１９】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、クロック同期型のＦＦにおいて、ク
ロック信号によりオン，オフ動作して入力データを取込
むスイッチング素子と、前記スイッチング素子により取
込まれた入力データを反転して出力する第１のインバー
タと、第２のインバータとを、備えている。第２のイン
バータは、前記入力データを供給する入力側回路の出力
インピーダンスよりも高い出力インピーダンスを有し、
前記第１のインバータの出力を反転して前記第１のイン
バータの入力側へ帰還する機能を有している。

【００２０】第２の発明は、マスタ・スレーブ形のＤ−
ＦＦにおいて、前記第１の発明のＦＦを単位回路として
その単位回路を２段縦続接続している。そして、前段の
単位回路内の第２のインバータの出力インピーダンスを
、前記入力側回路の出力インピーダンスよりも高くし、
さらに後段の単位回路内の第２のインバータの出力イン
ピーダンスを、前段の単位回路内の第１のインバータの
出力インピーダンスよりも高く設定し、前記前段及び後
段の単位回路内の各スイッチング素子を相補的にオン，
オフ動作させる構成にしている。

【００２１】

【作用】第１の発明によれば、以上のようにクロック同
期型ＦＦを構成したので、クロック信号によりスイッチ
ング素子がオン状態となると、第２のインバータの出力
インピーダンスが入力側回路の出力インピーダンスより
も高いため、該入力データが該スイッチング素子を介し
て入力される。この入力データは、第１のインバータで
反転されて出力される。これにより、入力データの的確
なラッチが行なえる。

【００２２】クロック信号によりスイッチング素子がオ
フ状態となると、第１のインバータの出力が第２のイン
バータで反転されて該第１の入力側にフィードバックさ
れるので、取り込まれた入力データが該第１及び第２の
インバータのループで保持される。このように、入力デ
ータを保持するループを構成する第１及び第２のインバ
ータのうち、該第２のインバータの出力インピーダンス
を入力側回路の出力インピーダンスよりも高く設定した
ので、入力データの的確なラッチ動作が行なえ、それに
よって回路構成素子数の減少と、クロック信号配線の簡
単化が図れる。第２の発明によれば、第１の発明のＦＦ
を用いてマスタ・スレーブ形Ｄ−ＦＦを構成したので、
クロック信号に基づき前段の単位回路内のスイッチング
素子がオン状態となると、後段の単位回路内のスイッチ
ング素子がオフ状態となり、入力データが前段の単位回
路にラッチされる。クロック信号に基づき、前段の単位
回路内のスイッチング素子がオフ状態になると、後段の
単位回路内のスイッチング素子がオン状態となり、前記
前段の単位回路にラッチされた入力データが、後段の単
位回路から出力される。

【００２３】ここで、クロック信号に基づき、前段の単
位回路内のスイッチング素子と後段の単位回路内のスイ
ッチング素子とが同時にオフ状態となった場合でも、前
段及び後段の各単位回路内で保持しているデータが不確
定にはならないので、Ｄ−ＦＦ回路として安定に動作す
る。従って、前記課題を解決できるのである。

【００２４】

【実施例】図１は、本発明の第１の実施例を示すクロッ
ク同期型ＦＦの回路図である。

【００２５】このクロック同期型ＦＦは、入力データＤ
を入力するデータ入力端子３１と、出力データＱａを出
力するデータ出力端子３２とを備えている。データ入力
端子３１は、スイッチング素子である例えばＦＥＴ４１
のドレインに接続され、該ＦＥＴ４１のソースがノード
Ｎ１１に接続されている。ノードＮ１１は、第１のイン
バータ４２を介してノードＮ１２に接続されている。ノ
ードＮ１２は、データ出力端子３２に接続されると共に
、インバータ４３を介してノードＮ１１に帰還接続され
ている。

【００２６】ＦＥＴ４１は、クロック信号ＣＫａが“Ｈ
”になるとオン状態となり、“Ｌ”になるとオフ状態に
なる機能を有している。第２のインバータ４３の出力イ
ンピーダンスは、データ入力端子３１に接続された図示
しない入力データ供給用の入力側回路の出力インピーダ
ンスよりも高く設定されている。

【００２７】次に、動作を説明する。

【００２８】初期状態として、“Ｌ”のクロック信号Ｃ
Ｋａ、及び“Ｈ”の入力データＤが印加され、また、ノ
ードＮ１２が“Ｈ”、ノードＮ１１が“Ｌ”であるとす
る。クロック信号ＣＫａが“Ｈ”になると、ＦＥＴ４１
がオン状態となる。このとき、入力データＤは“Ｈ”、
インバータ４３の出力は“Ｌ”であるが、該インバータ
４３の出力インピーダンスは、データ入力端子３１に接
続された入力側回路の出力インピーダンスよりも高いた
め、ノードＮ１１のレベルが入力データＤのレベルに支
配され、該ノードＮ１１が“Ｈ”となる。そのため、イ
ンバータ４２，４３の出力は、それぞれ“Ｌ”，“Ｈ”
となる。従って、入力データＤの的確なラッチが行える
。

【００２９】次に、クロック信号ＣＫａが“Ｌ”になる
と、ＦＥＴ４１がオフ状態となる。ＦＥＴ４１はオフ状
態であるが、ノードＮ１１にはインバータ４３の出力が
接続されているため、該ノードＮ１１が“Ｈ”の状態で
保持される。従って、インバータ４２，４３の出力がそ
れぞれ“Ｌ”，“Ｈ”となり、ノードＮ１１はこの状態
で安定状態となる。

【００３０】本実施例のクロック同期型ＦＦでは、第２
のインバータ４３の出力インピーダンスを入力側回路の
出力インピーダンスよりも高く設定しているので、従来
の図２のようなＦＥＴ１４，２４を設けなくとも、入力
データＤの的確なラッチ動作が行える。そのため、クロ
ック同期型ＦＦを３素子で構成でき、素子数を少くでき
る。しかも、ＦＥＴ４１は１つでよいため、そのＦＥＴ
４１をオン，オフ動作させるためのクロック信号配線が
簡単になるという利点を有している。

【００３１】図４は、本発明の第２の実施例を示すマス
タ・スレーブ形Ｄ−ＦＦの回路図である。

【００３２】このマスタ・スレーブ形Ｄ−ＦＦは、入力
データＤを入力するデータ入力端子５１と出力データＱ
ａを出力するデータ出力端子５２とを備え、その間には
マスタ部６０とスレーブ部７０とが縦続接続されている
。

【００３３】マスタ部６０とスレーブ部７０とは、それ
ぞれ図１のクロック同期型ＦＦで構成されている。

【００３４】即ち、マスタ部６０は、データ入力端子５
１とノードＮ２１との間に接続されたＦＥＴ６１を有し
、該ノードＮ２１がインバータ６２を介してノードＮ２
２に接続されている。ノードＮ２２は、インバータ６３
を介してノードＮ２１に帰還接続されている。ＦＥＴ６
１は、クロック信号ＣＫａの“Ｈ”によってオン状態と
なり、“Ｌ”によってオフ状態となる機能を有している
。

【００３５】ノードＮ２１に接続されたスレーブ部７０
は、マスタ部６０と同様に、ノードＮ２２とＮ２３との
間に接続されたＦＥＴ７１を有している。ノードＮ２３
には、インバータ７２を介してノードＮ２４が接続され
ている。ノードＮ２４は、データ出力端子５２に接続さ
れると共に、インバータ７３を介してノードＮ２３に帰
還接続されている。ＦＥＴ７１は、反転クロック信号Ｃ
Ｋｂの“Ｈ”によってオン状態、“Ｌ”によってオフ状
態となる機能を有し、ＦＥＴ６１と相補的にオン，オフ
動作する機能を有している。

【００３６】インバータ６３の出力インピーダンスは、
データ入力端子５１に接続される図示しない入力データ
供給用の入力側回路の出力インピーダンスよりも高く設
定されている。さらに、インバータ７３の出力インピー
ダンスは、インバータ６２の出力インピーダンスよりも
高く設定されている。

【００３７】図５は、図４の動作を示すタイムチャート
であり、この図を参照しつつ図４に示すマスタ・スレー
ブ形Ｄ−ＦＦの動作を説明する。

【００３８】初期状態として、“Ｌ”のクロック信号Ｃ
Ｋａ、“Ｈ”の反転クロック信号ＣＫｂ、及び“Ｈ”の
入力データＤが印加され、またノードＮ２２，Ｎ２３が
“Ｈ”、ノードＮ２１、出力データＱａが“Ｌ”である
とする。

【００３９】時刻ｔ１において、クロック信号ＣＫａが
“Ｈ”、反転クロック信号ＣＫｂが“Ｌ”になると、Ｆ
ＥＴ６１がオン状態、ＦＥＴ７１がオフ状態となる。こ
の時、入力データＤは“Ｈ”、インバータ６３の出力は
“Ｌ”である。ところが、インバータ６３の出力インピ
ーダンスは、データ入力端子５１に接続された入力側回
路の出力インピーダンスより高い。そのため、ノードＮ
２１のレベルは入力データＤのレベルに支配され、該ノ
ードＮ２１が“Ｈ”となり、インバータ６２，６３の出
力がそれぞれ“Ｌ”，“Ｈ”となる。一方、ＦＥＴ７１
はオフ状態であるが、ノードＮ２３にはインバータ７３
の出力が接続されているため、ノードＮ２３は“Ｈ”の
状態で保持される。従って、インバータ７２，７３の出
力がそれぞれ“Ｌ”，“Ｈ”となり、ノードＮ２３はこ
の状態で安定状態となる。

【００４０】時刻ｔ２でクロック信号ＣＫａが“Ｌ”、
反転クロック信号ＣＫｂが“Ｈ”になると、ＦＥＴ６１
がオフ状態、ＦＥＴ７１がオン状態となる。ＦＥＴ６１
はオフ状態であるが、ノードＮ２１にはインバータ６３
の出力が接続されているため、ノードＮ２１は“Ｈ”の
状態で保持される。従って、インバータ６２，６３の出
力がそれぞれ“Ｌ”，“Ｈ”となり、ノードＮ２１はこ
の状態で安定状態となる。

【００４１】一方、ノードＮ２３にはインバータ７３の
出力が接続されている。ところが、インバータ７３の出
力インピーダンスは、インバータ６２の出力インピーダ
ンスより高い。そのため、ノードＮ２３のレベルは、オ
ン状態のＦＥＴ７１を介してノードＮ２２のレベルに支
配されるため、“Ｌ”となり、インバータ７２，７３の
出力がそれぞれ“Ｈ”，“Ｌ”となる。

【００４２】以上のように、このマスタ・スレーブ形Ｄ
−ＦＦも従来と同様に、クロック信号ＣＫａの立上がり
で入力データＤを入力し、それをクロック信号ＣＫａの
立下がりで出力データＱａの形で送出する。

【００４３】ここで、クロック信号ＣＫａと反転クロッ
ク信号ＣＫｂとが同時に“Ｌ”となった場合について説
明する。

【００４４】図５の時刻ｔ３で、入力データＤ、反転ク
ロック信号ＣＫｂ、ノードＮ２１及び出力データＱａが
“Ｈ”、クロック信号ＣＫａ、ノードＮ２２及びＮ２３
が“Ｌ”の状態から、クロック信号ＣＫａが“Ｈ”、反
転クロック信号ＣＫｂが“Ｌ”に変る時、ノードＮ２１
及び出力データＱａは“Ｈ”、ノードＮ２２，Ｎ２３は
“Ｌ”のままである。

【００４５】時刻ｔ４で、クロック信号ＣＫａが“Ｈ”
→“Ｌ”となるものの、反転クロック信号ＣＫｂが依然
“Ｌ”のままであれば、ＦＥＴ６１，７１が共にオフ状
態となる。ところが、ノードＮ２１にはインバータ６３
の出力端子が接続されているため、ノードＮ２１は“Ｈ
”の状態で保持される。そのため、インバータ６２の出
力は“Ｌ”、インバータ６３の出力は“Ｈ”の状態で保
持される。一方、ノードＮ２３にはインバータ７３の出
力端子が接続されているため、ノードＮ２３は“Ｌ”の
状態で保持される。従って、インバータ７２の出力は“
Ｈ”、インバータ７３の出力は“Ｌ”の状態で保持され
る。

【００４６】このように、クロック信号ＣＫａと反転ク
ロック信号ＣＫｂとが同時に“Ｌ”となっても、マスタ
部６０及びスレーブ部７０内で保持している信号が不確
定にはならないので、Ｄ−ＦＦ回路として安定に動作す
る。

【００４７】しかも、マスタ部６０及びスレーブ部７０
は、それぞれ図１のクロック同期型ＦＦで構成されてい
るため、回路を構成する素子数の減少と、クロック信号
配線の簡単化という利点も得られる。

【００４８】図６は、本発明の第３の実施例を示すマス
タ・スレーブ形Ｄ−ＦＦの回路図であり、図４中の要素
と共通の要素には共通の符号が付されている。

【００４９】このマスタ・スレーブ形Ｄ−ＦＦでは、ス
レーブ部７０のノードＮ２４に、信号反転用のインバー
タ８１を介して反転出力データＱｂを出力するための反
転データ出力端子８２が接続されている。

【００５０】このような回路構成では、データ出力端子
５２及び反転データ出力端子８２より、互いに反転した
出力データＱａ及び反転出力データＱｂを送出すること
ができる。

【００５１】なお、本発明は、上記実施例に限定されず
、種々の変形が可能である。

【００５２】（Ｉ　）　　図１のノードＮ１２に、イン
バータを介して反転データ出力端子を接続することによ
り、図６と同様に、互いに反転した出力データＱａ及び
反転出力データＱｂを送出することができる。

【００５３】（ＩＩ）　　図１、図４、及び図６では、
スイッチング素子をＦＥＴ４１，６１，７１で構成した
が、バイポーラトランジスタや、ＮＯＲゲート等といっ
た他のスイッチング素子で構成してもよい。

【００５４】

【発明の効果】以上詳細に説明したように、第１の発明
では、入力データ取込み用のスイッチング素子と、その
出力側にループ状に接続されたデータ保持用の第１及び
第２のインバータとを設けて、クロック同期型のＦＦを
構成したので、従来のように第１及び第２のインバータ
２段による帰還のループ上から、スイッチング素子を省
略することができる。そのため、回路構成素子数を減少
でき、さらにスイッチング素子が１つであるため、クロ
ック信号配線が簡単になる。そのうえ、第２のインバー
タの出力インピーダンスを、入力側回路の出力インピー
ダンスよりも高く設定しているので、入力データを的確
にラッチすることができる。

【００５５】第２の発明によれば、第１の発明のＦＦを
単位回路としてその単位回路を２段縦続接続してマスタ
・スレーブ形ＤＦＦを構成したので、前段と後段の各単
位回路内のスイッチング素子をオン，オフ動作させるた
めのクロック信号及びその反転クロック信号が同時に“
Ｌ”となった場合でも、Ｄ−ＦＦの論理レベルが前段及
び後段の各単位回路内で保持される。そのため、Ｄ−Ｆ
Ｆ回路として正しく動作するようになり、誤動作の発生
を防止して安定な動作が可能となる。そのうえ、第１の
発明のＦＦを用いて回路を構成しているため、第１の発
明と同様に、回路構成素子数の減少と、クロック信号配
線の簡単化という効果も期待できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すクロック同期型Ｆ
Ｆの回路図である。

【図２】従来のマスタ・スレーブ形Ｄ−ＦＦの回路図で
ある。

【図３】図２のタイムチャートである。

【図４】本発明の第２の実施例を示すマスタ・スレーブ
形Ｄ−ＦＦの回路図である。

【図５】図４のタイムチャートである。

【図６】本発明の第３の実施例を示すマスタ・スレーブ
形Ｄ−ＦＦの回路図である。

【符号の説明】

４１　　ＦＥＴ（スイッチング素子） ４２　　第１のインバータ ４３　　第２のインバータ ６０　　マスタ部 ６１　　ＦＥＴ（スイッチング素子） ６２　　第１のインバータ ６３　　第２のインバータ ７０　　スレーブ部 ７１　　ＦＥＴ（スイッチング素子） ７２　　第１のインバータ ７３　　第２のインバータ Ｄ　　　　入力データ Ｑａ　　出力データ Ｑｂ　　反転出力データ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　クロック信号によりオン，オフ動作し
   て入力データを取込むスイッチング素子と、前記スイッ
   チング素子により取込まれた入力データを反転して出力
   する第１のインバータと、前記入力データを供給する入
   力側回路の出力インピーダンスよりも高い出力インピー
   ダンスを有し、前記第１のインバータの出力を反転して
   前記第１のインバータの入力側へ帰還する第２のインバ
   ータとを、備えたことを特徴とするフリップフロップ回
   路。
2. 【請求項２】　　請求項１記載のフリップフロップ回路
   を単位回路としてその単位回路を２段縦続接続し、前記
   前段の単位回路内の第２のインバータの出力インピーダ
   ンスを前記入力側回路の出力インピーダンスよりも高く
   し、前記後段の単位回路内の第２のインバータの出力イ
   ンピーダンスを前記前段の単位回路内の第１のインバー
   タの出力インピーダンスよりも高くし、前記前段及び後
   段の単位回路内の各スイッチング素子を相補的にオン，
   オフ動作させる構成にしたことを特徴とするフリップフ
   ロップ回路。