KR930004270B1

KR930004270B1 - CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터

Info

Publication number: KR930004270B1
Application number: KR1019900014146A
Authority: KR
Inventors: 주신
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-09-07
Filing date: 1990-09-07
Publication date: 1993-05-22
Also published as: KR920007345A

Abstract

내용 없음.

Description

CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터

제1a도는 종래의 CMOS로 구성된 T형 플립플롭의 회로도이다.

제1b도는 제1a도의 회로 심볼이다.

제1c도는 제1a도의 동작 타이밍도이다.

제2a도는 제1a도의 T형 플립플롭을 이용한 8진카운터 회로도이다.

제2b도는 제2a도의 동작 타이밍도이다.

제3a도는 본 발명의 CMOS로 구성된 T형 플립플롭의 회로도이다.

제3b도는 제3a도의 회로 심볼이다.

제3c도는 제3a도의 동작 타이밍도이다.

제4a도는 제3a도의 T형 플립플롭을 이용한 8진카운터 회로도이다.

제4b도는 제4a도의 동작 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 입력래치수단 11 : 출력래치수단

12 : 제1래치수단 13 : 제2래치수단

14 : 출력궤환수단 15 : 게이트수단

16 : 선택수단 T1~T12 : CMOS 전송게이트

INV1~INV10 : 인버터 PMOS : PMOS 트랜지스터

NAND : NAND 게이트 NOR1, NOR2 : NOR 게이트

본 발명은 CMOS(Complementary metal oxide semicondutor) T형 플립플롭 및 이를 이용한 N진 카운터에 관한 것으로, 특히 고주파수에서 동작하는 T형 플립플롭을 이용한 카운터 설계시 발생되는 해저드 문제를 제거하고 카운터의 설계가 간단하고 편리한 CMOS T형 플립플롭 및 이를 이용한 N지 카운터에 관한 것이다.

종래의 일반적인 CMOS T형 플립플롭은 제1a도에 있어서, 정상동작시에 클럭신호의 하강엣지에서 궤환되는 제2출력신호를 접수하고 반전출력하고 클럭신호의 상승엣지에서 접수된 상태신호를 래치하는 입력래치수단(10), 리세트 동작시에 기저상태의 제1출력신호를 바랭하고 상기 정상동작시에 상기 클럭신호의 상승엣지에서 상기 입력래치수단의 출력신호를 접수해서 반전출력하고 클럭신호의 하강엣지에서 접수된 상기 입력상태신호를 래치하여 한쌍의 상보형 제1 및 제2출력신호를 출력하는 출력래치수단(11)으로 구성되어진다.

상기 입력래치수단(10)은 전송게이트(T1, T2)와 인버터(INV2, INV3)로 구성되고 상기 출력래치수단(11)은 전송게이트(IVN4)와 NOR게이트(NOR1)으로 구성되어진다.

제1b도는 제1a도의 회로심볼을 나타낸 것이다. 제1c도의 제1a도에 대한 동작 타이밍도를 이용하여 제1a도를 설명하면 리세트 입력(Reset)이 "하이"레벨이면 출력(Q)은 NOR게이트(NOR1)에 반전되어 출력(Q)은 "로우"레벨로 리세트되고 반전출력(QB)은 인버터(INV4)에 의해 반전되어 "하이"레벨이 된다.

다음에 리세트입력(Reset)이 "로우"레벨이 되고 클럭입력(CLK1)이 "로우"레벨이면 전송게이트(T1,T4)가 온되고 반전출력(QB)의 "하이"레벨신호가 전송게이트(T1, T4)에 의해서 전송되어 노드(A, C)는 "하이"레벨이 된다.

상기 노드(A)의 "하이"레벨은 인버터(INV2)에 의해 반전되어 노드(B)는 "로우"레벨이 되고 상기 노드(C)의 "하이"레벨은 NOR게이트(NOR1)에 의해 반전되어 출력(Q)을 "로우"레벨로 유지한다.

다음에 클럭입력(CLK1)이 "하이"레벨로 되면 전송게이트(T2, T3)가 온되고 상기 노드(B)의 "로우"레벨 신호가 궤환형 폐회로(INV3, T2, INV2)를 통하여 유지되고 전송게이트(T3)를 통해서 전송되어 상기 노드(C)는 "로우"레벨이 되고 NOR게이트(NOR1)에 의해 반전되어 출력(Q)을 "하이"레벨로 한다. 다음에 클럭입력이 "로우"레벨이 되면 상기 전송게이트(T1, T4)가 온되고 반전출력(QB)의 "로우"레벨신호가 전송게이트(T4)를 통해서 전송되어 노드(A, C)는 "로우"레벨이 된다. 상기 노드(A)신호는 인버터(INV2)에 의해 반전되어 노드(B)를 "하이"레벨로 한다. 상기 노드(C)의 "하이"레벨신호는 NOR게이트(NOR1)에 의해 반전되어 출력(Q)을 "하이"레벨로 유지한다. 다음에 클럭입력이 "하이"레벨이 되면 전송게이트(T2, T3)가 온되고 상기 노드(B)의 "하이"레벨신호가 궤환형 폐회로 (INV3, T2, INV2)를 거쳐서 유지되고 상기 전송계이트(T3)에 의해 전송되어 상기 노드(C)를 "하이"레벨로 한다. 상기 노드(C)는 NOR게이트(NOR1)에 의해 반전되어 출력(Q)을 "로우"레벨로 한다. 여기에서 클럭입력이 있은 다음 출력(Q)이 출력되는데에 △d0만큼의 지연시간이 발생한다. 결과적으로 제1a도의 T형 플립플롭 회로는 클럭입력이 "로우"레벨에서 "하이"레벨로 상승할때 출력을 토글(toggle)한다.

제2a도는 제1b도의 T형 플립플롭 회로심볼을 사용하여 8진 카운터를 구성한 것으로서, 세개의 T형 플립플롭의 리세트단자(R)를 공통 접속한 리세트 입력단자(Reset1), 제1클럭입력단자(CLK1)에 클럭입력(CLK1)을 입력하고 제1출력(Q1)과 제1반전출력(QB1)을 출력하는 제1T형 플립플롭, 상기 제1반전출력(QB1)을 제2클럭입력단자(CK2)에 입력하고 제2출력(Q1)과 제2반전출력(QB2)을 출력하는 제2T형 플립플롭, 상기 제2반전출력(QB1)을 제3클럭입력단자(CK3)에 입력하고 제3출력(Q3)을 출력하는 제3T형 플립플롭으로 구성되어 있다.

제2a도의 동작을 제2b도를 이용하여 설명하면 다음과 같다.

리세트입력단자(Reset1)에 "하이"레벨을 입력하여 세개의 T형 플립플롭을 리세트하고 제1T형 플립플롭의 클럭단자(CLK1)에 클럭입력(CLK1)이 가해지면 제1T형 플립플롭은 클럭입력(CLK1)의 상승천이에서 △d1만큼 지연되어 제1출력(Q1)을 토글한다. 제1T형 플립플롭의 제1반전출력(QB1)이 제2T형 플립플롭의 클럭단자(CK2)에 인가되면 제2T형 플립플롭은 제1반전출력(QB1)의 상승천이에서 △d2만큼 지연되어 제2출력(Q2)을 토글한다. 제2T형 플립플롭의 제2반전출력(QB2)이 제3T형 플립플롭의 클럭단자(CK3)에 인가되면 제3T형 플립플롭은 제2반전출력(QB2)의 상승 천이에서 △d3만큼 지연되어 제3출력(Q3)을 토글한다.

결국, 클럭입력(CLK1)의 상승 천이에서 제3T형 플립플롭의 출력(Q3)이 발생하기까지는 △d1+△d2+△d3의 지연시간이 생기게 된다. 따라서 상기 T형 플립플롭을 수십게 연결하여 카운터를 설계할 경우에 설계된 카운터가 고주파수에서 동작하는 경우에는 각 T형 플립플롭의 지연시간에 의해 해저드(hazard) 문제가 발생하게 된다. 그리고 상기 제1a도의 T형 플립플롭을 수십게 연결하여 동기식 카운터를 설계하는 경우에는 해저드 문제는 방지할 수 있지만 게이트가 많이 접속되어 카운터설계가 복잡해지는 문제가 있다.

본 발명의 목적은 특히 고주파수에서 동작하는 T형 플립플롭을 이용한 카운터의 설계시에 추가적인 게이트의 접속없이 단지 n개의 T형 플립플롭을 연결함으로서 n비트의 카운터 설계가 가능한 T형 플립플롭을 제공하는데 있다.

본 발명의 다른 목적은 상기 T형 플립플롭을 이용한 N진 카운터를 제공하는데 있다.

이와 같은 목적을 달성하기 위하여 본 발명의 T형 플립플롭은 제1클럭신호의 하강엣지에서 궤환된 출력신호를 반전시켜 접수하고 상기 제1클럭신호의 상승엣지에서 접수된 신호를 래치하기 위한 제1래치수단; 상기 제1클럭신호의 상승엣지에서 상기 제1래치수단에 래치된 신호를 반전시켜 접속하고 상기 제1클럭신호이 하강엣지에서 접수된 신호를 래치하고, 상기 접수된 신호와 이 접수된 신호를 반전시킨 신호를 각각 제1 및 제2출력신호로 발생하기 위한 제2래치수단, 제어신호에 응답하여 토글동작시에는 상기 제2래치수단의 제2출력신호를, 그외에는 제1출력신호를 선택하여 상기 입력래치수단에 궤환시키기 위한 출력궤환수단; 및 상기 제2래치수단의 출력신호에 응답하여 상기 제어신호를 다음단의 제어신호로 공급하기 위한 게이트 수단을 구비하여서 된 것을 특징으로 한다.

또한 본 발명의 다른 목적을 달성하기 위한 N진 카운터는 상기 CMOS T형 플립플롭을 N개의 종속연결하되, 첫단의 제어신호는 그의 제2출력신호가 궤환되도록 제1상태로 고정시키고 나머지 단들은 그의 전단의 게이트수단의 출력신호를 그의 제어신호로 입력되도록 종속연결하여서 된 것을 특징으로 한다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.

제3a도에 있어서, 제1래치수단(12)은 전송게이트(T9, T10), NAND 게이트(NAND)와 인버터(INV8)로 구성되고, 제2래치수단(13)은 전송게이트(T11, T12), 인버터(INV9, INV10), PMOS트랜지스터(PMOS)로 구성되고, 출력궤환수단(14)은 전송게이트(T5, T6)와 인버터(IN5)로 구성되고, 게이트수단(15)은 NOR 게이트(NOR2)로 구성되고, 선택수단(16)은 전송게이트(T7, T8)와 인버터(INV7)로 구성되어 있다.

제3b도에 나타낸 제3a도의 동작 타이밍도를 이용하여 본 발명의 CMOS T형 플립플롭의 동작을 설명하면, 리세트입력(Reset2)이 "로우"레벨이면 PMOS트랜지스터(PMOS)를 온하여 노드(Z)를 풀업하고 인버터(INV9)에 의해 반전하여 출력(QQ)을 "로우"레벨로 리세트하게 된다.

상기 출력(QQ)을 "로우"레벨이나 "하이"레벨의 상태로 세트시키기 위해서는 상기 리세트입력(Reset2)을 "하이"레벨로 하고 클럭입력(CLK2)이 "하이"레벨이 상태에서 입력(IN1)에 "하이"레벨의 입력이 가해지면 전송게이트(T7)가 온되어 입력(IN1)의 "하이"레벨이 노드(X)로 전송되고 클럭입력(CLK3)이 "로우"레벨이면 전송게이트(T9, T12)가 온되고 노드(X)의 "하이"레벨신호가 전송게이트(T9)에 의해 전송되고 NAND게이트(NAND)에 의해 반전되어 노드(Y)는 "로우"레벨로 되고 출력(QQ)은 궤환형 폐회로(INV10, T12, INV9)에 의해 반전되어 이전상태를 유지한다. 다음에 클럭입력(CLK3)이 "하이"레벨이면 전송게이트(T10, T11)가 온되고 노드(Y)의 "로우"레벨이 궤환형 폐회로(INV8, T10, NAND)에 의해서 유지되고 전송게이트(T11)을 통하여 노드(Z)에 전송되고 인버터(INV9)에 의해 반전되어 출력(QQ)을 "하이"레벨로 세트한다.

즉, 클럭입력(CLK2)이 "하이"레벨인 상태에서 입력(IN1)에 "하이"레벨의 입력이 가해지면 클럭입력(CLK3)한 주기 뒤에 출력(QQ)은 "하이"레벨로 세트된다. 다음에 클럭입력(CLK2)이 "하이"레벨인 상태에서 입력(IN1)에 "로우"레벨의 입력이 인가되면 전송게이트(T7)에 의해 전송되어 노드(X)는 "로우"레벨이 되고 클럭입력(CLK3)이 "로우"레벨이면 전송게이트(T9, T12)가 온되고 노드(X)의 "로우"레벨신호가 전송게이트(T9)에 의해 전송되고 NAND게이트(NAND)에 의해 반전되어 노드(Y)는 "하이"레벨로 되고 클럭입력(CLK3)이 "하이"레벨로 되면 전송게이트(T10, T11)가 온되어 노드(Y)의 "하이"레벨신호가 궤환형 폐회로(INV8, T10, NAND)에 의해서 유지되고 전송게이트(T11)를 통하여 노드(Z)에 전송되고 인버터(INV9)에 의해 반전되어 출력(QQ)을 "로우"레벨로 세트한다.

즉, 클럭입력(CLK2)이 "하이"레벨인 상태에서 입력(IN1)에 "로우"레벨의 입력이 가해지면 클럭입력(CLK3)한 주기 뒤에 출력(QQ)을 "로우"레벨로 세트한다.

출력(QQ)을 "로우"레벨로 리세트하고 리세트입력(Reset2)을 "하이"레벨, 입력(IN1)과 클럭입력(CLK2)을 "로우"레벨, 입력(IN2)을 "하이"레벨로 하면 PMOS트랜지스터(PMOS)는 오프되고 전송게이트(T2, T8)가 온되어 반전출력(QQB)의 "하이"레벨신호가 노드(X)로 궤환된다. 이때 클럭입력(CLK3)이 "로우"레벨이면 전송게이트(T9, T12)가 온되고 노드(X)의 "하이"레벨신호가 전송게이트(T9)에 의해 전송되고 NAND게이트(NAND)에 의해서 반전되어 노드(Y)는 "로우"레벨이 되고 출력(QQ)은 궤환형 폐회로(INV10, T12, INV9)에 의해 유지된다. 다음에 클럭입력(CLK3)이 "하이"레벨로 되면 전송게이트(T10, T11)가 온되고 노드(Y)의 "로우"레벨신호가 궤환형 폐회로(INV8, T10, NAND)에 의해서 "로우"레벨로 유지되고 전송게이트(T11)를 통하여 노드(Z)에 전송되고 인버터(INV9)에 의해 반전되어 출력(QQ)은 "하이"레벨로 된다. 출력(QQ)이 "하이"레벨로 되면 인버터(INV10)에 의해 반전되어 반전출력(QQB)은 "로우"레벨로 되고 NOR게이트(NOR2)에 의해 반전되어 출력(OUT)은 "하이"레벨로 된다.

즉, 출력(QQ)신호는 클럭입력(CLK3)이 "하이"레벨로 된 후 △d4만큼 지연된 후 출력되고, 출력(OUT)은 입력(IN2)이 "하이"레벨이고 출력(QQ)이 "하이"레벨로 되면 "하이"레벨로 된다.

그리고 반전출력(QQB)는 전송게이트(T5, T8)에 의해서 궤환되어 노드(X)는 "로우"레벨이 된다. 이때 클럭입력(CLK3)이 "로우"레벨이면 전송게이트(T9, T12)가 온되고 노드(X)의 "로우"레벨신호가 전송게이트(T9)에 의해 전송되고 NAND게이트(NAND)에 의해서 반전되어 노드(Y)는 "하이"레벨이 된다. 출력(QQ)은 궤환형 폐회로(INV10, T12, INV9)에 의해서 "하이"레벨로 유지된다. 다음에 클럭입력(CLK3)이 "하이"레벨로 되면 전송게이트(T10, T11)가 온되어 노드(Y)의 "하이"레벨신호가 궤환형 폐회로(INV8, T10, NAND)에 의해서 유지되고 전송게이트(T11)를 통하여 전송되고 인버터(INV9)에 의해 반전되어 출력(QQ)은 "로우"레벨로 된다.

출력(QQ)이 "로우"레벨로 되면 인버터(INV10)에 의해 반전되어 출력(QQB)이 "하이"레벨로 되고 NOR게이트(NOR2)에 의해 반전되어 출력(OUT)이 "로우"레벨로 된다. 여기에서 출력(QQ)신호는 클럭입력(CLK3)이 상승한 후 △d4만큼 지연되어 출력된다. 그리고 출력(OUT)은 출력(QQ)이 "하이"레벨이고 입력(IN2)이 "하이"레벨일때만 "하이"레벨로 된다.

제3a도의 T형 플립플롭은 클럭입력(CLK3)의 상승에지에서 출력(QQ)신호가 △d4만큼 지연되고 출력(OUT)은 입력(IN2)이 "하이"레벨이고 출력(QQ)이 "하이"레벨일때만 "하이"레벨로 된다.

제4a도는 제3b도의 제3a도에 대한 회로심볼을 사용하여 8진 카운터를 구성한 실시예로서, 세개의 T형 플립플롭의 리세트단자(R)를 공통접속한 리세트 입력단자(Reset3), 세개의 T형 플립플롭의 입력단자(IN1)를 공통 접속한 입력단자(IN3), 세개의 T형 플립플롭의 클럭입력(CK1)을 공통 접속한 클럭입력단자(CLK4), 세개의 T형 플립플롭의 클럭입력(CK2)을 공통접속한 클럭입력단자(CLK5), 입력단자(IN2)에 입력(IN4)을 입력하고 출력(QQ1)와 출력(OUT1)을 출력하는 제4T형 플립플롭, 입력단자(IN2)에 출력(OUT1)을 입력하고 출력(QQ2)와 출력(OUT2)을 출력하는 제5T형 플립플롭, 입력단자(IN2)에 출력(OUT2)을 입력하고 출력(QQ3)을 출력하는 제6T형 플립플롭으로 구성되어 진다.

제4b도의 동작 타이밍도를 이용하여 제4a도의 동작을 설명하면 다음과 같다. 입력단자(IN3)와 클럭입력단자(CLK4)에 "로우"레벨신호, 입력단자(IN4)에 "하이"레벨신호를 인가하고 클럭입력단자(CLK5)에 클럭을 인가한다. 각 플립플롭의 출력(QQ1, QQ2, QQ3)을 리세트하기 위해 리세트 입력단자(Reset3)에 "로우"레벨신호를 인가하여 리세트한다. 다음에 리세트입력단자(Reset3)에 "하이"레벨의 신호를 인가하면 제4T형 플립플롭은 클럭입력(CLK5)의 상승엣지에서 출력(QQ)을 토글하고 출력(OUT1)은 입력(IN4)신호가 "하이"레벨이고 출력(QQ)이 "하이"레벨일때만 "하이"레벨로 하여 클럭신호의 하강엣지에 제5T형 플립플롭의 입력단자(IN5)에 "하이"레벨의 신호를 입력한다. 제5T형 플립플롭은 반전출력(QQB2)은 궤환하여 출력(OUT1)이 "하이"레벨 유지하는 동안에 "하이"레벨의 상태로 유지하게 된다. 제5T형 플립플롭은 출력(OUT1)이 "로우"레벨로 되면 클럭신호(CLK5)한 주기뒤에 출력(QQ2)을 토글하고 출력(OUT2)은 출력(OUT1)이 "하이"레벨이고 출력(QQ2)신호가 "하이"레벨일때만 "하이"레벨로하여 클럭신호의 하강엣지에서 제6T형 플립플롭의 입력단자(IN6)에 "하이"레벨의 신호를 입력한다. 제6T형 플립플롭은 반전출력(QQB3)은 궤환하여 출력(OUT2)이 "하이"레벨을 유지하는 동안에 출력(QQ3)을 "하이"레벨의 상태로 유지하게 된다. 제6T형 플립플롭은 출력(OUT2)이 "하이"레벨로 되면 클럭신호(CLK5) 한주기 뒤에 출력(QQ3)을 토글한다. 즉, 제4a도의 제1, 제2 및 제3T형 플립플롭은 클럭신호(CLK5)가 상승한 후에 △d5만큼 지연되어 출력된다.

본 발명은 고주파수에서 동작하는 T형 플립플롭을 이용한 카운터의 설계시 클럭을 동기시킴으로써 해저드 문제를 제거하고 부가적인 게이트의 접속이 없이도 카운터의 설계가 간단하고 편리하다.

Claims

제1클럭신호의 하강엣지에서 궤환된 출력신호를 반전시켜 접속하고 상기 제1클럭신호의 상승엣지에서 접수된 신호를 래치하기 위한 제1래치수단; 상기 제1클럭신호의 상승엣지에서 상기 제1래치수단에 래치된 신호를 반전시켜 접수하고 상기 제1클럭신호의 하강엣지에서 접수된 신호를 래치하고, 상기 접수된 신호와 이 접수된 신호를 반전시킨 신호를 각각 제1 및 제2출력신호로 발생하기 위한 제2래치수단, 제어신호에 응답하여 토글동작시에는 상기 제2래치수단의 제2출력신호를, 그외에는 제1출력신호를 선택하여 상기 입력래치수단에 궤환시키기 위한 출력궤환수단; 및 상기 제2래치수단의 출력신호에 응답하여 상기 제어신호를 다음단의 제어신호로 공급하기 위한 게이트 수단을 구비하여서 된 것을 특징으로 하는 CMOS T형 플립플롭.
제1항에 있어서, 상기 제1 및 제2래치수단은 리세트 신호에 응답하여 각각 리세트되는 것을 특징으로 하는 CMOS T형 플립플롭.
제2항에 있어서, 상기 제1래치수단은 리세트동작시 하이상태로 리세트되고 상기 제2래치수단은 로우상태로 리세트되는 것을 특징으로 하는 CMOS T형 플립플롭.
제3항에 있어서, 상기 제2래치수단은 상기 제1클럭신호의 하이구간에서 턴온되어 상기 제1래치수단에 접수된 신호를 받아 들이기 위한 제1전송게이트와, 상기 제1전송게이트를 통하여 접수된 신호를 반전시켜 상기 제1출력신호를 발생하기 위한 제1인버터와, 상기 제1출력신호를 반전시켜 상기 제2출력신호를 발생하기 위한 제2인버터와, 상기 제1클럭신호의 로우구간에서 턴온되어 상기 제2출력신호를 상기 제1인버터의 입력단에 궤환시키기 위한 제2전송게이트와, 상기 리세트동작시에 턴온되어 공급전압을 상기 제1인버터의 입력단에 공급하기 위한 PMOS트랜지스터로 된 것을 특징으로 하는 CMOS T형 플립플롭.
제1항에 있어서, 상기 CMOS T형 플립플롭은 제2클럭신호에 응답하여 입력신호와 상기 궤환수단에 의해 궤환된 출력신호를 선택적으로 상기 제1래치수단에 전달하기 위한 선택수단을 더 구비한 것을 특징으로 하는 CMOS T형 플립플롭.
제1클럭신호의 하강엣지에서 궤환된 출력신호를 반전시켜 접수하고 상기 제1클럭신호의 상승엣지에서 접수된 신호를 래치하기 위한 제1래치수단; 상기 제1클럭신호이 상승엣지에서 상기 제1래치수단에 래치된 신호를 반전시켜 접수하고 상기 제1클럭신호의 하강엣지에서 접수된 신호를 래치하고, 상기 접수된 신호와 이 접수된 신호를 반전시킨 신호를 각각 제1 및 제2출력신호로 발생하기 위한 제2래치수단, 제어신호에 응답하여 토글동작시에는 상기 제2래치 수단의 제2출력신호를, 그외에는 제1출력신호를 선택하여 상기 입력래치수단에 궤환시키기 위한 출력궤환수단; 및 상기 제2래치수단의 출력신호에 응답하여 상기 제어신호를 다음단의 제어신호로 공급하기 위한 게이트 수단을 구비한 CMOS T형 플립플롭을 N개 종속연결하되, 첫단의 제어신호는 그의 제2출력신호가 궤환되도록 제1상태로 고정시키고 나머지 단들은 그의 전단의 게이트수단의 출력신호를 그의 제어신호로 입력되도록 종속연결하여서 된 것을 특징으로 하는 N진 카운터.