KR920007345A - CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터 - Google Patents
CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터 Download PDFInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
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- Logic Circuits (AREA)
Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 종래의 CMOS로 구성된 T형 플립플롭의 회로도이다.
제1b도는 제1a도의 회로 심볼이다.
제1c도는 제1a도의 동작 타이밍도이다.
제2a도는 제1a도의 T형 플립플롭을 이용한 8진카운터 회로도이다.
제2b도는 제2a도의 동작 타이밍도이다.
제3a도는 본 발명의 CMOS로 구성된 T형 플립플롭의 회로도이다.
제3b도는 제3a도의 회로 심볼이다.
제3c도는 제3a도의 동작 타이밍도이다.
제4a도는 제3a도의 T형 플립플롭을 이용한 8진카운터 회로도이다.
제4b도는 제4a도의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력래치수단 11 : 출력래치수단
12 : 제1래치수단 13 : 제2래치수단
14 : 출력궤환수단 15 : 게이트수단
16 : 선택수단 T1~T12 : CMOS 전송게이트
INV1~INV10 : 인버터 PMOS : PMOS 트랜지스터
NAND : NAND 게이트 NOR1, NOR2 : NOR 게이트
Claims (6)
- 제1클럭신호의 하강엣지에서 궤환된 출력신호를 반전시켜 접속하고 상기 제1클럭신호의 상승엣지에서 접속된 신호를 래치하기 위한 제1래치수단; 상기 제1클럭신호의 상승엣지에서 상기 제1래치수단에 래치된 신호를 반전시켜 접수하고 상기 제1클럭신호의 하강엣지에서 접수된 신호를 래치하고, 상기 접수된 신호와 이 접수된 신호를 반전시킨 신호를 각각 제1 및 제2출력신호로 발생하기 위한 제2래치수단, 제어신호에 응답하여 토글동작시에는상기 제2래치수단의 제2출력신호를, 그외에는 제1출력신호를 선택하여 상기 입력래치수단에 궤환시키기 위한 출력궤환수단; 및 상기 제2래치수단의 출력신호에 응답하여 상기 제어신호를 다음단의 제어신호로 공급하기 위한 게이트 수단을 구비하여서 된 것을 특징으로 하는 CMOS T형 플립플롭.
- 제1항에 있어서, 상기 제1 및 제2래치수단은 리세트 신호에 응답하여 각각 리세트되는 것을 특징으로 하는 CMOS T형 플립플롭.
- 제2항에 있어서, 상기 제1래치수단은 리세트동작시 하이상태로 리세트되고 상기 제2래치수단은 로우상태로 리세트되는 것을 특징으로 하는 CMOS T형 플립플롭.
- 제3항에 있어서, 상기 제2래치수단은 상기 제1클럭신호의 하이구간에서 턴온되어 상기 제1래치수단에 접수된 신호를 받아 들이기 위한 제1전송게이트와, 상기 제1전송게이트를 통하여 접수된 신호를 반전시켜 상기 제1출력신호를 발생하기 위한 제1인버터와, 상기 제1출력신호를 반전시켜 상기 제2출력신호를 발생하기 위한 제2인버터와, 상기 제1클럭신호의 로우구간에서 턴온되어 상기 제2출력신호를 상기 제1인버터의 입력단에 궤환시키기 위한 제2전송게이트와, 상기 리세트동작시에 턴온되어 공급전압을 상기 제1인버터의 입력단에 공급하기 위한 PMOS트랜지스터로 된 것을 특징으로 하는 CMOS T형 플립플롭.
- 제1항에 있어서, 상기 CMOS T형 플립플롭은 제2클럭신호에 응답하여 입력신호와 상기 궤환수단에 의해 궤환된 출력신호를 선택적으로 상기 제1래치수단에 전달하기 위한 선택수단을 더 구비한 것을 특징으로 하는 CMOS T형 플립플롭.
- 제1클럭신호의 하강엣지에서 궤환된 출력신호를 반전시켜 접수하고 상기 제1클럭신호의 상승엣지에서 접수된 신호를 래치하기 위한 제1래치수단; 상기 제1클럭신호의 상승엣지에서 상기 제1래치수단에 래치된 신호를 반전시켜 접수하고 상기 제1클럭신호의 하강엣지에서 접수된 신호를 래치하고, 상기 접수된 신호와 이 접수된 신호를 반전시킨 신호를 각각 제1 및 제2출력신호로 발생하기 위한 제2래치수단, 제어신호에 응답하여 토글동작시에는 상기 제2래치 수단의 제2출력신호를, 그외에는 제1출력신호를 선택하여 상기 입력래치수단에 궤환시키기 위한 출력궤환수단; 및 상기 제2래치수단의 출력신호에 응답하여 상기 제어신호를 다음단의 제어신호로 공급하기 위한 게이트 수단을 구비한 CMOS T형 플립플롭을 N개 종속연결하되, 첫단의 제어신호는 그의 제2출력신호가 궤환되도록 제1상태로 고정시키고 나머지 단들은 그의 전단의 게이트수단의 출력신호를 그의 제어신호로 입력되도록 종속연결하여서 된 것을 특징으로 하는 N진 카운터.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900014146A KR930004270B1 (ko) | 1990-09-07 | 1990-09-07 | CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900014146A KR930004270B1 (ko) | 1990-09-07 | 1990-09-07 | CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920007345A true KR920007345A (ko) | 1992-04-28 |
| KR930004270B1 KR930004270B1 (ko) | 1993-05-22 |
Family
ID=19303356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900014146A KR930004270B1 (ko) | 1990-09-07 | 1990-09-07 | CMOS T형 플립플롭(Flip-Flop) 및 이를 이용한 N진 카운터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930004270B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160024211A (ko) * | 2014-08-25 | 2016-03-04 | 에스케이하이닉스 주식회사 | 디지털 카운터 |
-
1990
- 1990-09-07 KR KR1019900014146A patent/KR930004270B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160024211A (ko) * | 2014-08-25 | 2016-03-04 | 에스케이하이닉스 주식회사 | 디지털 카운터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930004270B1 (ko) | 1993-05-22 |
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