KR950003849Y1 - 디플립플롭 - Google Patents

디플립플롭 Download PDF

Info

Publication number
KR950003849Y1
KR950003849Y1 KR2019930000185U KR930000185U KR950003849Y1 KR 950003849 Y1 KR950003849 Y1 KR 950003849Y1 KR 2019930000185 U KR2019930000185 U KR 2019930000185U KR 930000185 U KR930000185 U KR 930000185U KR 950003849 Y1 KR950003849 Y1 KR 950003849Y1
Authority
KR
South Korea
Prior art keywords
gate
data
pmos
transistor
inverter
Prior art date
Application number
KR2019930000185U
Other languages
English (en)
Other versions
KR940019783U (ko
Inventor
차형훈
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019930000185U priority Critical patent/KR950003849Y1/ko
Publication of KR940019783U publication Critical patent/KR940019783U/ko
Application granted granted Critical
Publication of KR950003849Y1 publication Critical patent/KR950003849Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Landscapes

  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

디플립플롭
제1도는 종래의 디플립플롭회로도.
제2도는 제1도에 의한 입출력파형도.
제3도는 본 고안의 디플립플롭회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 마스터(master) 2, 12 : 슬레이브(slave)
T1-T4: 전송게이트 I1-I9, I11, I12: 인버터
P0-P3: 피모스트랜지스터 N1-N8: 엔모스트랜지스터
본 고아는 플립플롭(flip-flop)에 관한 것으로, 특히 고집적화가 요구되어지는 대규모집적회로(VLSI)의 설계에 적당하도록 한 디플립플롭에 관한 것이다.
종래의 디플립플롭회로는 제1도에 도시된 바와같이 클럭(CLK)이 로우(LOW)상태인 동안 데이타를 받아들이고 클럭이 하이(High)상태인 동안은 그전 데이타값을 유지하는 마스터(11)와, 클럭이 로우상태인 동안은 그전 데이타값을 래치(Latch)하고 다시 클럭이 하이상태인 동안은 래치된 데이타값을 출력시키는 슬레이브(2)로 구성되었다.
이와같이 구성된 종래의 회로에 있어서, 제2(b)도에서 클럭(CLK)이 로우상태이면 인버터(I1)(I2)를 통해 전송게이트(T2)(T3)의 제어단자에 인가하여 전송가능한 상태로 만든다. 이때 인버터(I3)를 통해 인가되는 제2(a)도에 도시한 바와같은 데이타는 반전되고 이 반전된 데이타는 전송게이트(T2)를 통과하고 다시인버터(I4)를 거쳐 원데이타 상태가 된다. 이와같이 클럭(CLK)이 로우인 동안 마스터(1)가 데이타를 받아들이고 있는 동안 슬레이브(2)는 전송게이트(T4)가 오프상태이므로 그전 데이타값을 래치한다.
상기와 같은 상태에서 클럭(CLK)이 하이상태가 되면 전송게이트(T2)(T3)는 오프되고 전송게이트(T1)(T4)가 온되어 전송가능한 상태가 된다.
그러면 클럭(CLK)이 로우인 동안 인버터(I4)의 출력측에 있던 데이타는 전송가능한 전송게이트(T4)를 거치고 다시 인버터(I6)(I7)를 순차적으로 거쳐 최종출력단(Q)으로 제2(c)도에서와 같이 입력데이타값을 그대로 출력하는데, 단 입력데이타값에서 인버터를 거치면서 소정의 지연이 이루어진다.
또한 슬레이브(2)의 전송게이트(T4) 및 인버너(I6)를 통해 반전된 데이타는 인버터(I6)(I8)를 통해 최종출력(Q)과 반대값으로 출력(QN)하고, 이는 제2(d)도에서와 같다.
그리고 마스터(1)의 전송게이트(T2) 및 인버터(I4)를 거친 데이타는 래치된 값을 유지하게 된다.
그러나 종래 회로에 있어서 데이타를 유지하기 위하여 사용하였던 전송게이트 및 인버터의 사용갯수가 많아 전송진연이 일어나고 고속화되어가는 집적회로(I, C)설계에 부적합 할 뿐만아니라 고집적화가 요구되는 대규모집적회로(VLS)의 설계에도 적합하지 못한 문제점이 있다.
따라서 종래의 문제점을 해결하기 위하여 본 고안은 피모스 및 엔모스트랜지스터와 두개의 인버터만을 사용하여 회로를 구성하여 고집적화가 요구되는 대규모집적회로(VLSI)의 설계에 좀더 최적화되도록 함과 아울러 고속화가 요구되는 집적회로(I, C)설계에 적합하도록 한 디플립플롭을 안출한 것으로 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 디플립플롭회로도로서 이에 도시한 바와같이 소오스가 전원단자(Vdd)와 연결된 피모스트랜지스터(P0)는 엔모스트랜지스터(N1)(N2)와 순차적으로 직렬연결하고, 상기 피모스트랜지스터(P0)와 병렬 연결됨과 아울러 소오스가 전원단자(Vdd)와 연결된 피모스트랜지스터(P1)는 엔모스트랜지스터(N3)(N4)와 순차적으로 직렬 연결하며, 데이타(DATA) 입력단은 엔모스트랜지스터(N1)의 게이트에 연결함과 아울러 인버터(I11)를 통해 엔모스트랜지스터(N3)의 게이트에 연결하고, 클럭(CLK) 입력단은 인버터(I12)를 통해 엔모스트랜지스터(N2)(N4)의 게이트에 각각 연결하며, 상기 피모스트랜지스터(P0)(P1)의 게이트는 각각 피모스트랜지스터(P1)(P0)의 드레인에 접속하여 구성하여 클럭이 로우동안 데이타를 받아들이고 하이인 동안은 그전 데이타값을 유지하는 마스터(1)와, 소오스가 전원단자(Vdd)와 연결된 피모스트랜지스터(P2)는 엔모스트랜지스터(N5)(N6)와 순차적으로 직렬연결하고, 상기 피모스트랜지스터(P2)와 병렬연결됨과 아울러 소오스가 전원단자(Vdd)와 연결된 피모스트랜지스터(P18)는 엔모스트랜지스터(N7)(N8)와 순차적으로 직렬연결하며, 상기 엔모스트랜지스터(N7)(N8)의 게이트는 클럭(CLK) 입력단에 연결하고, 상기 엔모스트랜지스터(N5)(N7)의 게이트는 마스터(11)의 출력단(A)(B)에 각각 연결하며, 상기 피모스트랜지스터(P2)(P3)의 게이트는 피모스트랜지스터(P3)(P2)의 드레인에 각각 연결함과 아울러 최종출력단(QN)(Q)에 연결하여 클럭이 로우인 동안은 데이타를 래치하고 하이인 동안은 데이타를 출력하는 슬레이브(12)로 구성한다.
이와같이 구성된 본 고안의 작용 및 효과에 대해 상세히 설명하면 다음과 같다.
클럭(CLK)이 로우(LOW)이면, 이 로우신호는 인버터(I12)를 통해 반전시킨 하이신호를 엔모스트렌지스터(N2)(N4)의 게이트에 인가하므로 인에이블되고, 데이타(DATA)가 엔모스트랜지스터(N1)의 게이트에 그리고 인버터(I11)를 통해 반전된 데이타가 엔모스트랜지스터(N3)의 게이트에 각각 입력될때 데이타값이 하이상태인 경우 엔모스트랜지스터(N1)(N2)가 인에이블상태가 되므로 상기 엔모스트랜지스터(N1)의 드레인측(A점)이 로우로 되고 이 로우신호가 피모스트랜지스터(P1)의 게이트에 인가되어 인에이블 상태가 되므로 상기 피모스트랜터(P1)의 드레인측(B점)은 하이상태가 된다.
또한, 데이타값이 로우상태인 경우 엔모스트랜지스터(N1)는 디스에이블되고 인버터(I11)를 통해 반전된 하이 신호를 게이트로 인가받는 엔모스트랜지스터(N3)는 인에이블상태가 되므로 B점은 로우상태가 되고 이 로우신호는 피모스트랜지스터(P0)의 게이트에 인가됨에 따라 인에이블되고 A점은 하이상태가 된다.
상기에서와 같이 클럭(CLK)이 로우상태인 경우 마스터(11)는 로우 또는 하이상태의 데이타를 받아들이고, 슬레이브(12)는 엔모스 트랜지스터(N6)(N8)가 디스에이블 상태이므로 그전 데이타값을 래치한다.
다음으로 클럭(CLK)이 하이(High)로 되면서 마스터(11)의 엔모스 트랜지스터(N2)(N4) 게이트에 인버터(I12)를 통한 로우신호가 인가되어 디스에이블됨에 따라 더이상 데이타를 받아들이지 않고 이전의 데이타값을 유지하고, 슬레이브(12)의 엔모스트랜지스터(N6)(N8)게이트에 하이신호가 그대로 인가되어 인에이블됨에 따라 상기 엔모스트랜지스터(N5)의 게이트측 입력인 A점에 반전된 데이타값이 들어가고, 상기 엔모스트랜지스터(N7)의 게이트측 입력인 B점에 데이타 입력이 그대로 인가된다.
따라서 엔모스트랜지스터(N7)(N8)가 둘다 인에이블되므로 최종출력(QN)은 로우가 되며 이 로우상태에 의해 피모스트랜지스터(P2)도 인에이블되므로 최종출력(Q)은 하이로 된다.
이상에서 상세히 설명한 바와 같이 본 고안은 게이트의 사용을 줄임으로써 전파지연의 감소를 가져오고, 대규모집적회로에 설게할때 차지하는 면적을 극소화하도록 한 효과가 있다.

Claims (1)

  1. 순차적으로 직렬연결된 피모스 및 엔모스트랜지스터(P0)(N1)(N2)는 직렬연결된 피모스 및 엔모스트랜지스터(P1)(N3)(N4)와 병렬로 연결하고, 데이타(DATA) 입력단은 엔모스트랜지스터(N1)의 게이트에 연결함과 아울러 인버터(I11)를 통해 상기 엔모스트랜지스터(N3)의 게이트에 연결하며, 클럭(CLK) 입력단은 인버터(I12)를 통해 엔모스트랜지스터(N2)(N4)의 게이트에 공동으로 연결하고, 상기 피모스 트랜지스터(P0)(P1)의 게이트는 피모스트랜지스터(P1)(P0)의 드레인에 연결하여 클럭(CLK)이 로우인 동안 데이타를 받아들이고 하이인 동안은 그전 데이타값을 유지하는 마스터(11)와, 직렬연결된 피모스 및 엔모스트랜지스터(P2)(N5)(N6)는 직렬연결된 피모스 및 엔모스트랜지스터(P3)(N7)(N8)와 병렬로 연결하고, 상기 엔모스트랜지스터(N5)(N7)의 게이트는 마스터(11)의 출력측(A)(B)에 각각 연결하고, 상기 엔모스트랜지스터(N6)(N8)의 게이트는 클럭(CLK) 입력단과 연결하며, 상기 피모스트랜지스터(P2)(P3)는 피모스트랜지스터(P3)(P2)의 드레인에 각각 연결함과 아울러 최종출력단(QN)(Q)에 연결하여 클럭이 로우인 동안 데이타를 래치하고 하이인 동안은 래치한 데이타를 출력하는 슬레이브(12)로 구성된 디플립플롭.
KR2019930000185U 1993-01-08 1993-01-08 디플립플롭 KR950003849Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930000185U KR950003849Y1 (ko) 1993-01-08 1993-01-08 디플립플롭

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930000185U KR950003849Y1 (ko) 1993-01-08 1993-01-08 디플립플롭

Publications (2)

Publication Number Publication Date
KR940019783U KR940019783U (ko) 1994-08-22
KR950003849Y1 true KR950003849Y1 (ko) 1995-05-16

Family

ID=19349457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930000185U KR950003849Y1 (ko) 1993-01-08 1993-01-08 디플립플롭

Country Status (1)

Country Link
KR (1) KR950003849Y1 (ko)

Also Published As

Publication number Publication date
KR940019783U (ko) 1994-08-22

Similar Documents

Publication Publication Date Title
KR950024305A (ko) 논리합성방법 및 반도체집적회로
KR900015464A (ko) 논리신호 기억과 전송회로
US5576651A (en) Static/dynamic flip-flop
US6563357B1 (en) Level converting latch
KR890016391A (ko) 개량된 입·출력 인터페이스 회로를 구비한 반도체 집적 회로장치
KR920005493A (ko) 출력 전압 레벨을 임시로 시프트하는 고속 출력 버퍼 장치
JPH03192915A (ja) フリップフロップ
JP3502116B2 (ja) 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路
US20040036510A1 (en) Clock signal propagation gate and semiconductor integrated circuit including same
KR19990038681A (ko) 직병렬선택 변환기
US6373310B1 (en) Scalable set/reset circuit with improved rise/fall mismatch
KR970024606A (ko) 모드 설정용 입력 회로
KR950003849Y1 (ko) 디플립플롭
KR100609484B1 (ko) 저전력 소모의 플립플롭
KR100422821B1 (ko) 출력 버퍼 장치
KR890001104A (ko) 반도체집적회로
JPH05102312A (ja) 半導体集積回路
KR0172428B1 (ko) 3볼트 및 5볼트 겸용 딜레이셀
KR100308130B1 (ko) 데이터 트랜스퍼 회로
JP2000295081A (ja) レジスタ回路及びラッチ回路
KR960005587Y1 (ko) 스태틱 쉬프트 레지스터
KR930005934Y1 (ko) D-플립플롭
KR100348306B1 (ko) 레벨쉬프터
JPH0691432B2 (ja) フリツプフロツプ回路
US6377096B1 (en) Static to dynamic logic interface circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee