KR19990038681A - 직병렬선택 변환기 - Google Patents
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Abstract
본 발명은 직병렬선택제어신호에 의해 직렬 데이터 입력을 병렬 데이터로 출력하거나, 병렬 데이터 입력을 직렬 데이터로 출력할 수 있도록 직렬입출력전환래치와 병렬입출력전환래치를 사용하여 선택적으로 데이터를 입출력할 수 있는 직병렬선택 변환기에 관한 것이다.
Description
본 발명은 직병렬 변환기에 관한 것으로, 특히 선택 신호에 따라서, 직렬 데이터 입력을 병렬 데이터로 출력하거나, 병렬 데이터 입력을 직렬 데이터로 출력하기에 적당하도록 한 직병렬선택 변환기에 관한 것이다.
종래 기술의 직병렬 변환기는 도 1 에 도시된 바와 같이, 직렬클럭신호(SCLK)가 입력되어 동기 되는 직렬전송래치들(STL1-STL4)과, 초기화신호(SB)가 입력되어 초기화되고, 병렬클럭신호(PCLK)가 입력되어 동기 되는 병렬전송래치들(PTL1-PTL4)로 구성된다.
이와 같이 구성된 종래 기술의 직병렬 변환기에서 4 비트의 입력데이터(ID)가 입력될 경우를 가정하여 종래 기술의 직병렬 변환기의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 2C 에 도시된 바와 같은 직렬로 입력되는 입력데이터(ID)가 도 2A 에 도시된 바와 같은 직렬클럭신호(SCLK)의 라이징 에지(rising edge) 마다 첫 번째 직렬전송래치(STL1)에 입력되는데, 그 직렬전송래치(STL1)에서 출력된 데이터는 상기 직렬클럭신호(SCLK)의 다음 라이징 에지에서 두 번째 직렬전송래치(STL2)에 입력된다. 이와 같은 방법을 반복하여 입력데이터(ID)가 각 직렬전송래치(STL1-STL4)에 불확정한 상태 없이 입력된다. 즉, 4 비트(bit)의 입력데이터(ID)가 입력될 경우, 네 번의 직렬클럭신호(SCLK)의 라이징 에지가 지난 후에 4 비트의 직렬 입력데이터(ID)가 각 직렬전송래치(STL1-STL4)에 불확정한 상태 없이 입력된다.
각 병렬전송래치(PTL1-PTL4)는 상기 각 직렬전송래치(STL1-STL4)에 입력된 직렬 입력데이터(ID)를 입력받아 도 2B 에 도시된 바와 같은 병렬클럭신호(PCLK)의 라이징 에지에서 도 2D 내지 도 2G 에 도시된 바와 같이 병렬로 출력데이터(OD0-OD3)를 출력한다.
여기서, 각각의 병렬전송래치 셀(Cell)들은 초기에 도 2H 에 도시된 바와 같은 초기화신호(SB)에 의해서 출력 값이 하이레벨로 고정되어 있다가, 병렬클럭신호(PCLK)의 라이징 에지 후, 정상적인 직렬 입력데이터(ID)를 병렬 출력데이터(OD0-OD3)로 출력한다.
이와 같이 종래 기술의 직병렬 변환기는 직렬 데이터 입력을 병렬로 출력할 수 있을 뿐, 병렬 데이터 입력을 직렬로 출력할 수 없는 문제점이 발생한다.
따라서, 본 발명의 목적은 직렬 데이터가 입력되면 병렬 데이터로, 병렬 데이터가 입력되면, 직렬 데이터로 선택 출력할 수 있도록 하는데 있다.
이와 같은 목적을 달성하기 위하여, 본 발명의 직병렬선택 변환기는 직렬데이터가 입력 또는 출력되는 복수 개의 직렬입출력전환래치와, 초기화신호에 의해 초기화된 후, 병렬데이터가 입력 또는 출력되는 복수 개의 병렬입출력전환래치와, 제어신호 및 직병렬선택제어신호가 입력되는 낸드게이트와, 그 낸드게이트의 출력을 반전시키는 인버터와, 상기 낸드게이트의 출력 및 상기 인버터의 출력에 의해 제어되어 상기 병렬입출력전환래치의 D단자와 상기 직렬입출력전환래치의 Q단자의 출력 또는 입력을 전송하는 복수 개의 전송게이트와, 상기 직병렬선택제어신호를 반전시키는 인버터와, 상기 직병렬선택제어신호 및 그의 반전된 신호에 의해 제어되어 상기 직렬입출력전환래치의 Q단자와 다음 단의 직렬입출력전환래치의 D단자의 입력 또는 출력을 전송하는 복수 개의 전송게이트와, 상기 낸드게이트의 출력 및 상기 인버터의 출력에 의해 제어되어 상기 직렬입출력전환래치의 Q단자와 다음 단의 직렬입출력전환래치의 D단자의 입력 또는 출력을 전송하는 복수 개의 전송게이트를 포함하여 구성된 것을 특징으로 한다.
도 1 은 종래 기술의 직병렬 변환기의 블록도.
도 2 는 도 1 에 있어서, 동작 타이밍도.
도 3 은 본 발명의 직병렬선택 변환기의 블록도.
도 4 는 도 3 에 있어서, 직렬데이터 입력을 병렬데이터로 출력할 때, 동작 타이밍도.
도 5 는 도 3 에 있어서, 병렬데이터 입력을 직렬데이터로 출력할 때, 동작 타이밍도.
도 6 은 도 3 에 있어서, 병렬입출력전환래치 셀의 회로도.
도 7 은 도 3 에 있어서, 직렬입출력전환래치 셀의 회로도.
*****도면의주요부분에대한부호설명*****
IN31-IN34, IN61-IN64, IN71-IN73: 인버터
ND31, ND71: 낸드게이트
TG31-TG34, TGS31-TGS36, TG61-TG64, TG71TG74: 전송게이트
PM61-PM68, PM71-PM74: 피모스트랜지스터
NM61-NM68, NM71-NM74: 엔모스트랜지스터
본 발명의 직병렬선택변환기는 도 3 에 도시된 바와 같이 제 1 외부클럭신호(CK1)를 반전시키는 인버터(IN31)와, 상기 제 1 외부클럭신호(CK1) 및 그의 반전된 신호(CB1)에 의해 동기 되어 직렬데이터가 직병렬선택제어신호(PSCtrl)에 의해 입력 또는 출력되는 직렬입출력전환래치들(SSL1-SSL4)과, 제 2 외부클럭신호(CK2)를 반전시키는 인버터(IN32)와, 리셋신호(SB)에 의해 초기화되고, 상기 제 2 외부클럭신호(CK2) 및 그의 반전된 신호(CB2)에 의해 동기 되어 병렬데이터가 상기 직병렬선택제어신호(PSCtrl)에 의해 입력 또는 출력되는 병렬입출력래치들(PSL1-PSL4)과, 제어신호(Ctrl) 및 상기 직병렬선택제어신호(PSCtrl)가 입력되는 낸드게이트(ND31)와, 그 낸드게이트(ND31)의 출력을 반전시키는 인버터(IN33)와, 상기 낸드게이트(ND31)의 출력 및 그의 반전된 신호에 의해 제어되어 상기 병렬입출력전환래치들(PSL1-PSL4)의 D단자와 상기 직렬입출력전환래치들(SSL1-SSL4)의 Q단자 사이에 연결되어 데이터를 전송하는 전송게이트들(TG31-TG34)과, 상기 직병렬선택제어신호(PSCtrl)를 반전시키는 인버터(IN34)와, 상기 직병렬선택제어신호(PSCtrl) 및 그의 반전된 신호에 의해 제어되어 상기 직렬입출력전환래치(SSL)의 Q단자와 다음 단의 직렬입출력전환래치(SSL)의 D단자 사이에 연결되어 데이터를 전송하는 전송게이트들(TGS31-TGS33)과, 상기 낸드게이트(ND31)의 출력 및 그의 반전된 신호에 의해 제어되어 상기 직렬입출력전환래치(SSL)의 Q단자와 다음 단의 직렬입출력전환래치(SSL)의 D단자 사이에 연결되어 데이터를 전송하는 전송게이트들(TGS34-TGS36)로 구성된다.
여기서, 상기 직렬입출력전환래치(SSL1-SSL4)와 병렬입출력전환래치(PSL1-PSL4)는 래치제어신호(PSCtrl)에 의해 입출력의 기능이 전환되는 양방향성 래치 셀(latch cell) 들이다.
상기 직렬입출력전환래치(SSL1-SSL4)는 도 6 에 도시된 바와 같이 공급전압(VDD)과 접지전압(VSS) 사이에 직렬 연결된 제 1 피모스트랜지스터래치부(PL1) 및 제 1 엔모스트랜지스터래치부(NL1)와, 입력이 상기 제 1 피모스트랜지스터래치부(PL1) 및 제 1 엔모스트랜지스터래치부(NL1)에 공통으로 연결되어 제 1 스위칭신호(CO1)를 출력하는 인버터(IN61)와, 공급전압(VDD)과 접지전압(VSS) 사이에 직렬 연결된 제 2 피모스트랜지스터래치부(PL2) 및 제 2 엔모스트랜지스터래치부(NL2)와, 입력이 상기 제 2 피모스트랜지스터래치부(PL2) 및 제 2 엔모스트랜지스터래치부(NL2)에 공통으로 연결되어 제 2 스위칭신호(CO2)를 출력하는 인버터(IN62)와, 직병렬선택제어신호(PSCtrl)를 반전시키는 인버터(IN63)와, 상기 직병렬선택제어신호(PSCtrl) 및 그의 반전된 신호에 제어되어 D단자와 Q단자 사이에서 데이터를 전송하는 전송게이트들(TG61-TG64)과, 입력이 상기 제 1 피모스트랜지스터래치부(PL1) 및 제 1 엔모스트랜지스터래치부(NL1)에 공통으로 연결되고, 출력이 상기 전송게이트(TG64)에 연결된 인버터(IN64)로 구성된다.
여기서, 상기 제 1 피모스트랜지스터래치부(PL1)는 공급전압(VDD)과 제 1 엔모스트랜지스터래치부(NL1) 사이에 각각 직렬 연결된 게이트에 상기 제 1 스위칭신호(CO1) 및 제 1 외부클럭신호(CK1)가 각각 입력되는 피모스트랜지스터들(PM61,PM62)과, 게이트에 상기 제 2 스위칭신호(CO2) 및 제 1 외부클럭신호(CK1)의 반전된 신호(CB1)가 각각 입력되는 피모스트랜지스터들(PM63,PM64)을 포함하며, 상기 피모스트랜지스터들(PM61,PM63)의 소오스가 공통 연결되고, 상기 피모스트랜지스터들(PM62,PM64)의 드레인이 공통 연결되어 구성된다.
상기 제 2 피모스트랜지스터래치부(PL2)는 공급전압(VDD)과 제 2 엔모스트랜지스터래치부(NL2) 사이에 각각 직렬 연결된 게이트에 전송게이트(TG62)를 통해 D단자가 연결되는 피모스트랜지스터(PM65), 그리고 게이트에 제 1 외부클럭신호(CK1)가 입력되는 피모스트랜지스터(PM66)와 및 게이트에 상기 제 2 스위칭신호(CO2)가 입력되는 피모스트랜지스터(PM63)와, 게이트에 제 2 스위칭신호(CO2) 및 제 1 외부클럭신호(CK1)의 반전된 신호(CB1)가 각각 입력되는 피모스트랜지스터들(PM67,PM68)을 포함하며, 상기 피모스트랜지스터들(PM65,PM67)의 소오스가 공통 연결되고, 상기 피모스트랜지스터들(PM66,PM68)의 드레인이 공통 연결되어 구성된다.
상기 제 1 엔모스트랜지스터래치부(NL1)는 상기 제 1 피모스트랜지스터래치부(PL1)와 접지전압(VSS) 사이에 각각 직렬 연결된 게이트에 제 1 외부클럭신호(CK1)의 반전된 신호(CB1) 및 제 1 스위칭신호(CO1)가 각각 입력되는 엔모스트랜지스터들(NM61)과, 게이트에 제 1 외부클럭신호(CK1) 및 제 2 스위칭신호(CO2)가 각각 입력되는 엔모스트랜지스터들(NM63,NM64)을 포함하며, 상기 엔모스트랜지스터들(NM61,NM63)의 드레인이 공통 연결되고, 상기 엔모스트랜지스터들(NM62,NM64)의 소오스가 공통 연결되어 구성된다.
상기 제 2 엔모스트랜지스터래치부(NL2)는 상기 제 2 피모스트랜지스터래치부(PL2)와 접지전압(VSS) 사이에 각각 직렬 연결된 게이트에 제 1 외부클럭신호(CK1)의 반전된 신호(CB1)가 입력되는 엔모스트랜지스터(NM65), 그리고 게이트에 상기 전송게이트(TG62)를 통해 D단자에 연결되는 엔모스트랜지스터(NM66)와, 게이트에 제 1 외부클럭신호(CK1) 및 제 2 스위칭신호(CO2)가 각각 입력되는 엔모스트랜지스터들(NM67,NM68)을 포함하며, 상기 엔모스트랜지스터들(NM65,NM67)의 드레인이 공통 연결되고, 상기 엔모스트랜지스터들(NM66,NM68)의 소오스가 공통 연결되어 구성된다.
상기 병렬입출력전환래치(PSL1-PSL4)는 도 7 에 도시된 바와 같이 공급전압(VDD)과 접지전압(VSS) 사이에 직렬 연결된 제 3 피모스트랜지스터래치부(PL3) 및 제 3 엔모스트랜지스터래치부(NL3)와, 직병렬선택제어신호(PSCtrl)가 반전되는 인버터(IN71)와, 상기 직병렬선택제어신호(PSCtrl) 및 그의 반전된 신호에 의해 제어되어 D단자와 Q단자 사이에서 데이터를 전송하는 전송게이트들(TG71-TG74)과, 상기 제 3 피모스트랜지스터래치부(PL3)와 상기 제 3 엔모스트랜지스터래치부(PL3)에 공통으로 연결되어 제 1 입력 단으로 입력되고, 리셋신호(SB)가 제 2 입력 단으로 입력되는 낸드게이트(ND71)와, 그 낸드게이트(ND71)의 출력이 순차 반전되는 인버터들(IN72,IN73)로 구성된다.
여기서, 상기 제 3 피모스트랜지스터래치부(PL3)는 공급전압(VDD)과 제 3 엔모스트랜지스터래치부(NL3) 사이에 직렬 연결된 게이트가 상기 전송게이트(TG72)를 통해 D단자에 연결된 피모스트랜지스터(PM71), 그리고 게이트에 제 2 외부클럭신호(CK2)의 반전된 신호(CB2)가 입력된 피모스트랜지스터(PM72)와, 게이트에 상기 낸드게이트(ND71)의 출력 및 제 2 외부클럭신호(CK2)가 각각 입력되는 피모스트랜지스터들(PM73,PM74)을 포함하며, 상기 피모스트랜지스터들(PM71,PM73)의 소오스가 공통 연결되고, 상기 피모스트랜지스터들(PM72,PM74)의 드레인이 공통 연결되어 구성된다.
상기 제 3 엔모스트랜지스터래치부(NL3)는 상기 제 3 피모스트랜지스터래치부(PL3)와 접지전압(VSS) 사이에 직렬 연결된 게이트에 제 2 외부클럭신호(CK2)가 입력된 엔모스트랜지스터(NM71), 그리고 게이트가 상기 전송게이트(TG72)를 통해 D단자에 연결된 엔모스트랜지스터(NM72)와, 게이트에 제 2 외부클럭신호(CK2)의 반전된 신호(CB2) 및 상기 낸드게이트(ND71)의 출력신호가 입력된 엔모스트랜지스터들(NM73,NM74)을 포함하여, 상기 엔모스트랜지스터들(NM71,NM73)의 드레인이 공통 연결되고, 상기 엔모스트랜지스터들(NM72,NM74)의 소오스가 공통 연결되어 구성된다.
이와 같이 구성된 본 발명의 직병렬선택 변환기의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 직렬입출력전환래치(SSL1-SSL4) 및 병렬입출력전환래치(PSL1-PSL4)는, 직병렬선택제어신호(PSCtrl)가 로우레벨, 즉 "0" 일 때는 D단자가 입력단자, Q단자가 출력단자가 되고, 직병렬선택제어신호(PSCtrl)가 하이레벨, 즉 "1" 일 때는 D단자가 출력단자, Q단자가 입력단자가 된다.
따라서, 도 4 에 도시된 바와 같이, 직병렬선택제어신호(PSCtrl) 및 제어신호(Ctrl)가 로우레벨일 때, 상기 직렬입출력전환래치(SSL1-SSL4) 및 상기 병렬입출력전환래치(PSL1-PSL4)는 D단자가 입력단자, Q단자가 출력단자가 된다.
이때, 도 4A 에 도시된 바와 같은 제 1 외부클럭신호(CK1)의 라이징 에지(rising edge)에서 제 1 직렬입출력전환래치(SSL1)는 데이터를 입력받아 제 2 직렬입출력전환래치(SSL2)로 데이터를 출력하게 된다. 이와 같은 동작이 계속되어 도 4C 에 도시된 바와 같은 직렬데이터(SIO)의 입력이 제 1 외부클럭신호(CK1)에 의해 각각의 직렬입출력전환래치(SSL1-SSL4)에 전부 세팅되면, 초기에 도 4H 에 도시된 바와 같은 초기화신호(SB)에 의해 모두 "1"로 세팅되어 있던 병렬입출력전환래치(PSL1-PSL4)가 도 4B 에 도시된 바와 같은 제 2 외부클럭신호(CK2)의 라이징 에지에서 상기 직렬입출력전환래치(SSL1-SSL4)에 세팅된 데이터를 도 4D 내지 도 4G 에 도시된 바와 같은 병렬데이터(PIO0-PIO3)로 출력한다.
반대로, 도 5 에 도시된 바와 같이, 직병렬선택제어신호(PSCtrl)가 하이레벨이고, 제어신호(Ctrl)가 로우레벨일 때, 상기 직렬입출력전환래치(SSL)의 입력단자, 즉 Q단자는 다음 단의 직렬입출력전환래치(SSL)의 출력단자, 즉 D단자의 출력에 영향을 받지 않게 된다.
이때, 도 5D 내지 도 5G 에 도시된 바와 같은 병렬데이터(PIO0-PIO3)가 입력되면 도 5B 에 도시된 바와 같은 제 2 외부클럭신호(CK2)의 라이징 에지에서 병렬입출력전환래치들(PSL1-PSL4)은 각각 대응하는 직렬입출력전환래치들(SSL1-SSL4)에게 데이터를 전송하고, 이어서, 상기 제어신호(Ctrl)가 하이레벨이 되면, 직렬입출력전환래치(SSL)의 입력단자, 즉 Q단자와, 다음 단의 직렬입출력전환래치(SSL)의 출력단자, 즉 D단자가 연결된다. 따라서, 제 1 외부클럭신호(CK1)의 라이징 에지마다 상기 직렬입출력전환래치들(SSL1-SSL4)에 입력된 데이터를 순차적으로 직렬데이터(SIO)로 출력된다.
따라서, 상기에서 상세히 설명된 본 발명의 직병렬선택 변환기는 직병렬선택제어신호에 의해 직렬로 입력된 데이터를 병렬로 출력할 수 있고, 또한 병렬로 입력된 데이터를 직렬로 선택 출력할 수 있는 효과가 있다.
Claims (4)
- 직렬데이터가 입력 또는 출력되는 복수 개의 직렬입출력전환래치와, 초기화신호에 의해 초기화된 후, 병렬데이터가 입력 또는 출력되는 복수 개의 병렬입출력선택전환래치와, 제어신호 및 직병렬선택제어신호가 입력되는 낸드게이트와, 그 낸드게이트의 출력을 반전시키는 인버터와, 상기 낸드게이트의 출력 및 상기 인버터의 출력에 의해 제어되어 상기 병렬입출력선택전환래치의 D단자와 상기 직렬입출력전환래치의 Q단자의 출력 또는 입력을 전송하는 복수 개의 전송게이트와, 상기 직병렬선택제어신호를 반전시키는 인버터와, 상기 직병렬선택제어신호 및 그의 반전된 신호에 의해 제어되어 상기 직렬입출력전환래치의 Q단자와 다음 단의 직렬입출력전환래치의 D단자의 입력 또는 출력을 전송하는 복수 개의 전송게이트와, 상기 낸드게이트의 출력 및 상기 인버터의 출력에 의해 제어되어 상기 직렬입출력전환래치의 Q단자와 다음 단의 직렬입출력전환래치의 D단자의 입력 또는 출력을 전송하는 복수 개의 전송게이트를 포함하여 구성된 것을 특징으로 하는 직병렬선택 변환기.
- 제 1 항에 있어서, 상기 직렬입출력전환래치 및 상기 병렬입출력전환래치는 래치제어신호에 의해 입출력의 기능이 전환되는 양방향성 래치 셀인 것을 특징으로 하는 직병렬선택 변환기.
- 제 1 항에 있어서, 직렬입출력전환래치 및 병렬입출력전환래치는 직병렬선택제어신호가 로우레벨일 때는 D단자가 입력단자, Q단자가 출력단자가 되고, 직병렬선택제어신호가 하이레벨일 때는 D단자가 출력단자, Q단자가 입력단자가 되는 것을 특징으로 하는 직병렬선택 변환기.
- 제 1 항에 있어서, 직병렬선택제어신호가 하이레벨이고, 제어신호가 로우레벨일 때, 상기 직렬입출력전환래치의 입력단자, 즉 D단자는 다음 단의 직렬입출력전환래치의 출력단자, 즉 Q단자의 출력에 영향을 받지 않게 되는 것을 특징으로 하는 직병렬선택 변환기.
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Cited By (1)
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|---|---|---|---|---|
| US6198415B1 (en) * | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
| US6388590B1 (en) * | 1999-09-24 | 2002-05-14 | Oak Technology, Inc. | Apparatus and method for transmitting data serially for use with an advanced technology attachment packet interface (atapi) |
| US6388591B1 (en) * | 1999-09-24 | 2002-05-14 | Oak Technology, Inc. | Apparatus and method for receiving data serially for use with an advanced technology attachment packet interface (atapi) |
| US6271777B1 (en) * | 1999-11-12 | 2001-08-07 | Lucent Technologies Inc. | Data transmission system employing clock-enriched data coding and sub-harmonic de-multiplexing |
| GB2401265B (en) * | 2003-04-28 | 2006-04-12 | Phyworks Ltd | Integrated circuit |
| KR100499157B1 (ko) * | 2003-07-29 | 2005-07-01 | 삼성전자주식회사 | 고속 직렬화기 |
| US7576580B2 (en) * | 2005-04-27 | 2009-08-18 | University Of Connecticut | Energy efficient clock deskew systems and methods |
| DE102006041785B3 (de) * | 2006-09-06 | 2008-04-17 | Qimonda Ag | Vorrichtung und Verfahren zum Parallelisieren von seriellen digitalen Eingangssignalen |
| EP2328999A1 (en) * | 2008-09-30 | 2011-06-08 | The Procter & Gamble Company | Liquid hard surface cleaning composition |
| JP2013178500A (ja) * | 2012-02-02 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | シリアルパラレル変換回路、表示装置、シリアルパラレル変換回路の駆動方法 |
| US11354265B2 (en) | 2017-05-23 | 2022-06-07 | Mitsubishi Electric Corporation | Wiring aggregation apparatus, wiring aggregation system, and contact information transfer method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775990A (en) * | 1984-01-18 | 1988-10-04 | Sharp Kabushiki Kaisha | Serial-to-parallel converter |
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
| US5982309A (en) * | 1998-01-09 | 1999-11-09 | Iowa State University Research Foundation, Inc. | Parallel-to-serial CMOS data converter with a selectable bit width mode D flip-flop M matrix |
-
1997
- 1997-11-06 KR KR1019970058508A patent/KR100253343B1/ko not_active IP Right Cessation
-
1998
- 1998-03-10 TW TW087103467A patent/TW390016B/zh not_active IP Right Cessation
- 1998-09-02 US US09/145,301 patent/US6121906A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546189B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 데이타 입출력 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW390016B (en) | 2000-05-11 |
| US6121906A (en) | 2000-09-19 |
| KR100253343B1 (ko) | 2000-04-15 |
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